JP5515708B2 - バイアス回路及びそれを有する増幅回路 - Google Patents

Description

本発明は，バイアス回路及びそれを有する増幅回路に関する。

バイアス回路は，例えば電源電圧の変動や，プロセスばらつきに依存しない一定の電流や電圧などを生成する。電源電圧に依存しない電流を生成するバイアス回路が，非特許文献１，２に記載されている。ここに記載されたバイアス回路は，ＰチャネルＭＯＳトランジスタによるカレントミラー回路とＮチャネルＭＯＳトランジスタによるカレントミラー回路とを相互に接続したものであり，電源電圧に依存しない電流を生成する。さらに，スイッチトキャパシタ回路を利用したバイアス回路も記載されている。

また，特許文献１〜４には，スイッチトキャパシタ回路を利用したバイアス回路等が記載されている。

特開２０００−２９５０４７号公報 特表２００４−５２３８３０号公報 特公平７−１１１６６２号公報 特表２００８−５４４６４１号公報

Behzad Razavi著，McGRAW-HILL「Design of Analog CMOS Integrated Circuits」p.393 非特許文献１の訳本：丸善「アナログCMOS集積回路の設計 応用編」p.460-462, p.479

非特許文献１に記載されたバイアス回路は，スイッチトキャパシタ回路の動作に起因して，スイッチの制御クロックにより電圧，電流が変動し，その変動する電圧や電流が非線形素子であるトランジスタに入力されると，期待する出力特性を得ることができない。

そこで，本発明の目的は，スイッチトキャパシタ回路のクロックによるノイズの影響を抑制したバイアス回路と，それを利用した増幅回路を提供することにある。

バイアス回路の第１の側面は，トランジスタと可変抵抗を有し，前記トランジスタに電源電圧に依存せず前記可変抵抗に反比例したトランスコンダクタンスを発生させるバイアスユニットと，
前記バイアスユニットが生成するバイアス電流をカレントミラーする第１の電流源と，第１の容量と，第２の容量と，前記第１の容量に前記第１の電流源の電流を充電する第１のスイッチと，前記第１の容量の電荷を前記第２の容量に転送する第２のスイッチとを有し，前記第２の容量に参照電圧を生成する参照電圧生成回路と，
前記可変抵抗の電圧を前記参照電圧に一致させるように前記可変抵抗の抵抗値を制御する制御信号を出力する制御回路とを有する。

第１の側面によれば，制御クロックによる変動の影響を抑制することができる。

非特許文献２に記載されているバイアス回路である。 非特許文献２に記載されているスイッチトキャパシタ回路を利用したバイアス回路の回路図である。 本実施の形態におけるバイアス回路の回路図である。 スイッチトキャパシタ回路３０（ＳＣ）の動作波形図である。 本実施の形態における第１の具体的バイアス回路例を示す図である。 図５のバイアス回路のオペアンプによる制御動作のシミュレーション結果を示す図である。 本実施の形態における第２の具体的バイアス回路例で使用される可変抵抗回路例を示す図である。 本実施の形態における第１の増幅回路の回路図である。 図８の第１の増幅回路の変型例の回路図である。 図８の第１の増幅回路の変型例の回路図である。 図８の第１の増幅回路の変型例の回路図である。 本実施の形態における第２の増幅回路の回路図である。 図１２の第２の増幅回路の変型例の回路図である。 図３のバイアス回路の変型例を示す図である。 図１４のローパスフィルタLPFの回路例を示す図である。 図３のバイアス回路の変型例を示す図である。

図１は，非特許文献２に記載されているバイアス回路である。ゲートドレインが接続されたＮチャネルＭＯＳトランジスタＭ１と，トランジスタＭ１のゲートにゲートが接続されたＮチャネルＭＯＳトランジスタＭ２とからなるＮチャネル側のカレントミラー回路と，ゲートドレインが接続されたＰチャネルＭＯＳトランジスタＭ３と，トランジスタＭ３のゲートにゲートが接続されたＰチャネルＭＯＳトランジスタＭ４とからなるＰチャネル側のカレントミラー回路とが，グランドＧＮＤと電源ＶＤＤとの間に相互に接続されている。そして，トランジスタＭ２のソースとグランドＧＮＤとの間に，電流値を決めるための抵抗Ｒｓが設けられる。そして，トランジスタＭ１〜Ｍ４は，飽和領域で動作している。

また，各トランジスタＭ１〜Ｍ４のトランジスタサイズＷ／Ｌ（Ｗはチャネル幅，Ｌはチャネル長）は，図示されるように，トランジスタＭ２はＭ１のＫ倍，トランジスタＭ３，Ｍ４はＭ１と同じに設定されている。

上記の回路において，抵抗Rsの存在によりトランジスタＭ２を流れるドレイン電流は減少される。また，ＰチャネルトランジスタＭ３，Ｍ４は同じサイズであるので，それらのトランジスタを流れるドレイン電流は，Iref＝Ibになる。そして，トランジスタＭ１，Ｍ２のゲート電位は等しいので，トランジスタＭ１，Ｍ２のゲートソース間電圧をVgs1,Vgs2とすると，
Vgs1＝Vgs2 + Ib*Rs （１）
となる。

トランジスタのドレイン飽和電流は，トランジスタの電流増幅率をβ（＝μCox（W/L），Coxはゲート酸化膜容量，μは移動度，W,Lはチャネル幅，長）とすると，
Id＝β（Vgs-Vth）²／２
であるから，この式から
Vgs=√（2Id/β）＋Vth
となる。これを上記の式（１）に代入すると，
√（2Id/β）＋Vth1＝√｛2Id/（K*β）｝＋Vth2+ Ib*Rs
となり，トランジスタM1,M2の閾値Vthは等しいとみなし，基板バイアス効果を無視すれば，
Ib＝（2/β）*(1/Rs²)*（１−１／√K）² （２）
になり，この電流Ibは，電流増幅度β，抵抗Rs，トランジスタサイズ比Kに依存するが，電源電圧やプロセスに依存するトランジスタのパラメータ（閾値電圧など）に依存していないことが理解できる。

図１のバイアス回路は，上記のように，電源電圧やプロセスに依存しない電流Ibを生成するので，この電流Ibを差動増幅回路の電流源にカレントミラーすることが行われる。

そして，図１のバイアス回路は，電源電圧やプロセスばらつきに依存しないトランスコンダクタンスｇｍを生成する回路でもある。すなわち，図１のトランジスタＭ１のトランスコンダクタンスgm(M1)は，
gm（M1）＝√（２β*Ib）
であることが知られているから，上記式（２）のドレイン電流Ibを代入すると，
gm（M1）＝（２／Rs）√（１−１／√K） （３）
となり，トランジスタM1のトランスコンダクタンスgm（M1）は，電源電圧やＭＯＳトランジスタのパラメータに依存しない値になる。この場合，トランジスタ比KをK=4に選択すると，上記式（３）は，
gm（M1）＝１／Rs （３ａ）
になる。つまりトランジスタＭ１のトランスコンダクタンスは，抵抗Ｒｓにより一義的にきまり，電源電圧やプロセスに依存するトランジスタなどのデバイスパラメータに依存しない。

なお，トランスコンダクタンスｇｍは，ｇｍ＝ΔＩｄ／ΔＶｇｓで表され，入力電圧Vgsの変動に対応する出力電流Idの変動の大きさを示す。

図１のバイアス回路は，電流Ibの値を設定するために抵抗Rsを用いている。しかし，抵抗素子は，一般に温度に依存して変化する。そこで，抵抗Rsに代えて，スイッチトキャパシタ回路により等価抵抗を利用することが，非特許文献２に記載されている。

図２は，そのスイッチトキャパシタ回路を利用したバイアス回路の回路図である。このバイアス回路は，図１と同様に，トランジスタＭ１〜Ｍ４からなる回路を構成し，ただし，図１の抵抗Ｒｓに代えて，キャパシタＣｓと逆相のクロックφ１，φ２で制御される２つのスイッチＳＷ１，ＳＷ２とからなるスイッチトキャパシタ回路１０を有する。制御クロックφ１，φ２は，図示されるとおり，周波数ｆで且つ互いに逆相になっている。図中，容量Cbは，スイッチングにより生成される高周波成分をグランドGNDに逃がすために付加されている。

このスイッチトキャパシタ回路１０は，クロックφ１がＨレベルでスイッチＳＷ１がオン（閉じ）スイッチＳＷ２がオフ（開く）となり，キャパシタＣｓの電荷を放電し，クロックφ２がＨレベルでスイッチＳＷ２がオン，スイッチＳＷ１がオフとなり，キャパシタＣｓが電流Ｉｂにより充電される。したがって，トランジスタＭ２のソース電圧Ｖｓは，クロックφ２がＨになる期間１／ｆの間に流れ込む電流Ｉｂの電荷量Ｉｂ／ｆとキャパシタＣｓの容量Ｃｓにより決まるので，
Vs＝Ib/(f*Cs)
となり，ソース電圧Vsの平均抵抗Rscは，
Rsc＝1/(f*Cs) （４）
となる。

すなわち，図２のスイッチトキャパシタ回路を利用したバイアス回路は，図１の抵抗RsをキャパシタCsとクロック周波数ｆにより決定することができる。一般に，キャパシタは抵抗素子よりも温度依存性が小さく，クロック周波数ｆは水晶発振器によれば高精度に生成することができる。したがって，図２のバイアス回路は，図１よりも好ましい。

図２のバイアス回路は，トランジスタＭ２のソース電圧Ｖｓ及びドレイン電流Ｉｄが，スイッチトキャパシタ回路のスイッチＳＷ１，ＳＷ２のオン，オフ動作により，クロックの周波数ｆで変動する。つまり，キャパシタCsの平均抵抗は図１の抵抗Rsと同等であるが，瞬間的にはクロック周波数に依存して電圧，電流変動が生じる。

図３は，本実施の形態におけるバイアス回路の回路図である。図中，スイッチトキャパシタ回路３０の３つの制御クロックφ１，φ２，φ３も示されている。図３のバイアス回路は，バイアスユニット２０と，参照電圧生成回路を構成するスイッチトキャパシタ回路３０と，制御回路CONTとを有する。

バイアスユニット２０は，図１のバイアス回路と同等であり，ＰチャネルトランジスタＭ３，Ｍ４のカレントミラー回路と，ＮチャネルトランジスタＭ１，Ｍ２のカレントミラー回路とが，グランドＧＮＤと電源ＶＤＤとの間に相互に接続され，さらに，トランジスタＭ２のソースとグランドとの間にソース抵抗Ｒｓが設けられている。このソース抵抗Ｒｓは可変抵抗であり，制御回路ＣＯＮＴの制御信号φｃによりその抵抗値が可変制御される。また，トランジスタＭ２はＭ１のＫ倍のトランジスタサイズ（Ｗ／Ｌ）を有し，トランジスタＭ３，Ｍ４のトランジスタサイズはＭ１と同じである。また，トランジスタＭ５は，トランジスタＭ３，Ｍ４と同じサイズであるが，定数倍であってもよい。

一方，参照電圧生成回路であるスイッチトキャパシタ回路３０は，トランジスタＭ３，Ｍ４とカレントミラー回路を構成するＰチャネルトランジスタＭ５と，参照容量Ｃｓと，保持容量Ｃｒと，３つの制御クロックφ１，φ２，φ３によりそれぞれ制御されるスイッチＳＷ１，ＳＷ２，ＳＷ３を有する。これらの制御クロックφ１，φ２，φ３は，図中に示されるとおり，期間ｔ１で制御クロックφ１がＨレベル，期間ｔ２で制御クロックφ２がＨレベル，期間ｔ３で制御クロックφ３がＨレベルになり，それぞれに対応するスイッチＳＷ１，ＳＷ２，ＳＷ３がオンする。制御クロックがＬレベルの間は，スイッチはオフする。

後述するとおり，スイッチＳＷ１がオンして参照容量Ｃｓの電荷を放電して電圧ＶｓｃがグランドＧＮＤまで低下し，スイッチＳＷ２がオンして参照容量Ｃｓが電流Ｉｓｃにより充電され，電圧Ｖｓｃが上昇し，スイッチＳＷ３がオンして参照容量Ｃｓの電荷が保持容量Ｃｒに転送される。期間ｔ１，ｔ２，ｔ３を繰り返すことにより，保持容量Ｃｒには一定の電荷が蓄積され，参照電圧Ｖｒは所望の電位になる。この参照電圧Ｖｒには，クロック周波数に依存した高周波の変動は発生しない。

図４は，スイッチトキャパシタ回路３０（ＳＣ）の動作波形図である。図中，左側が回路の起動時を，右側が安定状態を示す。回路の起動時では，スイッチトキャパシタ回路３０内の参照容量Ｃｓの電圧Ｖｓｃは，制御クロックφ１がＨレベルになりスイッチＳＷ１がオンした時にグランドに低下し，制御クロックφ２がＨレベルになりスイッチＳＷ２がオンした時に電源電圧ＶＤＤまで上昇する。そして，制御クロックφ３がＨレベルになりスイッチＳＷ３がオンした時に，保持容量Ｃｒに参照容量Ｃｓの電荷がトランスファされ，両容量の電極の電圧Ｖｓｃ，Ｖｒは等しくなる。そして，参照電圧Ｖｒはその電圧を維持する。また，このトランスファされた時の等しい電圧は，徐々に高くなる。

起動時の３つの期間ｔ１１，ｔ１２，ｔ１３を複数回繰り返した後の安定状態になると，参照電圧Ｖｒは，保持容量Ｃｓが充電された時の電源電圧ＶＤＤになり，リークパスがないので，電源電圧ＶＤＤで安定する。

ソース抵抗Ｒｓを可変制御する制御回路ＣＯＮＴは，トランジスタＭ２のソース電圧Ｖｓと参照電圧Ｖｒとを比較し，ソース電圧Ｖｓが参照電圧Ｖｒと等しくなるように，ソース抵抗Ｒｓの抵抗値を制御する制御信号φｃを生成する。制御回路ＣＯＮＴは，例えばオペアンプなどで構成される。この制御により，ソース電圧Ｖｓには，スイッチトキャパシタ回路３０の制御クロックによる電圧変動は生じない。

図３において，スイッチトキャパシタ回路３０のトランジスタＭ５は，トランジスタＭ１，Ｍ２のゲートにゲートが接続されてとカレントミラー回路を構成するソース接地のＮチャネルトランジスタと，そのＮチャネルトランジスタと電源電圧ＶＤＤとの間に設けられドレインゲート間が短絡されたＰチャネルトランジスタと，そのＰチャネルトランジスタのゲートにトランジスタＭ５のゲートが接続されていてもよい。この場合は，バイアス電流ＩｂがＮチャネルトランジスタにカレントミラーされ，それと同じ電流がＰチャネルトランジスタに流れ，その電流がトランジスタＭ５にカレントミラーされる。この回路構成は，後述する図１１のトランジスタＭ２４，Ｍ２５，Ｍ２０の回路構成と同じである。

次に，図３のバイアス回路が，ｇｍ／Ｃｓが一定であることを以下説明する。

バイアスユニット２０では，ソース抵抗Ｒｓの存在により，トランジスタＭ２のドレイン電流Ibは制限を受ける。一方，トランジスタＭ３，Ｍ４のトランジスタサイズが等しく，カレントミラー回路を構成するので，Ib=Irefが成り立つ。そして，トランジスタＭ２のソース電圧Ｖｓは，トランジスタＭ１のソース電圧（グランドＧＮＤ）よりも高く，Ib=Irefは，制御回路CONTの制御信号φｃにより制御されるソース抵抗Rsの抵抗値に依存した値になる。すなわち，前述の式（１）の関係が成り立つ。
Vgs1＝Vgs2 + Ib*Rs （１）
そして，前述の式（３）に示したとおり，
gm（M1）＝（２／Rs）（１−１／√K） （３）
が成り立つので，トランジスタM1のトランスコンダクタンスｇｍ（M1）は，ソース抵抗Rsの逆数１／Rsに比例する。そして，トランジスタサイズ比ＫをＫ＝４とすると，
gm（M1）＝1/Rs （３ａ）
である。

このとき，ソース抵抗Ｒｓにはバイアス電流Ｉｂが流れるので，ソース電圧Ｖｓは，
Vs=Rs*Ib （５）
になる。このソース電圧Ｖｓは参照電圧Ｖｒに等しくなるように制御回路ＣＯＮＴが制御しているので，前述のとおり，ソース電圧Ｖｓがクロック周波数ｆに依存した変動を生じることはない。

次に，スイッチトキャパシタ回路３０は，参照電圧Ｖｒを生成する回路であるが，トランジスタＭ５はバイアスユニット２０のトランジスタＭ４，Ｍ３とカレントミラー回路を構成するので，Ｍ５がＭ３，Ｍ４と同じサイズならトランジスタＭ５に流れる電流Ｉｓｃはバイアスユニット内の電流Ｉｂと等しい。そして，参照電圧Ｖｒは，期間ｔ２（時間T）でスイッチＳＷ２がオンしている間に電流Ｉｓｃが参照容量Ｃｓを充電した時の電圧Vscに等しいので，時間Tの間に充電される電荷量がIsc*T=Ib*Tであるので，
Vr＝Ib*T/Cs （６）
となる。

そして，制御回路CONTがソース電圧Vsが参照電圧Vrと等しくなるように，ソース抵抗Rsの抵抗値を制御しているので，
Vs＝Vr （７）
である。上記の式（７）に式（５）（６）を代入すれば，
Rs*Ib ＝Ib*T/Cs
Rs＝T/Cs
このRsを上記式（３ａ）に代入すると，トランスコンダクタンスgm（M1）は，
gm(M1)＝Cs/T （８）
gm(M1)/Cs＝1/T＝一定 （９）
となる。

すなわち，式（８）に示されるとおり，バイアスユニット２０内のトランジスタＭ１のトランスコンダクタンスgm(M1)は容量CsとスイッチSW2がオンする時間Tの商に等しく（またはＫに依存する定数に比例し），電源に依存せず一定である。さらに，式（９）に示されるとおり，gm(M1)/Csも電源電圧に依存せず，プロセスに依存するデバイスパラメータにも依存しないで，一定になる。ただし，時間Tを一定にするために高精度のクロックを水晶発振器などから生成することが条件である。

以上の通り，図３のバイアス回路は，スイッチトキャパシタ回路３０（SC）により生成される参照電圧Vrが，スイッチSW1,SW2のオンオフに起因する変動の影響を受けないので，バイアスユニット２０内の電流Ib，トランジスタＭ２のソース電圧Vsにも変動が生じない。そして，上記説明したとおり，トランジスタＭ１のトランスコンダクタンスgm(M1)とgm(M1)/Csとは，電源電圧の変動や，プロセスばらつきの影響を受けず，一定になる。

図５は，本実施の形態における第１の具体的バイアス回路例を示す図である。この例では，可変ソース抵抗ＲｓとしてＮチャネルＭＯＳトランジスタＭｓが，制御回路ＣＯＮＴとしてオペアンプＡＭＰが設けられている。それ以外の構成は，図３と同じである。オペアンプＡＭＰの出力が可変抵抗であるトランジスタＭｓのゲートに入力される。オペアンプＡＭＰは，ソース電圧Ｖｓを参照電圧Ｖｒと比較しながら，ソース電圧Ｖｓを参照電圧Ｖｒに等しくするように出力信号φｃを生成する。それに応答して，トランジスタＭｓの抵抗値が連続的に変化し，アナログ的なフィードバックによりソース抵抗Ｒｓを微調整することができる。

オペアンプの出力φｃは，オペアンプのゲインをＡとすると，
φｃ＝Ａ＊（Ｖｓ−Ｖｒ）
となる。Ｖｓ＞Ｖｒでは，出力φｃの電圧が上昇し，トランジスタＭｓの抵抗が下がり，ソース電圧Ｖｓは参照電圧Ｖｒに近づく。逆に，Ｖｓ＜Ｖｒでは，出力φｃの電圧が下降し，トランジスタＭｓの抵抗が上がり，ソース電圧Ｖｓは参照電圧Ｖｒに近づく。

図６は，図５のバイアス回路のオペアンプによる制御動作のシミュレーション結果を示す図である。図中，横軸が時間，縦軸が電圧であり，参照電圧Ｖｒとソース電圧ＶｓとクロックＶｃｌｋとが示されている。クロックＶｃｌｋが開始されると，バイアス回路の動作により最初に参照電圧Ｖｒが大きくなるが，やがて低下して安定する。そして，時間の経過と共にソース電圧Ｖｓが参照電圧Ｖｒに収束し一致する。すなわち，ソース電圧Ｖｓが参照電圧Ｖｒより高い場合は，オペアンプＡＭＰのフィードバック制御によりトランジスタＭｓの抵抗値が低くなり，それに伴ってソース電圧Ｖｓが低下し，参照電圧Ｖｒより低くなる。これに応答して，オペアンプＡＭＰはトランジスタＭｓの抵抗値を高くして，ソース電圧Ｖｓを上昇させようとする。やがて，ソース電圧Ｖｓは参照電圧Ｖｒの電圧に収束する。なお，クロックＶｃｌｋに同期してスイッチトキャパシタの電流Ｉｓｃが微小に変化するので，それに伴って参照電圧Ｖｒも微小に変化する。

図７は，本実施の形態における第２の具体的バイアス回路例で使用される可変抵抗回路例を示す図である。このバイアス回路は，図３に示したバイアスユニット２０のソース抵抗Ｒｓとして，図７に示された抵抗回路を使用する。この抵抗回路は，ノード１，２の間に抵抗素子Ｒ１〜Ｒｎ＋１が直列に接続され，各定稿素子の接続ノードとノード２との間にスイッチＳＷ１〜ＳＷｎが設けられ，図３のソース抵抗Ｒｓとして，ノード１，２がトランジスタＭ２のソースとグランドＧＮＤとの間に接続される。

そして，制御回路ＣＯＮＴは，ソース電圧Ｖｓと参照電圧Ｖｒとを比較し，比較結果に応じてｎビットの制御信号φｃを出力する。ｎビットの制御信号φｃは，図７に示した抵抗回路のスイッチ群ＳＷ１〜ＳＷｎのゲートにそれぞれ供給され，例えば，スイッチ群ＳＷ１〜ＳＷｎのうちいずれか１つのスイッチがオン，それ以外がオフになる。それにより，ノード１，２の間の抵抗値がｎ種類（Ｒ１，Ｒ１＋Ｒ２，〜，Ｒ１＋Ｒ２＋・・・Ｒｎ）の中からいずれかに選択される。または，全てのスイッチがオフになるように制御されれば，抵抗値はｎ＋１種類になる。

図７の場合，ソースの可変抵抗は，離散的な抵抗値しかとらないので，フィードバック制御を行った場合には，１つの抵抗値に収束せずに隣接する２つの抵抗値間で交互に切り替わることが起こりうる。その場合は，以下の制御を行うのが好ましい。

第１に，コンパレータである制御回路ＣＯＮＴによるフィードバック制御の結果，隣接する２つの抵抗値の間で交互に切り替わる場合は，いずれか一方の抵抗値に固定する制御を行う。いずれの抵抗値に固定するかは，一定期間内の発生確率が高いほうの抵抗値に固定するのが好ましい。

そして，一方の抵抗値に固定した後は，フィードバック制御を継続し，制御信号が２値以上変化した場合に，抵抗値の固定を解除し新たな制御信号による抵抗値に固定する。このようにすることで，環境変化に追従することができる。または，一方の抵抗値に固定した後は，スイッチトキャパシタ回路３０と制御回路ＣＯＮＴを停止してフィードバック制御を停止してもよい。この場合は，フィードバック制御によるソース抵抗値の変動を防止しバイアスユニットの動作の変動を抑制することができる。

第２に，制御回路ＣＯＮＴが，制御信号φｃを最小値からまたは最大値から順番に変化させてソース抵抗Ｒｓを順番に増大または減少させ，コンパレータの比較結果がＶｓ＜ＶｒからＶｓ＞Ｖｒに変更した時，またはＶｓ＞ＶｒからＶｓ＜Ｖｒに変更した時の，前後の制御信号φｃのいずれかに固定する。固定した後は，スイッチトキャパシタ回路３０と制御回路ＣＯＮＴのコンパレータの動作を停止する。

第３に，制御回路ＣＯＮＴが，制御信号φｃを中央値から開始し，コンパレータの比較結果に応じて制御信号φｃを上下いずれかの領域の中央値にする。これを繰り返して最適な制御信号φｃの値を探索する。これは一種のバイナリサーチである。そして，最適な値が見つかった後は，その最適値に制御信号φｃを固定し，スイッチトキャパシタ回路３０と制御回路ＣＯＮＴのコンパレータの動作を停止する。

図８は，本実施の形態における第１の増幅回路の回路図である。図８に示された増幅回路は，図３に示したバイアスユニット２０と参照電圧生成回路であるスイッチトキャパシタ回路３０（ＳＣ）と制御回路ＣＯＮＴとからなるバイアス回路に加えて，差動アンプの一種であるオペレーショナル・トランスコンダクタンス・アンプＯＴＡを有する。

このアンプＯＴＡは，ＮチャネルＭＯＳトランジスタからなる差動対トランジスタＭ＋，Ｍ−と，ＰチャネルＭＯＳトランジスタＭ１２，Ｍ１３と，ＮチャネルＭＯＳトランジスタからなるソース接地の電流源トランジスタＭ１０とを有する。差動対トランジスタＭ＋，Ｍ−のゲートには，差動入力電圧Vin+,Vin-が入力され，差動対トランジスタＭ＋，Ｍ−のドレインが差動出力となり，負荷容量ＣＬに接続される。また，トランジスタＭ１２，Ｍ１３は，ソースが電源電圧ＶＤＤに接続され，ゲートに一定バイアス電圧Ｖｂｐが印加されて，一定の負荷電流を生成する。

電流源であるソース接地トランジスタＭ１０のゲートは，バイアスユニット２０内のカレントミラー回路を構成するトランジスタＭ１，Ｍ２のゲートに接続され，カレントミラー回路を構成している。そのため，バイアスユニット２０のバイアス電流Ｉｂを，トランジスタＭ１０とＭ１とのトランジスタサイズに対応した大きさの電流が，トランジスタＭ１０のドレイン電流Ｉｓになる。トランジスタＭ１０をＭ１と同じサイズにすれば，Ｉｓ＝Ｉｂとなる。

このように，バイアスユニット２０内のバイアス電流Ｉｂを，アンプＯＴＡの電流源トランジスタＭ１０にカレントミラー（コピー）できるので，バイアスユニット２０内のトランジスタＭ１のトランスコンダクタンスgm(M1)を，アンプＯＴＡ内の差動対トランジスタＭ＋，Ｍ−のトランスコンダクタンスgm(OTA)にコピーすることができる。このことは，アンプＯＴＡのユニティゲイン周波数（アンプゲインが１の場合の周波数）ωが電源電圧やプロセスばらつきに依存せず一定にできることを意味している。

一般に，アンプＯＴＡのユニティゲイン周波数ωは，アンプＯＴＡのトランスコンダクタンスgm(OTA)を出力不可容量CLで除したgm(OTA)/CLになることが知られていて，アンプＯＴＡのトランスコンダクタンスgm(OTA)は，増幅動作を行う差動対トランジスタＭ＋，Ｍ−のトランスコンダクタンスgm(M+,M-)に等しくなるので，ユニティゲイン周波数ωは以下の通りである。
ω＝gm(M+,M-)/CL （１０）
この式（１０）は，例えば，「LSI設計者のためのCMOSアナログ回路入門」谷口研二著の７０頁の式(4.7)にも示されている。

以下，上記のアンプＯＴＡのユニティゲイン周波数ωが電源電圧やプロセスばらつきに依存せず一定であることを説明する。まず，前述の式（８）は，Ｋ＝４の場合に，
gm(M1)＝Cs/T （８）
である。そして，バイアスユニットのトランジスタのトランスコンダクタンスgm(M1)は，
gm(M1)＝√(2βb*Ib) （１１）
でもある。βbはトランジスタＭ１の電流増幅率である。この式は前述と同じである。

一方，アンプＯＴＡの電流源トランジスタＭ１０のトランジスタサイズがトランジスタＭ１と同じとすると，トランジスタＭ１０の電流Ｉｓは，
Is＝Ib
である。

そこで，アンプＯＴＡの差動対トランジスタの一方のトランジスタ，例えばトランジスタＭ＋のトランスコンダクタンスgm(M+)は，次のようになる。まず，アンプＯＴＡの左半分の回路を考えると，トランジスタＭ＋には電流Im+＝Is/2＝Ib/2が流れ，ゲート電圧Vin+とソース端子電圧との電圧差に応じて増幅されたドレイン電流が流れる。したがって，トランジスタＭ＋の電流増幅率をβm+とすると，
gm(M+)＝√（2βm+*Im+）＝√（2βm+*Ib/2）＝√（βm+*Ib） （１２）
となる。

式（１１）と（１２）とから
gm(M+)＝gm(M1)｛√（βm+*Ib）／√(2βb*Ib)｝＝gm(M1)√（βm+／2βb） （１３）
そして，式（８）からgm(M1)＝Cs/Tであるので，式（１３）に代入すると，
gm(M+)＝（Cs/T）√（βm+／2βb）
gm(M+)/Cs＝（1/T）√（βm+／2βb） （１４）
となり，gm(M+)／Csは電源電圧やプロセスばらつきに依存しない一定値になる。

そこで，式（１０）のユニティゲイン周波数ωを考慮して，アンプＯＴＡの出力負荷ＣＬを，スイッチトキャパシタ回路３０（SC）の参照容量Csと等しく（Cs=CL）設計すると，式（１４）から，
ω＝gm(M+)/CL＝（1/T）√（βm+/2βb） （１５）
になる。つまり，アンプＯＴＡのユニティゲイン周波数ωは，電源電圧やプロセスばらつきに依存しない一定値になる。

また，必ずしもＣｓ＝ＣＬでなくても，出力負荷ＣＬを参照容量Ｃｓの定数倍のＣｓ＝Ａ＊ＣＬであれば，上記の式（１５）は，以下のとおり定数Ａが入るだけであり，アンプＯＴＡのユニティゲイン周波数ωは，電源電圧やプロセスばらつきに依存しない一定値になる。
ω＝gm(M+)/A*CL＝（1/A*T）√（βm+/2βb） （１５ｂ）
上記の説明は，アンプＯＴＡの右半分のトランジスタＭ−においても同様に成り立つ。

以上の通り，図８の増幅回路では，バイアス回路で生成された電流ＩｂをアンプＯＴＡの電流源Ｍ１０の電流Ｉｓにコピーしたことで，差動対トランジスタＭ＋，Ｍ−の増幅動作がトランジスタＭ１と同等になり，バイアス回路のトランジスタＭ１のトランスコンダクタンスgm(M1)が，アンプＯＴＡの差動対トランジスタＭ＋のトランスコンダクタンスgm(M+)にコピーされる。そして，Cs=CLまたはCs=A*CLに設定することで，アンプＯＴＡのユニティゲイン周波数ω＝gm(M+)/CLまたはω＝gm(M+)/A*CLを，電源電圧やプロセスばらつきに依存しない一定値にできる。

図９は，図８の第１の増幅回路の変型例の回路図である。この変型例は，図８のアンプＯＴＡのＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを逆にしたアンプＯＴＡを有する。バイアスユニット２０とスイッチトキャパシタ回路３０と制御回路ＣＯＮＴの構成は，図８と同じである。

すなわち，図９のアンプＯＴＡは，ゲートに差動入力Vin+,Vin-が入力されるＰチャネルＭＯＳトランジスタの差動対トランジスタＭ＋，Ｍ−と，ゲートに一定のバイアス電圧Vbnが印加されるＮチャネルＭＯＳトランジスタＭ２，Ｍ２３と，Ｐチャネルの電流源トランジスタＭ２０とを有する。電流源であるトランジスタＭ２０のゲートは，バイアスユニット２０内のカレントミラー回路を構成するＰチャネルのトランジスタＭ３，Ｍ４のゲートに接続されて，カレントミラー回路を構成している。したがって，トランジスタＭ１０の電流Ｉｓは，バイアスユニット２０内のバイアス電流Ｉｂと等しくなる。

よって，図９の回路例も同様に，バイアスユニット２０内のトランジスタのｇｍを，アンプＯＴＡ内の差動対トランジスタのｇｍに移植することができる。そして，負荷容量ＣＬをスイッチトキャパシタ回路３０内の参照容量Ｃｓと等しくすれば，アンプＯＴＡのユニティゲイン周波数ω＝gm(M+)／CLは，電源電圧に依存しない一定値になる。

図１０は，図８の第１の増幅回路の変型例の回路図である。この例は，アンプＯＴＡは，図８と同様に差動対トランジスタＭ＋，Ｍ−がＮチャネルＭＯＳトランジスタ，電流源トランジスタＭ１０もＮチャネルＭＯＳトランジスタである。ただし，バイアスユニット２０のバイアス電流Ｉｂを電流源トランジスタＭ１０にカレントミラー（コピー）する回路構成は，ＰチャネルトランジスタＭ１４とＮチャネルトランジスタＭ１５からなる回路と，その回路のトランジスタＭ１５のゲートが電流源トランジスタＭ１０のゲートに接続された構成とを有する。

まず，ＰチャネルトランジスタＭ１４は，バイアスユニット２０内のＰチャネルトランジスタＭ３，Ｍ４とカレントミラー回路を構成する。よって，トランジスタＭ１４のトランジスタサイズがトランジスタＭ３と同じであれば，トランジスタＭ１４を流れる電流Ｉ１４は，バイアス電流Ｉｂと等しくなる。そして，ゲートとドレインが接続されたソース接地のトランジスタＭ１５は，その電流Ｉ１４を流すようにゲート・ソース間電圧が制御される。そして，トランジスタＭ１５とＭ１０とがカレントミラー回路を構成するので，結局，トランジスタＭ１０の電流Ｉｓは，
Ｉｓ＝Ｉ１４＝Ｉｂ
となる。

その結果，図１０の回路例も同様に，バイアスユニット２０内のトランジスタのｇｍを，アンプＯＴＡ内の差動対トランジスタのｇｍに移植することができ，負荷容量ＣＬをスイッチトキャパシタ回路３０内の参照容量Ｃｓと等しくすれば，アンプＯＴＡのユニティゲイン周波数ω＝gm(M+)／CLは，電源電圧に依存しない一定値になる。

図１１は，図８の第１の増幅回路の変型例の回路図である。図１０のバイアス電流Ｉｂをコピーする構成は，図９のアンプＯＴＡにも適用可能である。図１１はその増幅回路を示している。すなわち，図１１において，アンプＯＴＡは，図９と同様に，差動対トランジスタＭ＋，Ｍ−がＰチャネルＭＯＳトランジスタ，電流源トランジスタＭ２０もＰチャネルＭＯＳトランジスタである。ただし，バイアスユニット２０のバイアス電流Ｉｂを電流源トランジスタＭ２０にコピーする回路構成は，ＮチャネルトランジスタＭ２４とＰチャネルトランジスタＭ２５からなる回路と，その回路のトランジスタＭ２５のゲートが電流源トランジスタＭ２０のゲートに接続された構成とを有する。そして，トランジスタＭ２４のゲートは，バイアスユニット２０内のＮチャネルトランジスタＭ１，Ｍ２のゲートに接続されている。したがって，トランジスタＭ２４にはバイアスユニットのバイアス電流Ｉｂがコピーされ，カレントミラー回路を構成するトランジスタＭ２５，Ｍ２０により，トランジスタＭ２０にもバイアス電流Ｉｂがコピーされる。

その結果，図１1の回路例も同様に，バイアスユニット２０内のトランジスタのｇｍを，アンプＯＴＡ内の差動対トランジスタのｇｍに移植することができ，負荷容量ＣＬをスイッチトキャパシタ回路３０内の参照容量Ｃｓと等しくすれば，アンプＯＴＡのユニティゲイン周波数ω＝gm(M+)／CLは，電源電圧に依存しない一定値になる。

図１４は，図３のバイアス回路の変型例を示す図である。この例では，３つのローパスフィルタLPFがトランジスタM3,M5の間と，制御回路CONTとトランジスタM2との間と，制御回路CONTとスイッチφ３との間に設けられている。これらのLPFにより，高周波ノイズ成分が除かれるとともに，トランジスタM3,M5,スイッチφ２，φ３，制御部CONT,抵抗Rs,トランジスタM2のループの時定数を，制御部CONTと抵抗Rsとそれに接続されたLPFのループの時定数より大きくすることができる。２つのループの時定数の調整は，例えばローパスフィルタLPFの計数を調整することで実現できる。

図１５は，図１４のローパスフィルタLPFの回路例を示す図である。図１５（A）（B）（C）は一般的なフィルタのRC回路である。また，図１５（D）は，（A）においてフィルタが接続されるトランジスタのゲート容量がフィルタの容量として利用される例である。図１４の例では，トランジスタＭ５が対象になる。また，図１５（Ｅ）はフィルタが接続される抵抗素子やトランジスタのオン抵抗などがフィルタの抵抗として利用される例である。図１４の例では，抵抗ＲｓやトランジスタＭ２のオン抵抗が対象になる。

図１６は，図３のバイアス回路の変型例を示す図である。この例でも，３つのローパスフィルタLPFがトランジスタM3,M5の間と，制御回路CONTとトランジスタM2との間と，制御回路CONTとスイッチφ３との間に設けられている。ただし，制御回路CONTとスイッチφ３との間のローパスフィルタは，容量Ｃｒと抵抗Ｒｆとにより実現されている。

図５のバイアス回路においても，同様にローパスフィルタを設けることが好ましい。

図１２は，本実施の形態における第２の増幅回路の回路図である。第２の増幅回路は，バイアスユニット２０と，基準電圧生成回路であるスイッチトキャパシタ回路３０（ＳＣ）と，制御回路ＣＯＮＴとからなるバイアス回路と，アンプＯＴＡとを有する。そして，このアンプＯＴＡは，図８〜図１１の第１の増幅回路と異なり，差動対トランジスタＭ＋，Ｍ−のソース端子間にフィードバック抵抗Ｒｖが設けられ，差動対トランジスタそれぞれのソース端子とグランドとの間にゲートに一定バイアス電圧Ｖｂｎが印加されたＮチャネルトランジスタＭ３０，Ｍ３１が設けられている。差動対トランジスタＭ＋，Ｍ−と電源電圧ＶＤＤとの間のＰチャネルトランジスタＭ３２，Ｍ３３は，第１の増幅回路と同じである。

さらに，図１２の第２の増幅回路では，アンプＯＴＡのフィードバック抵抗Ｒｖが可変抵抗回路であり，制御回路ＣＯＮＴの制御信号φｃによりその抵抗値が制御される。したがって，フィードバック抵抗Ｒｖは，バイアスユニット内のソース抵抗Ｒｓと同様に制御される。

このアンプＯＴＡは，差動対トランジスタＭ＋，Ｍ−のドレイン電流の一部がフィードバック抵抗Ｒｖに流れるので，フィードバック抵抗Ｒｖの中点が交流的に接地点になる。そこで，図１２のアンプＯＴＡの左半分の回路（トランジスタＭ３２，Ｍ＋，Ｍ３０，抵抗Ｒｖの半分）を考えると，小信号回路としては，図１２中の右下の破線の丸の中に示したようなトランジスタＭ＋と抵抗Ｒｖの半分Rv/2とで構成される回路と等価になる。この回路は，トランジスタＭ＋にソース抵抗によるフィードバック機能が付加された増幅器と等価である。

この小信号増幅回路において，トランスコンダクタンスを求めると以下のとおりである。まず，トランジスタＭ＋のドレイン電流ioは，トランジスタＭ＋のトランスインダクタンスをgm，ソース電圧をVsoとすると，
io＝gm(Vin+−Vso)
そして，ソース電圧Vsoは，フィードバック抵抗Rv/2より，
Vso＝Rv*io/2
上記の２つの式からVsoを除去すると，
io＝gm（Vin+−Rv*io/2）
となり，電流ioと入力電圧Vin+との関係は，
io＝Vin+/（1/gm＋Rv/2）
となる。

したがって，破線内の小信号回路のソース抵抗Rs付きのトランジスタＭ＋のトランスコンダクタンスgm(h)は，入力電圧Vin+の変化に対する電流ioの変化の割合であるから，上記の電流ioと入力電圧Vin+との関係式から，
gm(h)＝１/（1/gm＋Rv/2）
となる。

さらに，アンプＯＴＡが差動回路であるので出力電流が上記左半分の小信号回路の２倍になるが，入力電圧も２倍になるので，アンプＯＴＡのトランスコンダクタンスgm(OTA)は小信号回路のgm(h)と等しくなり，
gm(OTA)＝１/（1/gm＋Rv/2）
になる。この関係式は，例えば，非特許文献２の７４頁の式(3.49)にも示されている。

ここで，トランジスタＭ＋のトランスコンダクタンスgmが十分に大きい（つまりトランジスタM+の抵抗が十分に低い）と仮定すると，1/gm＜＜Rv/2となり，
gm(OTA)＝2/Rv （１６）
になる。つまり，アンプＯＴＡのトランスコンダクタンスgm(OTA)は，2/Rvになる。

そこで，前述のバイアス回路のトランジスタＭ１のトランスコンダクタンスgm(M1)は，サイズ比KをK=4とすると，前述の式（３ａ）のとおり，
gm（M1）＝1/Rs （３ａ）
であった。したがって，図１２のようにフィードバック抵抗Rvをバイアスユニット２０内のソース抵抗Rsの２倍と等しく（Rv=2Rs）なるように（またはトランジスタサイズ比Kに対応するある定数倍になるように）その抵抗値を制御することで，アンプＯＴＡのトランスコンダクタンスgm(OTA)は，
gm(OTA)＝1/Rs＝gm(M1) （１７）
となり，バイアス回路内のトランジスタＭ１のトランスコンダクタンスgm(M1)と等しくすることができる。

その結果，図８等の第１の増幅回路と同様に，アンプＯＴＡの負荷容量ＣＬとスイッチトキャパシタ回路３０内の参照容量Ｃｓとを等しくすれば，
gm(M1)/Cs＝gm(OTA)/CL （１８）
となり，増幅回路のユニティゲイン周波数ωを，電源電圧やプロセスばらつきに依存しない一定値にすることができる。

また，上記のRv=2Rs，Cs=CLに限られず，それぞれ定数倍B,Aを乗じたRv=2B*Rs,Cs=A*CLにしても，式’（１７），（１８）は，次の通りとなり，増幅回路のユニティゲイン周波数ωを，電源電圧やプロセスばらつきに依存しない一定値にすることができる。
gm(OTA)＝1/B*Rs＝gm(M1)/B （１７ｂ）
gm(M1)/B*Cs＝gm(OTA)/A*CL （１８ｂ）
フィードバック抵抗Rv=2Rs（またはRv=2B*Rs）とするためには，例えば，フィードバック抵抗Rvをソース抵抗Rsの２倍（または２B倍）の抵抗値を有するトランジスタや抵抗回路にすればよい。そして，制御回路CONTによる制御信号φｃによりフィードバック抵抗Rvの抵抗値がソース抵抗Rsと同様に制御されることで，Rv=2Rs（またはRv=2B*Rs）が保たれる。

図１３は，図１２の第２の増幅回路の変型例の回路図である。この変型例は，アンプＯＴＡが，差動対トランジスタＭ＋，Ｍ−がＰチャネルトランジスタであり，フィードバックトランジスタＲｖがそのＰチャネルトランジスタのソース端子間に設けられていることが，図１２と異なる。それ以外の構成は，図１２と同じである。

この変型例においても，図１２と同様に，Rv＝2Rs（またはRv=2B*Rs ，Rv＝N1*Rs，N1はKに応じた定数）にし，CL＝Cs（またはCs=A*CL）にすることで，増幅回路のユニティゲイン周波数ωを電源電圧やプロセスばらつきに依存しない一定値にすることができる。

上記の第２の増幅回路においても，図１４，１６に示したようにローパスフィルタＬＰＦをもうけることが好ましい。

以上説明したとおり，本実施の形態のバイアス回路は，参照電圧生成回路であるスイッチトキャパシタ回路で生成したクロック周波数の影響を受けない参照電圧Vrにソース電圧Vsが等しくなるようにソース抵抗を可変制御しているので，クロックの影響を受けないバイアス電流を生成することができる。さらに，本実施の形態の増幅回路は，バイアス回路のトランジスタのｇｍをアンプ回路のｇｍにコピーすることができるので，Cs＝CL（またはCs=A*CL）を満たすように設計することで，ユニティゲイン周波数を電源電圧などに依存しない一定値にすることができる。

そして，Cs=CL,Cs=A*CLやRv=2Rs,Rv=2B*Rsの関係は，それらの容量や抵抗が同じ製造プロセスで製造されていれば，製造プロセスが異なっていても，保たれるので，製造ばらつきに強い一定のユニティゲイン周波数を得ることができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
トランジスタと可変抵抗を有し，前記トランジスタに電源電圧に依存せず前記可変抵抗に反比例したトランスコンダクタンスを発生させるバイアスユニットと，
前記バイアスユニットが生成するバイアス電流をカレントミラーする第１の電流源と，第１の容量と，第２の容量と，前記第１の容量に前記第１の電流源の電流を充電する第１のスイッチと，前記第１の容量の電荷を前記第２の容量に転送する第２のスイッチとを有し，前記第２の容量に参照電圧を生成する参照電圧生成回路と，
前記可変抵抗の電圧を前記参照電圧に一致させるように前記可変抵抗の抵抗値を制御する制御信号を出力する制御回路とを有するバイアス回路。

（付記２）
付記１において，
前記バイアスユニットは，互いのゲートが第１のトランジスタのドレインに接続された第１導電型の第１，第２のトランジスタと，互いのゲートが第３のトランジスタのドレインに接続された第２導電型の第３，第４のトランジスタとを，第１，第４のトランジスタのドレインと，第２，第３のトランジスタのドレインとで接続し，前記第２のトランジスタのソースと基準電圧との間に前記可変抵抗としてソース抵抗手段を有するバイアス回路。

（付記３）
付記２において，
前記参照電圧生成回路は，さらに，前記第１の容量の電荷を放電する第３のスイッチを有し，前記第３のスイッチ，第１のスイッチ，第２のスイッチの順にサイクリックに導通することを特徴とするバイアス回路。

（付記４）
付記２または３において，
前記参照電圧生成回路の前記第１の電流源は，前記第３，第４のトランジスタとカレントミラーを構成する第５のトランジスタを有するバイアス回路。

（付記５）
付記２において，
前記ソース抵抗手段は被制御トランジスタを有し，前記制御回路はオペアンプを有し，前記オペアンプの出力が前記制御信号として前記被制御トランジスタのゲートに入力されるバイアス回路。

（付記６）
前記ソース抵抗手段は複数の抵抗素子を組み合わせた抵抗回路を有し，前記制御回路の制御信号により前記抵抗回路の複数の抵抗素子の組み合わせが変更制御されるバイアス回路。

（付記７）
付記１乃至４のいずれかに記載のバイアス回路と，
ゲートに入力信号が印加され互いのソースが接続された差動トランジスタ対と，前記差動トランジスタ対のソースと基準電圧との間に設けられ前記バイアス回路のバイアス電流をカレントミラーする第２の電流源とを有するアンプユニットとを有する増幅回路。

（付記８）
付記７において，
前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が，前記第１の容量と等しい容量または定数倍の容量を有する増幅回路。

（付記９）
付記１乃至４のいずれかに記載のバイアス回路と，
ゲートに入力信号が印加される差動トランジスタ対と，前記差動トランジスタ対のソース間に設けられたフィードバック抵抗手段とを有するアンプユニットとを有し，
前記バイアス回路の制御回路の制御信号により前記フィードバック抵抗の抵抗値が制御される増幅回路。

（付記１０）
付記９において，
前記第２のトランジスタが第１のトランジスタの４倍のトランジスタサイズを有し，前記フィードバック抵抗の抵抗値が，前記ソース抵抗手段の抵抗値と等しくまたは定数倍で，
前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が，前記第１の容量と等しい容量または定数倍の容量を有する増幅回路。

（付記１１）
付記１０において，
前記フィードバック抵抗と前記ソース抵抗手段は，同じ製造プロセスで製造されている増幅回路。

（付記１２）
付記１０において，
前記出力負荷容量と前記第1の容量は，同じ製造プロセスで製造されている増幅回路。

２０：バイアスユニット ３０：参照電圧生成回路，スイッチトキャパシタ回路
CONT：制御回路 Rs:可変抵抗，ソース抵抗
Vs：可変抵抗の電圧 Vr:参照電圧
Cs：参照容量 Cr:保持容量

Claims (7)

1. 互いのゲートが第１のトランジスタのドレインに接続された第１導電型の第１，第２のトランジスタと，互いのゲートが第３のトランジスタのドレインに接続された第２導電型の第３，第４のトランジスタとを，第１，第４のトランジスタのドレインと，第２，第３のトランジスタのドレインとで接続し，前記第２のトランジスタのソースと基準電圧との間に可変抵抗としてソース抵抗手段を有し，前記第１のトランジスタに電源電圧に依存せず前記可変抵抗に反比例したトランスコンダクタンスを発生させるバイアスユニットと，
   前記バイアスユニットが生成するバイアス電流をカレントミラーする第１の電流源と，第１の容量と，第２の容量と，前記第１の容量に前記第１の電流源の電流を充電する第１のスイッチと，前記第１の容量の電荷を前記第２の容量に転送する第２のスイッチとを有し，前記第２の容量に参照電圧を生成する参照電圧生成回路と，
   前記可変抵抗の電圧を前記参照電圧に一致させるように前記可変抵抗の抵抗値を制御する制御信号を出力する制御回路とを有するバイアス回路。
2. 請求項１において，
   前記第２のトランジスタのサイズが前記第１のトランジスタのサイズよりも所定数倍大きいバイアス回路。
3. 請求項２において，
   前記参照電圧生成回路は，さらに，前記第１の容量の電荷を放電する第３のスイッチを有し，前記第３のスイッチ，第１のスイッチ，第２のスイッチの順にサイクリックに導通することを特徴とするバイアス回路。
4. 請求項１乃至３のいずれかに記載のバイアス回路と，
   ゲートに入力信号が印加され互いのソースが接続された差動トランジスタ対と，前記差動トランジスタ対のソースと基準電圧との間に設けられ、前記バイアス回路のバイアス電流をカレントミラーする第２の電流源とを有するアンプユニットとを有する増幅回路。
5. 請求項１乃至３のいずれかに記載のバイアス回路と，
   ゲートに入力信号が印加される差動トランジスタ対と，前記差動トランジスタ対のソース間に設けられたフィードバック抵抗手段とを有するアンプユニットとを有し，
   前記バイアス回路の制御回路の制御信号により前記フィードバック抵抗の抵抗値が制御される増幅回路。
6. 請求項４において，
   前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が，前記第１の容量と等しい容量または定数倍の容量を有する増幅回路。
7. 請求項５において，
   前記第２のトランジスタが第１のトランジスタの４倍のトランジスタサイズを有し，前記フィードバック抵抗の抵抗値が，前記ソース抵抗手段の抵抗値と等しくまたは定数倍で，
   前記差動トランジスタ対の少なくとも一方のドレインに接続される出力負荷容量が，前記第１の容量と等しい容量または定数倍の容量を有する増幅回路。

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