JP2016122897A

JP2016122897A - 分周回路

Info

Publication number: JP2016122897A
Application number: JP2014260535A
Authority: JP
Inventors: 萩原　達也; Tatsuya Hagiwara; 達也萩原; 谷口　英司; Eiji Taniguchi; 英司谷口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-12-24
Filing date: 2014-12-24
Publication date: 2016-07-07

Abstract

【課題】サンプル用トランジスタの製造時のばらつきや環境温度の変動などに伴うフリップフロップ回路の自己発振周波数の変動を抑制して、分周動作の安定化を図ることができる分周回路を得ることを目的とする。
【解決手段】ｇｍ一定バイアス回路１６が、カレントミラー用トランジスタ１５ａ〜１５ｄに印加するバイアス電圧Ｖｂを制御して、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑えるように構成する。これにより、サンプル用トランジスタ１３ａ〜１３ｄの製造時のばらつきや環境温度の変動に伴うフリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑制することができる。
【選択図】図１

Description

この発明は、入力された高周波信号を分周する分周回路に関するものである。

以下の非特許文献１には、入力された高周波信号を２分周する分周回路が開示されている。
図５は非特許文献１に開示されている分周回路を示す構成図である。
この分周回路は、入力端子１０１と出力端子１０２の間に、ＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）型の２つのＤフリップフロップ１０４，１０５が縦続に接続されているフリップフロップ回路１０３が設けられており、このフリップフロップ回路１０３が、入力端子１０１から入力された高周波信号を２分周し、出力端子１０２から２分周後の高周波信号を出力する。

２つのＤフリップフロップ１０４，１０５は、一端が電源端子１１０に接続されている負荷抵抗１１１ａ〜１１１ｄ、一端が電源端子１１０に接続されている負荷容量１１２ａ〜１１２ｄ、ドレイン端子が負荷抵抗１１１ａ〜１１１ｄ及び負荷容量１１２ａ〜１１２ｄの他端などと接続されているサンプル用トランジスタ１１３ａ〜１１３ｄ、サンプル用トランジスタ１１３ａ〜１１３ｄに対応するラッチ用トランジスタ１１４ａ〜１１４ｄ、ドレイン端子がサンプル用トランジスタ１１３ａ〜１１３ｄ及びラッチ用トランジスタ１１４ａ〜１１４ｄのソース端子と接続され、ソース端子がグランドと接続されているカレントミラー用トランジスタ１１５ａ〜１１５ｄとを備えている。

バイアス回路１２０はＤフリップフロップ１０４，１０５を構成しているカレントミラー用トランジスタ１１５ａ〜１１５ｄにバイアス電圧Ｖｂを印加する回路である。
バイアス回路１２０は、電流源１２１及びカレントミラー用トランジスタ１２２から構成されており、バイアス用抵抗１２３，１２４を介してＤフリップフロップ１０４，１０５のゲート端子にバイアス電圧Ｖｂを印可する。

非特許文献１には、所望の動作周波数において、分周回路の動作に必要な高周波信号の最小入力電圧振幅は、フリップフロップ回路１０３の自己発振周波数ｆ_ｓｏに依存することが記載されている。
フリップフロップ回路１０３の自己発振周波数ｆ_ｓｏは、下記の式（１）に示すように、サンプル用トランジスタ１１３ａ〜１１３ｄの相互コンダクタンスＧ_ｍｄと、負荷容量１１２ａ〜１１２ｄの容量値Ｃ_Ｌとから決定される。

ここで、分周回路に入力される高周波信号の周波数が、式（１）で示される自己発振周波数ｆ_ｓｏの２倍の周波数の近傍にあるとき、分周動作を行うために必要な高周波信号の電圧振幅が最も小さくなり、高入力感度を得ることができる。

上記の分周回路は、例えば、モノリシックマイクロ波集積回路であるＭＭＩＣ上に集積化されたＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）回路のプリスケーラとして用いられ、ＰＬＬ回路を構成する電圧制御発振回路であるＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌＯｓｃｉｌｌａｔｏｒ）の出力信号を分周するために用いられる。
ＶＣＯの出力信号の電圧振幅は、ＭＭＩＣの製造ばらつきや環境温度の変動によって増減するため、分周回路は、最悪条件時の小さい電圧振幅でも安定して動作することが求められる。
分周回路において、サンプル用トランジスタ１１３ａ〜１１３ｄの相互コンダクタンスＧ_ｍｄと、負荷容量１１２ａ〜１１２ｄの容量値Ｃ_Ｌとから決定されるフリップフロップ回路１０３の自己発振周波数ｆ_ｓｏを入力端子１０１から入力される高周波信号の周波数の１／２に近い値に設計することで、より小さい入力電圧振幅でも安定した分周動作を行うことができる。

Daeik D. Kim, et. al. "A 94GHz Locking Hysteresis-Assisted and Tunable CML Static Divider in 65nm SOI CMOS", ISSCC Dig. Tech. Papers, pp.460-461, Feb. 2008.

従来の分周回路は以上のように構成されているので、サンプル用トランジスタ１１３ａ〜１１３ｄの相互コンダクタンスＧ_ｍｄや、負荷容量１１２ａ〜１１２ｄの容量値Ｃ_Ｌが、製造時のばらつきや環境温度の変動によって変化する。サンプル用トランジスタ１１３ａ〜１１３ｄの相互コンダクタンスＧ_ｍｄや、負荷容量１１２ａ〜１１２ｄの容量値Ｃ_Ｌが変化すると、フリップフロップ回路１０３の自己発振周波数ｆ_ｓｏが高周波数側又は低周波数側に変動し、入力端子１０１から入力される高周波信号の電圧振幅が増加又は減少する。この結果、分周動作が不安定になり、特に、高周波信号の電圧振幅が所要の入力最小電圧振幅に満たなくなると、分周動作が停止してしまうという課題があった。

この発明は上記のような課題を解決するためになされたもので、サンプル用トランジスタの製造時のばらつきや環境温度の変動などに伴うフリップフロップ回路の自己発振周波数の変動を抑制して、分周動作の安定化を図ることができる分周回路を得ることを目的とする。

この発明に係る分周回路は、トランジスタによって構成されているフリップフロップが複数縦続に接続されており、複数のフリップフロップが入力信号を分周するフリップフロップ回路と、複数のフリップフロップを構成しているトランジスタにバイアス電圧を印加するバイアス回路とを備え、バイアス回路が、第１のカレントミラー回路と第２のカレントミラー回路から構成されており、第１のカレントミラー回路が、ソース端子が電源端子と接続され、ゲート端子が互いに接続されている第１及び第２のｐ型トランジスタから構成されており、第２のカレントミラー回路が、ドレイン端子が第１のｐ型トランジスタのドレイン端子と接続され、ソース端子がグランドと接続されている第１のｎ型トランジスタと、ドレイン端子が第２のｐ型トランジスタのドレイン端子と接続され、ソース端子が抵抗を介してグランドと接続されている第２のｎ型トランジスタとから構成されており、互いに接続されている第１及び第２のｎ型トランジスタのゲート端子から複数のフリップフロップ回路を構成しているトランジスタにバイアス電圧を供給するようにしたものである。

この発明によれば、バイアス回路が、第１のカレントミラー回路と第２のカレントミラー回路から構成されており、第１のカレントミラー回路が、ソース端子が電源端子と接続され、ゲート端子が互いに接続されている第１及び第２のｐ型トランジスタから構成されており、第２のカレントミラー回路が、ドレイン端子が第１のｐ型トランジスタのドレイン端子と接続され、ソース端子がグランドと接続されている第１のｎ型トランジスタと、ドレイン端子が第２のｐ型トランジスタのドレイン端子と接続され、ソース端子が抵抗を介してグランドと接続されている第２のｎ型トランジスタとから構成されており、互いに接続されている第１及び第２のｎ型トランジスタのゲート端子から複数のフリップフロップ回路を構成しているトランジスタにバイアス電圧を供給するように構成したので、複数のフリップフロップを構成しているトランジスタの製造時のばらつきや環境温度の変動などに伴うフリップフロップ回路の自己発振周波数の変動を抑制して、分周動作の安定化を図ることができる効果がある。

この発明の実施の形態１による分周回路を示す構成図である。この発明の実施の形態１による分周回路の入力感度の解析例を示す説明図である。この発明の実施の形態２による分周回路を示す構成図である。この発明の実施の形態２による分周回路のｇｍ校正バイアス回路３０を示す構成図である。非特許文献１に開示されている分周回路を示す構成図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。
実施の形態１．
図１はこの発明の実施の形態１による分周回路を示す構成図である。
図１において、入力端子１ａ，１ｂは差動の高周波信号を入力する端子である。
フリップフロップ回路３はＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）型の２つのＤフリップフロップ４，５が縦続に接続されることで構成されており、入力端子１ａ，１ｂから入力された高周波信号（入力信号）を２分周し、２分周後の高周波信号を出力端子２ａ，２ｂに出力するマスタースレーブ型のフリップフロップ回路である。
図１では、縦続に接続しているＤフリップフロップの数が２つである２分周のフリップフロップ回路３の例を示しているが、これに限るものではなく、縦続に接続しているＤフリップフロップの数を３つ以上にして、分周数がＮ（Ｎは２より大きい整数）のフリップフロップ回路３を構成するようにしてもよい。

Ｄフリップフロップ４，５の負荷抵抗１１ａ〜１１ｄは一端が電源端子１０に接続されている抵抗である。
Ｄフリップフロップ４，５の負荷容量１２ａ〜１２ｄは一端が電源端子１０に接続されているキャパシタである。
Ｄフリップフロップ４，５のサンプル用トランジスタ１３ａ〜１３ｄ、ラッチ用トランジスタ１４ａ〜１４ｄ及びカレントミラー用トランジスタ１５ａ〜１５ｄは、例えば、ＦＥＴやＨＢＴなどのトランジスタである。
トランジスタの種類は特に問わないが、ここでは説明の便宜上、トランジスタの種類がＦＥＴであるものとして説明する。

サンプル用トランジスタ１３ａはドレイン端子（入力端子）が負荷抵抗１１ａの他端、負荷容量１２ａの他端、サンプル用トランジスタ１３ｃのゲート端子及びラッチ用トランジスタ１４ａのドレイン端子と接続され、ゲート端子がサンプル用トランジスタ１３ｄのドレイン端子、ラッチ用トランジスタ１４ｄのドレイン端子及び出力端子２ｂと接続されている。
サンプル用トランジスタ１３ｂはドレイン端子（入力端子）が負荷抵抗１１ｂの他端、負荷容量１２ｂの他端、サンプル用トランジスタ１３ｄのゲート端子及びラッチ用トランジスタ１４ｂのドレイン端子と接続され、ゲート端子がサンプル用トランジスタ１３ｃのドレイン端子、ラッチ用トランジスタ１４ｃのドレイン端子及び出力端子２ａと接続されている。

サンプル用トランジスタ１３ｃはドレイン端子（入力端子）が負荷抵抗１１ｃの他端、負荷容量１２ｃの他端、サンプル用トランジスタ１３ｂのゲート端子、ラッチ用トランジスタ１４ｃのドレイン端子及び出力端子２ａと接続され、ゲート端子がサンプル用トランジスタ１３ａのドレイン端子及びラッチ用トランジスタ１４ａのドレイン端子と接続されている。
サンプル用トランジスタ１３ｄはドレイン端子（入力端子）が負荷抵抗１１ｄの他端、負荷容量１２ｄの他端、サンプル用トランジスタ１３ａのゲート端子、ラッチ用トランジスタ１４ｄのドレイン端子及び出力端子２ｂと接続され、ゲート端子がサンプル用トランジスタ１３ｂのドレイン端子及びラッチ用トランジスタ１４ｂのドレイン端子と接続されている。

ラッチ用トランジスタ１４ａはドレイン端子が負荷抵抗１１ａの他端、負荷容量１２ａの他端、サンプル用トランジスタ１３ａのドレイン端子及びサンプル用トランジスタ１３ｃのゲート端子と接続され、ゲート端子がラッチ用トランジスタ１４ｂのドレイン端子と接続されている。
ラッチ用トランジスタ１４ｂはドレイン端子が負荷抵抗１１ｂの他端、負荷容量１２ｂの他端、サンプル用トランジスタ１３ｂのドレイン端子及びサンプル用トランジスタ１３ｄのゲート端子と接続され、ゲート端子がラッチ用トランジスタ１４ａのドレイン端子と接続されている。

ラッチ用トランジスタ１４ｃはドレイン端子が負荷抵抗１１ｃの他端、負荷容量１２ｃの他端、サンプル用トランジスタ１３ｃのドレイン端子、サンプル用トランジスタ１３ｂのゲート端子及び出力端子２ａと接続され、ゲート端子がラッチ用トランジスタ１４ｄのドレイン端子と接続されている。
ラッチ用トランジスタ１４ｄはドレイン端子が負荷抵抗１１ｄの他端、負荷容量１２ｄの他端、サンプル用トランジスタ１３ｄのドレイン端子、サンプル用トランジスタ１３ａのゲート端子及び出力端子２ｂと接続され、ゲート端子がラッチ用トランジスタ１４ｃのドレイン端子と接続されている。

カレントミラー用トランジスタ１５ａはドレイン端子（入力端子）がサンプル用トランジスタ１３ａ，１３ｂのソース端子（出力端子）と接続され、ソース端子（出力端子）がグランドと接続され、ゲート端子が入力端子１ｂと接続されている。
カレントミラー用トランジスタ１５ｂはドレイン端子（入力端子）がラッチ用トランジスタ１４ａ，１４ｂのソース端子と接続され、ソース端子（出力端子）がグランドと接続され、ゲート端子が入力端子１ａと接続されている。

カレントミラー用トランジスタ１５ｃはドレイン端子（入力端子）がサンプル用トランジスタ１３ｃ，１３ｄのソース端子（出力端子）と接続され、ソース端子（出力端子）がグランドと接続され、ゲート端子が入力端子１ａと接続されている。
カレントミラー用トランジスタ１５ｄはドレイン端子（入力端子）がラッチ用トランジスタ１４ｃ，１４ｄのソース端子と接続され、ソース端子（出力端子）がグランドと接続され、ゲート端子が入力端子１ｂと接続されている。

ｇｍ一定バイアス回路１６はカレントミラー用トランジスタ１５ａ〜１５ｄに印加するバイアス電圧Ｖｂを制御して、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑えるバイアス回路であり、カレントミラー回路１７と抵抗２２から構成されている。
カレントミラー回路１７は第１のカレントミラー回路と第２のカレントミラー回路から構成されている。
第１のカレントミラー回路は、ソース端子が電源端子１０と接続されている第１のｐ型トランジスタであるバイアス用トランジスタ１８と、ソース端子が電源端子１０と接続され、ゲート端子がバイアス用トランジスタ１８のゲート端子と接続されている第２のｐ型トランジスタであるバイアス用トランジスタ１９から構成されている。なお、バイアス用トランジスタ１８とバイアス用トランジスタ１９は同一サイズのトランジスタであり、ミラー比ｍの第１のカレントミラー回路を構成するとともに、カレントミラー用トランジスタ１５ａ〜１５ｄとカレントミラー回路を構成している。
第２のカレントミラー回路は、ドレイン端子がバイアス用トランジスタ１８のドレイン端子と接続され、ソース端子がグランドと接続されている第１のｎ型トランジスタであるバイアス用トランジスタ２０と、ドレイン端子がバイアス用トランジスタ１９のドレイン端子と接続され、ソース端子が抵抗２２を介してグランドと接続され、ゲート端子がバイアス用トランジスタ２０のゲート端子と接続されている第２のｎ型トランジスタであるバイアス用トランジスタ２１とから構成されている。
バイアス用トランジスタ２０，２１のゲート端子からカレントミラー用トランジスタ１５ａ〜１５ｄにバイアス電圧Ｖｂが供給される。

抵抗２３は一端が入力端子１ｂと接続され、他端がバイアス用トランジスタ２０，２１のゲート端子と接続されている。
抵抗２４は一端が入力端子１ａと接続され、他端がバイアス用トランジスタ２０，２１のゲート端子と接続されており、抵抗２３と同一の抵抗値を有している。

次に動作について説明する。
２つのＤフリップフロップ４，５が縦続に接続されているマスタースレーブ型のフリップフロップ回路３は、入力端子１ａ，１ｂから差動の高周波信号が入力されると、その高周波信号を２分周し、２分周後の高周波信号を出力端子２ａ，２ｂに出力する。
マスタースレーブ型のフリップフロップ回路３が高周波信号を２分周する動作自体は公知であるため詳細な説明を省略するが、上述したように、非特許文献１には、所望の動作周波数において、分周回路の動作に必要な高周波信号の電圧振幅は、フリップフロップ回路３の自己発振周波数ｆ_ｓｏに依存することが記載されている。
フリップフロップ回路３の自己発振周波数ｆ_ｓｏは、下記の式（２）に示すように、サンプル用トランジスタ１３ａ〜１３ｄの相互コンダクタンスＧ_ｍｄと、負荷容量１２ａ〜１２ｄの容量値Ｃ_Ｌとから決定される。

サンプル用トランジスタ１３ａ〜１３ｄの相互コンダクタンスＧ_ｍｄや、負荷容量１２ａ〜１２ｄの容量値Ｃ_Ｌは、製造時のばらつきや環境温度の変動によって変化する。サンプル用トランジスタ１３ａ〜１３ｄの相互コンダクタンスＧ_ｍｄや、負荷容量１２ａ〜１２ｄの容量値Ｃ_Ｌが変化すると、フリップフロップ回路３の自己発振周波数ｆ_ｓｏが高周波数側又は低周波数側に変動し、分周動作に必要な入力電圧振幅が実際の入力電圧振幅よりも増加した場合には、分周動作が停止する。
そこで、この実施の形態１では、サンプル用トランジスタ１３ａ〜１３ｄの製造時のばらつきや環境温度の変動などがあっても、サンプル用トランジスタ１３ａ〜１３ｄの相互コンダクタンスＧ_ｍｄを一定に保って、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑制するようにしている。

即ち、この実施の形態１では、カレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを制御して、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑えるｇｍ一定バイアス回路１６を設けるようにしている。
ｇｍ一定バイアス回路１６は、カレントミラー回路１７と抵抗２２から構成されており、カレントミラー回路１７内のバイアス用トランジスタ１８の相互コンダクタンスＧ_ｍ１は、下記の式（３）に示すように、バイアス用トランジスタ１８とバイアス用トランジスタ１９のミラー比ｍと、抵抗２２の抵抗値Ｒ_ｂとから決定される。

カレントミラー回路１７内のバイアス用トランジスタ１８の相互コンダクタンスＧ_ｍ１は、バイアス用トランジスタ１８の製造時のばらつきや環境温度の変動による影響が小さいミラー比ｍと、抵抗２２の抵抗値Ｒ_ｂとから決定されるため、バイアス用トランジスタ１８の相互コンダクタンスＧ_ｍ１は、バイアス用トランジスタ１８の製造時のばらつきや環境温度の変動があっても一定に保たれる。

このとき、Ｄフリップフロップ４，５内のカレントミラー用トランジスタ１５ａ〜１５ｄは、ｇｍ一定バイアス回路１６によって、ゲート端子に印加されるバイアス電圧Ｖｂが制御されるが、製造時のばらつきや環境温度の変動があっても、相互コンダクタンスＧ_ｍ１が一定に保たれるバイアス用トランジスタ１８とカレントミラーを構成している。このため、製造時のばらつきや環境温度の変動があっても、カレントミラー用トランジスタ１５ａ〜１５ｄには、相互コンダクタンスが一定に保たれるようなバイアス電流が流れる。
また、サンプル用トランジスタ１３ａ〜１３ｄには、カレントミラー用トランジスタ１５ａ，１５ｃに流れる電流と等しい電流が流れるため、製造時のばらつきや環境温度の変動があっても、相互コンダクタンスＧ_ｍｄが一定に保たれる。

フリップフロップ回路３の自己発振周波数ｆ_ｓｏは、上記の式（２）より、負荷容量１２ａ〜１２ｄの容量値Ｃ_Ｌが製造時のばらつきや環境温度の変動に伴って変化すると、変動することになるが、サンプル用トランジスタ１３ａ〜１３ｄの製造時のばらつきや環境温度の変動があっても、サンプル用トランジスタ１３ａ〜１３ｄの相互コンダクタンスＧ_ｍｄが一定に保たれるため、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を大幅に低減することができる。

ここで、図２はこの発明の実施の形態１による分周回路の入力感度の解析例を示す説明図である。
図２の縦軸は入力される高周波信号の入力最小電圧振幅を示し、横軸はサンプル用トランジスタ１３ａ〜１３ｄの製造時のプロセスばらつき（ｆｆ、ｔｔ、ｓｓ）を示している。
この実施の形態１では、ｇｍ一定バイアス回路１６を設けることで、製造時のプロセスばらつきに対する分周回路の入力感度の依存性が、従来例と比べて小さくなっていることが分かる。

以上で明らかなように、この実施の形態１によれば、ｇｍ一定バイアス回路１６が、カレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを制御して、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑えるように構成したので、サンプル用トランジスタ１３ａ〜１３ｄの製造時のばらつきや環境温度の変動に伴うフリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑制して、分周動作の安定化を図ることができる効果を奏する。

実施の形態２．
この実施の形態２の分周回路では、製造時のばらつきや環境温度の変動に伴う負荷容量１２ａ〜１２ｄの容量値Ｃ_Ｌの変動があっても、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑える構成を備えている。
図３はこの発明の実施の形態２による分周回路を示す構成図であり、図３において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ｇｍ校正バイアス回路３０はカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを制御して、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑えるバイアス回路である。

図４はこの発明の実施の形態２による分周回路のｇｍ校正バイアス回路３０を示す構成図である。
図４において、ＶＣＯ３１はトランスコンダクタンス回路３２ａ〜３２ｃ及びキャパシタ３３ａ，３３ｂから構成されており、トランスコンダクタンス回路３２ａ〜３２ｃに与えられるバイアス電圧Ｖａにより制御されるトランスコンダクタンスとキャパシタ３３ａ，３３ｂの容量値によって周波数が決まる信号（以下、「ＶＣＯ信号」と称する）を出力する電圧制御発振回路である。

トランスコンダクタンス回路３２ａ〜３２ｃはサンプル用トランジスタ１３ａ〜１３ｄをレプリカとしているレプリカトランジスタである。この実施の形態２では、サンプル用トランジスタ１３ａ〜１３ｄと同一チップで作られたトランジスタを想定しており、サンプル用トランジスタ１３ａ〜１３ｄとトランスコンダクタンス回路３２ａ〜３２ｃの製造ばらつきは同じであるものとする。
キャパシタ３３ａ，３３ｂは負荷容量１２ａ〜１２ｄをレプリカとしているレプリカ容量である。この実施の形態２では、負荷容量１２ａ〜１２ｄと同一チップで作られた容量を想定しており、負荷容量１２ａ〜１２ｄとキャパシタ３３ａ，３３ｂの製造ばらつきは同じであるものとする。

制御回路３４は位相周波数比較器３５、チャージポンプ回路３６、ローパスフィルタ３７及びバイアス制御器３８から構成されており、ＶＣＯ３１から出力されたＶＣＯ信号の周波数ｆ_ＶＣＯが基準信号の周波数ｆ_ｒｅｆに追従するように、ＶＣＯ３１のトランスコンダクタンス回路３２ａ〜３２ｃに与えるバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを制御する。

位相周波数比較器３５はＶＣＯ３１から出力されたＶＣＯ信号の周波数ｆ_ＶＣＯと基準信号の周波数ｆ_ｒｅｆとを比較して、両者の差分位相を示す電圧信号を出力する回路である。
チャージポンプ回路３６は位相周波数比較器３５から出力された電圧信号を電流信号に変換する回路である。
ローパスフィルタ３７はチャージポンプ回路３６により変換された電流信号を積分して、電圧信号を出力する。

バイアス制御器３８はローパスフィルタ３７から出力された電圧信号が示す差分位相が、ＶＣＯ信号の周波数ｆ_ＶＣＯが基準信号の周波数ｆ_ｒｅｆより低い旨を示していれば、例えば、その周波数ｆ_ＶＣＯと周波数ｆ_ｒｅｆの周波数差に比例する分だけ、トランスコンダクタンス回路３２ａ〜３２ｃに与えるバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを上げるように制御し、その電圧信号が示す差分位相が、ＶＣＯ信号の周波数ｆ_ＶＣＯが基準信号の周波数ｆ_ｒｅｆより高い旨を示していれば、例えば、その周波数ｆ_ＶＣＯと周波数ｆ_ｒｅｆの周波数差に比例する分だけ、トランスコンダクタンス回路３２ａ〜３２ｃに与えるバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを下げるように制御する。

次に動作について説明する。
ｇｍ校正バイアス回路３０以外は、上記実施の形態１と同様であるため、ここでは、ｇｍ校正バイアス回路３０の動作だけを説明する。
ｇｍ校正バイアス回路３０は、ＶＣＯ３１を用いたＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路を構成しており、カレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを制御して、フリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑える処理を実施する。
具体的には、以下の通りである。

ｇｍ校正バイアス回路３０のＶＣＯ３１は、トランスコンダクタンス回路３２ａ〜３２ｃ及びキャパシタ３３ａ，３３ｂから構成されており、トランスコンダクタンス回路３２ａ〜３２ｃに与えられるバイアス電圧Ｖａとキャパシタ３３ａ，３３ｂの容量値によって周波数が決まる信号であるＶＣＯ信号を出力する。

トランスコンダクタンス回路３２ａ〜３２ｃは、サンプル用トランジスタ１３ａ〜１３ｄをレプリカとしているトランジスタであり、キャパシタ３３ａ，３３ｂは、負荷容量１２ａ〜１２ｄをレプリカとしている容量である。
このため、トランスコンダクタンス回路３２ａ〜３２ｃの製造時のばらつきは、サンプル用トランジスタ１３ａ〜１３ｄの製造時のばらつきと同じであり、また、キャパシタ３３ａ，３３ｂの製造時のばらつきは、負荷容量１２ａ〜１２ｄの製造時のばらつきと同じである。
したがって、サンプル用トランジスタ１３ａ〜１３ｄの相互コンダクタンスＧ_ｍｄ及び負荷容量１１２ａ〜１１２ｄの容量値Ｃ_Ｌが、製造時のばらつきや環境温度の変動によって変化すると、トランスコンダクタンス回路３２ａ〜３２ｃの相互コンダクタンス及びキャパシタ３３ａ，３３ｂの容量値も、サンプル用トランジスタ１３ａ〜１３ｄの相互コンダクタンスＧ_ｍｄ及び負荷容量１１２ａ〜１１２ｄの容量値Ｃ_Ｌと同様に変動する。

制御回路３４は、ＶＣＯ３１がＰＬＬロックした状態になると、ＶＣＯ３１から出力されたＶＣＯ信号の周波数ｆ_ＶＣＯが基準信号の周波数ｆ_ｒｅｆに追従するように、ＶＣＯ３１のトランスコンダクタンス回路３２ａ〜３２ｃに与えるバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを制御する。

チャージポンプ回路３６は、位相周波数比較器３５から差分位相を示す電圧信号を受けると、その電圧信号を電流信号に変換して、その電流信号をローパスフィルタ３７に出力する。
ローパスフィルタ３７は、チャージポンプ回路３６から電流信号を受けると、その電流信号を積分して、電圧信号をバイアス制御器３８に出力する。

バイアス制御器３８は、ローパスフィルタ３７から電圧信号を受けると、その電圧信号が示す差分位相がマイナスの値であれば（ｆ_ＶＣＯ＜ｆ_ｒｅｆ）、周波数ｆ_ＶＣＯと周波数ｆ_ｒｅｆの周波数差が零になるようにするために、例えば、その周波数差に比例する分だけ、トランスコンダクタンス回路３２ａ〜３２ｃに与えるバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを上げるように制御する。
一方、電圧信号が示す差分位相がプラスの値であれば（ｆ_ＶＣＯ＞ｆ_ｒｅｆ）、周波数ｆ_ＶＣＯと周波数ｆ_ｒｅｆの周波数差が零になるようにするために、例えば、その周波数差に比例する分だけ、トランスコンダクタンス回路３２ａ〜３２ｃに与えるバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを下げるように制御する。
なお、電圧信号が示す差分位相が零であれば、トランスコンダクタンス回路３２ａ〜３２ｃに与えているバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加しているバイアス電圧Ｖｂを維持する。

以上で明らかなように、この実施の形態２によれば、ｇｍ校正バイアス回路３０が、サンプル用トランジスタ１３ａ〜１３ｄをレプリカとしているトランスコンダクタンス回路３２ａ〜３２ｃと、負荷容量１２ａ〜１２ｄをレプリカとしているキャパシタ３３ａ，３３ｂとから構成され、トランスコンダクタンス回路３２ａ〜３２ｃに与えられるバイアス電圧Ｖａとキャパシタ３３ａ，３３ｂの容量値によって周波数が決まる信号であるＶＣＯ信号を出力するＶＣＯ３１と、ＶＣＯ３１から出力されたＶＣＯ信号の周波数ｆ_ＶＣＯが基準信号の周波数ｆ_ｒｅｆに追従するように、ＶＣＯ３１のトランスコンダクタンス回路３２ａ〜３２ｃに与えるバイアス電圧Ｖａ及びカレントミラー用トランジスタ１５ａ〜１５ｄのゲート端子に印加するバイアス電圧Ｖｂを制御する制御回路３４とを備えるように構成したので、サンプル用トランジスタ１３ａ〜１３ｄ及び負荷容量１２ａ〜１２ｄの製造時のばらつきや環境温度の変動に伴うフリップフロップ回路３の自己発振周波数ｆ_ｓｏの変動を抑制して、分周動作の安定化を図ることができる効果を奏する。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ａ，１ｂ入力端子、２ａ，２ｂ出力端子、３フリップフロップ回路、４，５Ｄフリップフロップ、１０電源端子、１１ａ〜１１ｄ負荷抵抗、１２ａ〜１２ｄ負荷容量、１３ａ〜１３ｄサンプル用トランジスタ、１４ａ〜１４ｄラッチ用トランジスタ、１５ａ〜１５ｄカレントミラー用トランジスタ、１６ｇｍ一定バイアス回路（バイアス回路）、１７カレントミラー回路、１８バイアス用トランジスタ（第１のｐ型トランジスタ）、１９バイアス用トランジスタ（第２のｐ型トランジスタ）、２０バイアス用トランジスタ（第１のｎ型トランジスタ）、２１バイアス用トランジスタ（第２のｎ型トランジスタ）、２２〜２４抵抗、３０ｇｍ校正バイアス回路、３１ＶＣＯ（電圧制御発振回路）、３２ａ〜３２ｃトランスコンダクタンス回路（レプリカトランジスタ）、３３ａ，３３ｂキャパシタ（レプリカ容量）、３４制御回路、３５位相周波数比較器、３６チャージポンプ回路、３７ローパスフィルタ、３８バイアス制御器、１０１入力端子、１０２出力端子、１０３フリップフロップ回路、１０４，１０５Ｄフリップフロップ、１１０電源端子、１１１ａ〜１１１ｄ負荷抵抗、１１２ａ〜１１２ｄ負荷容量、１１３ａ〜１１３ｄサンプル用トランジスタ、１１４ａ〜１１４ｄラッチ用トランジスタ、１１５ａ〜１１５ｄカレントミラー用トランジスタ、１２０バイアス回路、１２１電流源、１２２カレントミラー用トランジスタ、１２３，１２４バイアス用抵抗。

Claims

トランジスタによって構成されているフリップフロップが複数縦続に接続されており、前記複数のフリップフロップが入力信号を分周するフリップフロップ回路と、
前記複数のフリップフロップを構成しているトランジスタにバイアス電圧を印加するバイアス回路とを備え
前記バイアス回路は、第１のカレントミラー回路と第２のカレントミラー回路から構成されており、
前記第１のカレントミラー回路は、ソース端子が電源端子と接続され、ゲート端子が互いに接続されている第１及び第２のｐ型トランジスタから構成されており、
前記第２のカレントミラー回路は、ドレイン端子が前記第１のｐ型トランジスタのドレイン端子と接続され、ソース端子がグランドと接続されている第１のｎ型トランジスタと、ドレイン端子が前記第２のｐ型トランジスタのドレイン端子と接続され、ソース端子が抵抗を介してグランドと接続されている第２のｎ型トランジスタとから構成されており、
互いに接続されている前記第１及び第２のｎ型トランジスタのゲート端子から前記複数のフリップフロップ回路を構成しているトランジスタにバイアス電圧を供給することを特徴とする分周回路。
前記複数のフリップフロップは、
一端が前記電源端子と接続されている負荷抵抗と、一端が前記電源端子と接続されている負荷容量とを備え、
前記複数のフリップフロップを構成しているトランジスタは、
入力端子が前記負荷抵抗及び前記負荷容量の他端と接続されているサンプル用トランジスタと、入力端子が前記サンプル用トランジスタの出力端子と接続され、出力端子がグランドと接続されているカレントミラー用トランジスタとであることを特徴とする請求項１記載の分周回路。
前記バイアス回路は、
前記サンプル用トランジスタをレプリカとするレプリカトランジスタと、前記負荷容量をレプリカとするレプリカ容量とから構成され、前記レプリカトランジスタに与えられるバイアス電圧と前記レプリカ容量の容量値によって周波数が決まる信号を出力する電圧制御発振回路と、
前記電圧制御発振回路から出力された信号の周波数が基準信号の周波数に追従するように、前記電圧制御発振回路及び前記カレントミラー用トランジスタに印加するバイアス電圧を制御する制御回路とを備えていることを特徴とする請求項２記載の分周回路。