JPH0856138A - 発振装置、表示データ処理装置、マトリックス型表示装置、発振信号生成方法及び表示データ処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 発振周波数のデューティ比等を調整でき、メ
モリ等の間のタイミング調整を自己制御できる発振装置
及び表示データ処理装置を提供すること。 【構成】 発振装置５０では、充電手段、放電手段に含
まれる第１、第２スイッチング手段がＭＯＳバッファの
出力によりオン・オフされ、発振信号の周波数・デュー
ティ比が調整される。表示データＲＡＭ５５、ＣＧＲＯ
Ｍ５９、アドレスデコーダ６１に対応して等価回路５
６、６０、６２が設けられ、ＥＩＲＡＭ７１が有効レベ
ルになると表示データＲＡＭ５５、ＣＧＲＯＭ５９が次
々に読み出し動作に入りＤＬＡＴ８２がドライバ回路６
３に格納される。等価回路は読み出しデータ等が確定し
た時点又はそれ以降にＥＩＲＯＭ７３、ＥＩＬＡＴ７
５、ＲＳ７６を有効レベルにする。ＲＳ７６が有効レベ
ルになるとＥＩＴＡＭ７１等が次々に非有効レベルにな
り表示データＲＡＭ等がプリチャージ動作に移行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は発振装置及び表示データ
処理装置に関し、特に低消費電力動作が可能な発振装置
及び表示データ処理装置に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来の
発振装置について説明する。図３４に従来の発振装置の
代表例としてＣＲ発振回路の構成を示す。インバータ２
００、２０１、２０２、２０３はシリアル接続されてお
り、インバータ２０１の出力とインバータ２００の入力
との間にはキャパシタ２０４が接続されている。またイ
ンバータ２０２の出力とインバータ２００の入力の間に
は抵抗２０５が接続されている。インバータ２０３は波
形整形用である。ＣＲ発振回路の発振周波数は周知の通
りキャパシタ値Ｃ、抵抗値Ｒとすると、ｆＯＳＣ＝１／
（２．２×Ｃ×Ｒ）となる。但しインバータ２００、２
０１、２０２のディレイ値は除いている。

【０００３】図３５に従来の発振装置の代表例としてリ
ングオシレータの構成を示す。インバータ２０７、２０
８、２０９、２１０はシリアル接続されており、インバ
ータ２０９の出力はインバータ２０７の入力にフィード
バックされている。インバータ２１０は波形整形用であ
る。リングオシレータの発振周波数は周知の通り各イン
バータのディレイ値をそれぞれｔ（２０７）、ｔ（２０
８）、ｔ（２０９）とすると、ｆＯＳＣ＝１／｛２×
［ｔ（２０７）＋ｔ（２０８）＋ｔ（２０９）］｝とな
る。

【０００４】しかしながら上記ＣＲ発振回路、リングオ
シレータには以下の問題があった。

【０００５】まず発振信号のデューティ比はともに５０
％近辺となり、このデューティ比をフレキシブルに調整
できない。

【０００６】また表示データ処理装置の主な用途である
マトリックス表示装置等では、１フレーム表示の周波数
をフレーム周波数と言うが、このフレーム周波数の仕様
は一般に７０〜１３０Ｈｚの範囲となっている。よって
この仕様を満足するためには、ＣＲ発振回路の発振周波
数の精度を±３０％の範囲内とする必要がある。しかし
ながら半導体基板上にキャパシタ、抵抗を製造する場合
には、これらのキャパシタ、抵抗の値には１０〜３０％
のバラツキが生じる。従ってキャパシタ、抵抗を半導体
基板に同時に製造し、しかも正確な発振周波数を確保す
ることは実質上不可能であった。このため、表示データ
処理装置に使用されるＣＲ発振回路の抵抗は、ほとんど
の場合、外付け部品とされていた。

【０００７】また上記マトリックス表示装置等に必要と
されるクロックの発振周波数は１０Ｋ〜５００ＫＨｚ程
度である。ところがリングオシレータによりそのような
低い周波数を発振させようとすると、回路規模、素子数
が非常に大きくなる。このためリングオシレータは、実
用上、マトリックス表示装置等の発振装置に使用できな
かった。

【０００８】一方、発振信号のデューティ比を可変でき
るＣＲ発振回路として図３６に示す構成のものが知られ
ている。このＣＲ発振回路は、図３４に示すものに抵抗
２１１、ダイオード２１２を付加した構成となってい
る。この回路では、抵抗２０５、２１１の抵抗比を調整
することでデューティ比を制御できる。しかしながらこ
のＣＲ発振回路には以下の問題がある。まず第１に、ダ
イオード２１２は寄生抵抗、寄生容量を有し、またダイ
オード２１２には逆バイアス時にリーク電流が発生す
る。これらの寄生抵抗、寄生容量、リーク電流は、発振
信号の生成、維持及び発振周波数の精度等に大きな悪影
響を与える。第２に、良好な特性のダイオードを、イン
バータ２００等の他の回路と同一の半導体基板上に形成
することは難しく、これを形成した場合、製造コストが
高くなる。第３にこのＣＲ発振回路では、デューティ比
を変更する手段として、抵抗２０５、２１１の代わりに
電流源を使用することができない。第４に、極性反転の
ために必要なインバータ２０２と、充放電の切り替えに
必要なダイオード２１２とを共通化できないという問題
もある。

【０００９】以上のように従来の発振装置には種々の問
題があった。

【００１０】次に従来の表示データ処理装置について説
明する。図３７（Ａ）に従来の表示データ処理装置の構
成の一例を示す。この表示データ装置は、表示データ処
理のための複数のメモリを含む。ここで第１、第２メモ
リ５０４、５０６、格納手段５０８は、各々、例えば画
像表示メモリ、画像表示パターン発生器（ＣＧＲＯＭ、
ＣＧＲＡＭ等）、ラインメモリに相当する。タイミング
発生回路５０２は、これらに対して、第１、第２アドレ
ス５１２、５１４、第１、第２、第３信号５１６、５１
８、５２０を出力している。第１、第２信号５１６、５
１８は、第１、第２メモリ５０４、５０６の読み出し信
号等となるものであり、第３信号５２０は、格納手段５
０８への書き込み信号等となるものである。タイミング
発生回路５０２には発振装置５００からクロック信号Ｃ
Ｋ５１０が供給されており、タイミング発生回路５０２
はこのＣＫ５１０に基づいて図３７（Ｂ）に示すような
各種信号を生成する。またこの表示データ処理装置にお
いては、第１メモリ５０４の出力である第１データ５２
２等に基づいて第２メモリ５０６のアドレスが生成さ
れ、第２メモリ５０６の出力である第２データ５２４が
格納手段５０８への書き込みデータとなる。

【００１１】図３７（Ｂ）に示すように、第１信号５１
６がＬレベルになると（図３７（Ｂ）のＦ点参照）、第
１メモリ５０４の読み出し動作が開始され第１データ５
２２が読み出される。第２メモリ５０６のアドレスはこ
の第１データ５２２に基づいて生成されるため、第１信
号５１６よりも少なくとも１クロック分だけ遅く第２信
号５１８を立ち下げる必要がある（Ｇ点参照）。そして
第２信号５１８がＬレベルになると、第２メモリ５０６
から第２データ５２４が出力される。格納手段５０８は
この第２データ５２４を格納するので、第２信号５１８
よりも少なくとも１クロック分だけ遅く第３信号５２０
を立ち下げる必要がある（Ｈ点参照）。そしてタイミン
グ発生回路５０２は、格納手段５０８へのデータ書き込
みが終了した時点で、第１〜第３信号５１６〜５２０を
Ｈレベルに立ち上げる。

【００１２】このように従来の表示データ処理装置で
は、タイミング発生回路５０２において、第１、第２メ
モリ、格納手段のアクセス時間を考慮した種々のタイミ
ングの信号を生成しなければならない。このため図３７
（Ｂ）から明らかなように、第１〜第３信号等を生成す
るために、第１〜第３信号の３〜５倍の周波数を有する
クロック信号ＣＫが必要になり、これは低消費電力化の
妨げとなる。

【００１３】一方、第１〜第３信号と同じ周波数のクロ
ック信号をもとに、ディレイ回路等を用いて、図３７
（Ｂ）に示すような種々のタイミングの信号を生成する
ことも可能である。しかしながら第１、第２メモリ、格
納手段のアクセス時間等を考慮しながらこれらの信号を
生成することは、製造バラツキ等を観点に入れると困難
を極める。従ってこれらの第１、第２メモリ、格納手段
等の間のタイミング調整を、自己制御的に行える表示デ
ータ処理装置が望まれる。

【００１４】本発明は、以上の課題を解決しようとする
もので、その目的とするところは、消費電力化・回路規
模の削減が図れる発振装置、表示データ処理装置を提供
することにある。

【００１５】また本発明の他の目的は、発振信号の発振
周波数、デューティ比を精度良く簡易に調整できる発振
装置を提供することにある。

【００１６】また本発明の他の目的は、複数のメモリを
有する表示データ処理装置において、これらのメモリ等
の間のタイミング調整を自己制御的に行うことができる
表示データ処理装置を提供することにある。

【００１７】

【課題を解決するための手段及び作用】上記課題を解決
するために本発明は、バッファ手段と、該バッファ手段
の出力を入力に帰還する帰還手段と、該バッファ手段の
入力に接続される充電手段及び放電手段とを含む発振装
置であって、前記充電手段が、前記バッファ手段の出力
に基づいてオン・オフされる第１スイッチング手段と、
該第１スイッチング手段を介して前記バッファ手段の入
力に流れ込む電流を制御する第１電流制御手段とを含
み、前記放電手段が、前記バッファ手段の出力に基づい
てオン・オフされる第２スイッチング手段と、該第２ス
イッチング手段を介して前記バッファ手段の入力から流
れ出す電流を制御する第２電流制御手段とを含むことを
特徴とする。

【００１８】本発明によれば、バッファ手段の出力に基
づき第１スイッチング手段がオンすると、第１電流制御
手段により制御された電流がバッファ手段の入力に流れ
込み、充電動作が行われる。一方、バッファ手段の出力
に基づき第２スイッチング手段がオンすると、第２電流
制御手段により制御された電流がバッファ手段の入力か
ら流れ出し、放電動作が行われる。このように充放電を
繰り返すことで発振波形が生成される。この時、第１、
第２電流制御手段で電流を制御することで、発振信号の
発振周波数、デューティ比を調整できる。

【００１９】また本発明は、前記第１、第２スイッチン
グ手段が、各々、前記バッファ手段の出力がゲート電極
に接続される第１、第２導電型の第１、第２トランジス
タであり、前記第１、第２電流制御手段が第１、第２抵
抗であることを特徴とする。

【００２０】本発明によれば、第１、第２抵抗の抵抗値
を調整することで、発振信号の発振周波数、デューティ
比を調整できる。

【００２１】また本発明は、前記第１、第２スイッチン
グ手段が、前記バッファ手段の出力がゲート電極に接続
される第１、第２導電型の第１、第２トランジスタであ
り、前記第１、第２電流制御手段が第１、第２電流源で
あることを特徴とする。

【００２２】本発明によれば、第１、第２電流源を流れ
る電流を制御することで、発振信号の発振周波数、デュ
ーティ比を調整できる。

【００２３】また本発明は、前記第１電流源が第１導電
型の第３トランジスタから成ると共に前記第２電流源が
第２導電型の第４トランジスタから成り、該第３、第４
トランジスタのゲート電極に接続される第１、第２バイ
アス端子を有し、該第１、第２のバイアス端子へのバイ
アス電圧を制御することで前記第１、第２電流源を流れ
る第１、第２電流の少なくとも電流比を制御するバイア
ス回路を含むことを特徴とする。

【００２４】本発明によれば、第１、第２バイアス端子
へのバイアス電圧を制御することで、第１、第２電流の
電流比を制御でき、これにより充電時間と放電時間との
比を制御でき、発振信号のデューティ比を調整できる。

【００２５】また本発明は、前記第１、第２電流の電流
値の大きさを制御する手段を含むことを特徴とする。

【００２６】本発明によれば、第１、第２電流の電流値
の大きさを制御することで、発振周波数等を調整でき
る。

【００２７】また本発明は、前記バイアス回路が、ゲー
ト電極が前記第１バイアス端子に接続されると共にドレ
イン領域が前記第２バイアス端子に接続される第１導電
型の第５トランジスタと、ゲート電極及びドレイン領域
が前記第１バイアス端子に接続される第１導電型の第６
トランジスタと、ゲート電極及びドレイン領域が前記第
２バイアス端子に接続される第２導電型の第７トランジ
スタと、ゲート電極が前記第２バイアス端子に接続され
ると共にドレイン領域が前記第１バイアス端子に接続さ
れる第２導電型の第８トランジスタとを含むことを特徴
とする。

【００２８】本発明によれば、第３、第５、第６トラン
ジスタのゲート電極には同一電圧が印加される。また第
４、第７、第８のゲート電極にも同一電圧が印加され
る。従ってカレントミラーにより、第５トランジスタ
（又は第６トランジスタ）を流れる電流を第３トランジ
スタにコピーできると共に第７トランジスタ（又は第８
トランジスタ）を流れる電流を第４トランジスタにコピ
ーできる。これにより発振信号の発振周波数、デューテ
ィ比を、第５、第７トランジスタ（又は第６、第８トラ
ンジスタ）において流れる電流、トランジスタの持つベ
ータ値（トランジスタサイズ）等に基づいて調整するこ
とが可能となる。

【００２９】また本発明は、前記第３トランジスタのゲ
ート電極に対して前記第１バイアス端子の代わりに第３
バイアス端子を接続し、ゲート電極及びドレイン領域が
前記第３バイアス端子に接続される第１導電型の第９ト
ランジスタと、ゲート電極が前記第２バイアス端子に接
続されると共にドレイン領域が前記第３バイアス端子に
接続される第２導電型の第１０トランジスタとを含むこ
とを特徴とする。

【００３０】本発明によれば、第３、第４、第９、第１
０トランジスタの有するベータ値（トランジスタサイ
ズ）等を用いてデューテイ比を調整できるため、設計が
容易となる。

【００３１】また本発明は、表示データの処理のための
Ｎ個（Ｎは整数）のメモリを含む表示データ処理装置で
あって、第１信号が有効レベルになった場合にデータ読
み出しを行う第１メモリと、前記第１信号に基づいて第
２信号を出力する回路であり、少なくとも前記第１メモ
リからの読み出しデータが確定した時点又はそれ以降に
前記第２信号を有効レベルにする第１等価回路と、第Ｋ
信号（１＜Ｋ≦Ｎ、Ｋは整数）が有効レベルになった場
合に第（Ｋ−１）メモリの出力結果に基いたデータ読み
出しを行う第Ｋメモリと、前記第Ｋ信号に基づいて第
（Ｋ＋１）信号を出力する回路であり、少なくとも前記
第Ｋメモリからの読み出しデータが確定した時点又はそ
れ以降に前記第（Ｋ＋１）信号を有効レベルにする第Ｋ
等価回路と、第Ｎ等価回路から出力される第（Ｎ＋１）
信号が有効レベルになった場合に第Ｎメモリからの読み
出しデータが書き込まれる格納手段とを含むことを特徴
とする。

【００３２】本発明によれば、第１信号が有効となると
第１メモリからのデータ読み出しが行われ、読み出され
たデータが第２メモリに出力される。この時、第１等価
回路は、第１メモリからのデータ読み出しと同時又はそ
れ以降に第２信号を有効にする。第２メモリは、第２信
号が有効になると、第１メモリの出力結果に基づいたデ
ータ読み出しを行う。このようにして次々とデータが読
み出され、第Ｎメモリからの読み出しデータが格納手段
に格納され、この格納されたデータに基づき表示データ
が生成される。

【００３３】また本発明は、前記第１〜第Ｎメモリ、格
納手段の少なくとも１つが、前記第１〜第（Ｎ＋１）信
号が非有効レベルとなった場合にプリチャージ動作を行
うことを特徴とする。

【００３４】本発明によれば、第１〜第Ｎメモリ、格納
手段がプリチャージ動作を有するものである場合に、第
１〜第（Ｎ＋１）信号が非有効レベルになった時にこれ
らをプリチャージ動作に移行させることができる。

【００３５】また本発明は、前記第（Ｎ＋１）信号に基
づいて第（Ｎ＋２）信号を出力する回路であり、少なく
とも前記格納手段に前記読み出しデータが書き込まれた
時点又はそれ以降に前記第（Ｎ＋２）信号を有効レベル
にする第（Ｎ＋１）等価回路と、前記第（Ｎ＋２）信号
が有効レベルとなった場合に前記第１〜第（Ｎ＋１）信
号の少なくとも１つを非有効レベルにし、前記第１〜第
Ｎメモリ、格納手段の少なくとも１つにプリチャージ動
作を選択させる手段とを含むことを特徴とする。

【００３６】本発明によれば、第（Ｎ＋１）等価回路に
より第（Ｎ＋２）信号が有効レベルにされると、第１〜
第Ｎメモリ、格納手段の少なくとも１つをプリチャージ
動作に移行させることができる。このように本発明によ
れば、プリチャージ動作への移行のタイミングについて
も自己的に制御できる。

【００３７】また本発明は、前記第１〜第Ｎメモリ、格
納手段の少なくとも１つに入力されるアドレス信号から
変換アドレス信号を生成するデコーダ手段と、前記第１
〜第（Ｎ＋１）信号のいずれかに基づいて前記第１〜第
Ｎメモリ、格納手段のいずれかに対して該第１〜第（Ｎ
＋１）信号の代わりとなる第１’〜第（Ｎ＋１）’信号
を出力する回路であり、前記デコーダ手段から出力され
る前記変換アドレス信号が確定した時点又はそれ以降に
前記第１’〜第（Ｎ＋１）’信号を有効レベルにするデ
コーダ用等価回路とを含むことを特徴とする。

【００３８】本発明によれば、第１〜第Ｎメモリ、格納
手段に入力されるアドレス信号を変換できる。そして第
１〜第Ｎメモリ、格納手段は、変換アドレス信号が確定
した時点又はそれ以降に読み出し動作等を行うことにな
り、適正な読み出し動作が可能となる。

【００３９】また本発明は、前記格納手段が、第１〜第
Ｌ（Ｌは整数）の種類の読み出しデータを取り込む第１
〜第Ｌ格納手段から成り、前記第Ｎメモリからの読み出
しデータを１水平期間毎に時分割に前記格納手段に格納
するための取り込み信号を発生すると共に、前記第１〜
第Ｌの種類の読み出しデータが前記第１〜第Ｌ格納手段
に取り込まれるように前記取り込み信号の発生タイミン
グを制御する取り込み信号制御手段を含むことを特徴と
する。

【００４０】本発明によれば、読み出しデータに文字パ
ターンデータ（第１の種類の読み出しデータ）、アイコ
ンパターンデータ（第２の種類の読み出しデータ）等を
含ませ、これらを各々、取り込み信号の発生タイミング
を制御することで第１、第２の格納手段に格納できる。
これにより本発明を例えばマトリックス型表示装置に適
用した場合には、マトリックスパネル上の任意の場所に
文字、アイコン等を表示できる。

【００４１】また本発明は、前記取り込み信号制御手段
が、前記格納手段に入力されるアドレス信号から変換ア
ドレス信号を生成し、該変換アドレス信号を前記取り込
み信号とするデコーダ手段より成ることを特徴とする。

【００４２】本発明によれば、デコーダ手段により生成
された変換アドレス信号を、取り込み信号とすることが
でき、この取り込み信号に基づいて格納手段へのデータ
の取り込みが行われる。これにより、例えばＲＯＭプロ
グラミングが可能なデコーダ手段を用いた場合には、Ｒ
ＯＭプログラミングを変更することで任意のタイミング
で取り込み信号を発生できる。

【００４３】また本発明は、前記複数のメモリが、画像
表示パターンのコード信号を記憶する手段と、該コード
信号に基づいて画像表示パターンを発生する手段とを含
むことを特徴とする。

【００４４】本発明によれば、例えば文字コード信号等
を第１のメモリに記憶し、この文字コード信号に対応す
る文字パターンデータを第２のメモリに記憶させること
ができる。これにより例えばマトリックスパネル上への
文字等の配置を簡易に行うことができる。

【００４５】また本発明は、前記第１信号を生成するた
めの発振信号を出力する発振装置を含み、該発振装置
が、該発振信号のデューテイ比を制御する手段を含むこ
とを特徴とする。

【００４６】本発明によれば、発振信号のデューティ比
を制御することで、第１〜第Ｎメモリ、格納手段の読み
出し時間、プリチャージ時間等を調整することが可能と
なる。

【００４７】また本発明は、前記発振装置が、バッファ
手段と、該バッファ手段の出力を入力に帰還する帰還手
段と、該バッファ手段の入力に接続される充電手段及び
放電手段とを含み、前記充電手段が、前記バッファ手段
の出力に基づいてオン・オフされる第１スイッチング手
段と、該第１スイッチング手段を介して前記バッファ手
段の入力に流れ込む電流を制御する第１電流制御手段と
を含み、前記放電手段が、前記バッファ手段の出力に基
づいてオン・オフされる第２スイッチング手段と、該第
２スイッチング手段を介して前記バッファ手段の入力か
ら流れ出す電流を制御する第２電流制御手段とを含むこ
とを特徴とする。

【００４８】本発明によれば、第１、第２電流制御手段
により充放電電流を制御することで発振信号のデューテ
ィ比を制御でき、これにより第１〜第Ｎメモリ、格納手
段の読み出し時間、プリチャージ時間等を調整すること
が可能となる。

【００４９】また本発明は、前記第（Ｎ＋１）信号、前
記第（Ｎ＋２）信号のいずれか一方を前記第１信号とし
て帰還し自己発振ループを形成したことを特徴とする。

【００５０】本発明によれば、等価回路の信号ディレイ
等を利用した発振が可能となり、低消費電力化等が図れ
る。

【００５１】また本発明は、前記自己発振ループにおけ
る発振周波数、デューティ比の少なくとも一方を制御す
る手段を含むことを特徴とする。

【００５２】本発明によれば、等価回路のディレイ値が
製造プロセスのバラツキ等に依存して変動した場合等に
おいて、発振周波数、デューティ比等を所望の値に近づ
けることが可能となる。

【００５３】また本発明は、前記第１〜第Ｎ等価回路又
は前記第１〜第（Ｎ＋１）等価回路を含むバッファ手段
と、該バッファ手段の出力を入力に帰還する帰還手段
と、該バッファ手段の入力に接続される充電手段及び放
電手段とを含み、前記充電手段が、前記バッファ手段の
出力に基づいてオン・オフされる第１スイッチング手段
と、該第１スイッチング手段を介して前記バッファ手段
の入力に流れ込む電流を制御する第１電流制御手段とを
含み、前記放電手段が、前記バッファ手段の出力に基づ
いてオン・オフされる第２スイッチング手段と、該第２
スイッチング手段を介して前記バッファ手段の入力から
流れ出す電流を制御する第２電流制御手段とを含むこと
を特徴とする。

【００５４】本発明によれば、等価回路のディレイ値が
製造プロセスのバラツキに依存して変動した場合等にお
いて、第１、第２電流制御手段で電流を制御すること
で、発振周波数、デューティ比等を所望の値に近づける
ことが可能となる。

【００５５】また本発明に係るマトリックス型表示装置
は、上記表示データ処理装置と、表示画素がマトリック
ス状に配置されるとともに複数の信号電極及び走査電極
が交差して配置されるマトリックスパネルと、該マトリ
ックスパネルの前記信号電極に駆動電圧を印加する信号
駆動回路と、該マトリックスパネルの前記走査電極に駆
動電圧を印加する走査駆動回路とを含み、前記表示デー
タ処理装置の前記格納手段に格納されたデータに基づい
て少なくとも前記信号駆動回路の駆動電圧を生成するこ
とを特徴とする。

【００５６】本発明によれば、低消費電力で高速動作可
能なマトリックス型表示装置を得ることができる。

【００５７】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００５８】（実施例１）実施例１〜６は発振装置に関
する実施例である。

【００５９】図１に本発明の実施例１の発振装置の構成
を示す。

【００６０】ＭＯＳバッファ３０１の入力Ａと出力Ｂと
の間には帰還手段３０５が設けられている。ＭＯＳバッ
ファ３０１の入力Ａには、充電手段３１０と放電手段３
２０とが共通接続される。またＭＯＳバッファ３０１の
出力Ｂは充電手段３１０、放電手段３２０に入力され
る。但しこの場合、インバータ、バッファ等から成る波
形整形手段３０３を設けてもよい。

【００６１】充電手段３１０は第１電流制御手段３１
２、第１スイッチング手段３１４を含む。第１スイッチ
ング手段３１４は、ＭＯＳバッファ３０１の出力Ｂに基
づいてオン・オフするものであり、第１電流制御手段３
１２は、第１スイッチング手段３１４を介してＭＯＳバ
ッファ３０１の入力Ａに流れ込む充電電流Ｉ１を制御す
るものである。放電手段３２０は第２電流制御手段３２
２、第２スイッチング手段３２４を含む。第２スイッチ
ング手段３２４は、ＭＯＳバッファ３０１の出力Ｂに基
づいてオン・オフするものであり、第２電流制御手段３
２２は、第２スイッチング手段３２４を介してＭＯＳバ
ッファ３０１の入力Ａから流れ出す放電電流Ｉ２を制御
するものである。

【００６２】次に実施例１の動作について説明する。図
２にＭＯＳバッファ３０１の入力Ａ、出力Ｂの波形図を
示す。ここでＭＯＳバッファ３０１のスレッシュホルド
電圧を（１／２）×ＶＤＤとする。するとＭＯＳバッフ
ァ３０１の入力Ａが（１／２）×ＶＤＤを超えた時点で
（図２のＨ参照）、ＭＯＳバッファ３０１の出力ＢはＬ
レベルからＨレベルに立ち上がり（Ｉ参照）、帰還手段
３０５を経由しＭＯＳバッファ３０１の入力Ａは｛（１
／２）×ＶＤＤ＋ＶＤＤ｝となる（Ｊ参照）。この時、
出力ＢがＨレベルであるため、放電手段３２０内の第２
スイッチング手段３２４が選択されてオンし、ＭＯＳバ
ッファ３０１の入力Ａから電流が放電される。これによ
り入力Ａの電位は徐々に下がる（Ｋ参照）。そして入力
Ａがスレッシュホルド電圧（１／２）×ＶＤＤよりも少
し下がったところで（Ｌ参照）、ＭＯＳバッファ３０１
の出力はＬレベルに立ち下がる（Ｍ参照）。これにより
入力Ａの電位は、帰還手段３０５により、｛（１／２）
×ＶＤＤ−ＶＤＤ｝に立ち下げられる（Ｎ参照）。この
時、出力ＢがＬレベルであるため、充電手段３１０内の
第１スイッチング手段３１４が選択されてオンし、ＭＯ
Ｓバッファ３０１の入力Ａに電流が充電される。これに
より入力Ａの電位は徐々に上がる（Ｐ参照）。以上のよ
うにして充放電を繰り返すことで、図２の出力Ｂのよう
な発振信号を得ることができる。なおＭＯＳバッファ３
０１は、少なくともバッファ手段として機能するもので
あればよく、必ずしもＭＯＳトランジスタにより構成さ
れている必要はない。

【００６３】図２から明らかなように、本実施例によれ
ば、任意の周波数・デューティ比の発振信号（発振波
形）を得ることができる。周波数・デューティ比の調整
は第１、第２電流制御手段３１２、３２２によりＩ１、
Ｉ２の電流値を制御することで実現する。例えばＩ２＞
Ｉ１となるように制御すれば図２に示すような発振信号
が得られる。そして本実施例によれば、図３６の従来例
にあったダイオードの寄生抵抗・寄生容量等を考慮する
必要がなくなり、精度が高くプロセスバラツキの少ない
発振信号を得ることができる。また第１、第２スイッチ
ング手段３１４、３２４に、極性反転手段（図３６のイ
ンバータ２０２に相当）及び充放電の切り替え手段（図
３６のダイオード２１２に相当）の両方の機能を持たせ
ることができるため、回路素子を削減できると共に発振
周波数・デューティ比の精度等を向上できる。

【００６４】（実施例２）実施例２は、充電手段、放電
手段の具体的構成を示すものであり、図３にその回路構
成を示す。図３の抵抗７、８は、図１の第１、第２電流
制御手段３１２、３２２に相当し、Ｐ型ＭＯＳトランジ
スタ３、Ｎ型ＭＯＳトランジスタ４は、第１、第２スイ
ッチング手段３１４、３２４に相当する。

【００６５】ＭＯＳバッファ１の入力Ａは、Ｐ型ＭＯＳ
トランジスタ３及びＮ型ＭＯＳトランジスタ４のドレイ
ン領域並びにキャパシタ５に接続されている。ＭＯＳバ
ッファ１の出力Ｂは、Ｐ型ＭＯＳトランジスタ３及びＮ
型ＭＯＳトランジスタ４のゲート電極並びにキャパシタ
５に接続されている。Ｐ型ＭＯＳトランジスタ３及びＮ
型ＭＯＳトランジスタ４のソース領域はそれぞれ抵抗
７、８の一方の端子に接続されている。そして抵抗７、
８の他方の端子は、各々、高電位側電源ＶＤＤ９、低電
位側電源ＶＳＳ（ＧＮＤ）１０に接続されている。ＭＯ
Ｓインバータ２は波形整形用である。

【００６６】ここで動作について説明する。まずＭＯＳ
バッファ１の入力電位がスレッシュホルド電圧（１／
２）×ＶＤＤを少し越えた時に、ＭＯＳバッファ１の出
力ＢはＨレベルに立ち上がり、キャパシタ５を介した容
量カップリングにより、ＭＯＳバッファ１の入力Ａの電
位は｛ＶＤＤ＋（１／２）×ＶＤＤ｝となる。そしてＰ
型ＭＯＳトランジスタ３はオフし、Ｎ型ＭＯＳトランジ
スタ４はオンする。ここで抵抗７、８の抵抗値がＰ型Ｍ
ＯＳトランジスタ３及びＮ型ＭＯＳトランジスタ４のオ
ン抵抗よりも充分大きいとし、抵抗７、８の抵抗値をＲ
ｐ、Ｒｎとしキャパシタ５の容量値をＣとする。すると
ＭＯＳバッファ１の入力Ａの電位はＴｎ＝Ｃ×Ｒｎの時
間で下がる（放電する）。

【００６７】次にＭＯＳバッファ１の入力電位がスレッ
シュホルド電圧（１／２）×ＶＤＤよりも低くなった時
は、Ｐ型ＭＯＳトランジスタ３がオンし、ＭＯＳバッフ
ァ１の入力Ａの電位はＴｎ＝Ｃ×Ｒｐの時間で上がる
（充電する）。

【００６８】従って実施例２における発振周波数ｆＯＳ
Ｃ２及びデューティ比Ｄ２は、各々、ｆＯＳＣ２＝１／
（Ｔｎ＋Ｔｐ）、Ｄ２＝Ｒｎ／（Ｒｎ＋Ｒｐ）となる。
但しＭＯＳバッファ１のディレイ値は除いている。

【００６９】なお図３では、トランジスタ３、４を、Ｍ
ＯＳバッファ１の入力Ａに接続しているが、これとは逆
に、抵抗７、８をＭＯＳバッファ１の入力Ａに接続し、
トランジスタ３、４を電源９、１０に接続する構成とし
ても構わない。

【００７０】（実施例３）実施例３は、充電手段、放電
手段の具体的構成の他の例を示すものであり、図４にそ
の回路構成を示す。実施例２との相違は、電流制御手段
が、抵抗７、８から電流源１１、１２へと変更されてい
る点である。すなわちＭＯＳバッファ１の入力Ａからの
電流の充放電を電流源１１、１２で行っている。

【００７１】図５にＭＯＳバッファ１の入力Ａ、出力Ｂ
の波形図を示す。図２と異なるのは、充電、放電時にお
いて入力Ａの電位がリニア（線形）に変化する点である
（図５のＫ’、Ｐ’参照）。このように入力Ａの電位が
リニアに変化すると、製造プロセスの変動、雑音等が生
じた場合においても、図２の場合と比べて発振周波数・
デューティ比のバラツキを小さくでき、正確な発振周波
数・デューティ比を得ることができる。その他の動作に
ついては上記実施例１、２と同様であるため説明を省略
する。

【００７２】実施例３の発振装置の発振周波数ｆＯＳＣ
３及びデューティ比Ｄ３は、電流源１１、１２を流れる
電流値をそれぞれＩｎ、Ｉｐとすると、ｆＯＳＣ３＝１
／（Ｔｎ＋Ｔｐ）、Ｄ３＝Ｉｎ／（Ｉｎ＋Ｉｐ）とな
る。但しＴｎ＝Ｃ×Ｖ／Ｉｎ、Ｔｐ＝Ｃ×Ｖ／Ｉｐであ
り、ＭＯＳバッファ１のディレイ値は除いている。従っ
て実施例３によれば、ＩｎとＩｐの比によって簡単に発
振信号のデューティ比を調整できる。

【００７３】なお電流制御手段として電流源を使用する
場合には、図４に示すようにバイアス回路１６、バイア
ス調整回路１７を設けることが望ましい。ここでバイア
ス回路１６は、バイアス端子１３、１４を介してバイア
ス信号を電流源１１、１２に与えるものである。またバ
イアス調整回路１７は、端子１５を介してバイアス回路
１６にバイアス調整信号を与えるものである。バイアス
回路１６、バイアス調整回路１７を用いることで、発振
周波数及びデューティ比を自由に調整できる。

【００７４】なお図４では、トランジスタ３、４をＭＯ
Ｓバッファ１の入力Ａに接続しているが、これとは逆
に、電流源１１、１２をＭＯＳバッファ１の入力Ａに接
続し、トランジスタ３、４を電源９、１０に接続する構
成としてもよい。但し、電流源の性能を向上させるため
には、図４の構成の方が望ましい。

【００７５】（実施例４）実施例４は、電流源及びバイ
アス回路の具体的構成の例を示すものであり、図６にそ
の回路構成を示す。

【００７６】実施例４ではＰ型ＭＯＳトランジスタ１１
（第３トランジスタ）、Ｎ型ＭＯＳトランジスタ１２
（第４トランジスタ）が電流源１１、１２となる。また
Ｐ型ＭＯＳトランジスタ２２（第５トランジスタ）は、
ゲート電極がバイアス端子１３（第１バイアス端子）に
接続されると共にドレイン領域がバイアス端子１４（第
２バイアス端子）に接続される。Ｐ型ＭＯＳトランジス
タ２４（第６トランジスタ）は、ゲート電極及びドレイ
ン領域がバイアス端子１３に接続される。Ｎ型ＭＯＳト
ランジスタ２３（第７トランジスタ）は、ゲート電極及
びドレイン領域がバイアス端子１４に接続される。Ｎ型
ＭＯＳトランジスタ２５（第８トランジスタ）は、ゲー
ト電極がバイアス端子１４に接続されると共にドレイン
領域がバイアス端子１３に接続される。

【００７７】ここでトランジスタ１１、１２のベータ値
をβｐｐ、βｎｎとする。またトランジスタ２２、２
３、２４、２５のベータ値を各々βｐ２、βｎ２、βｐ
１、βｎ１とする。するとトランジスタ１１、２２、２
４において流れる電流を各々のトランジスタのベータ値
で割ったものはカレントミラーにより等しくなり、また
トランジスタ１２、２３、２５において流れる電流を各
々のトランジスタのベータ値で割ったものはカレントミ
ラーにより等しくなる。従って以下の式が成り立つ。 Ｉｐ＝（βｐｐ／βｐ１）Ｉ１ ＝（βｐｐ／βｐ１）×（βｎ１／βｎ２）Ｉ２ （１） Ｉｎ＝（βｎｎ／βｎ２）Ｉ２ （２） よって、 （Ｉｐ／Ｉｎ）＝（βｐｐ／βｐ１）×（βｎ１／βｎｎ） （３） となる。ここで発振周波数ｆＯＳＣ４は、 ｆＯＳＣ４＝１／（Ｔｎ＋Ｔｐ） ＝（１／ＣＶ）×｛Ｉｐ×Ｉｎ／（Ｉｐ＋Ｉｎ）｝ （４） となる。但しＴｎ＝Ｃ×Ｖ／Ｉｎ、Ｔｐ＝Ｃ×Ｖ／Ｉｐ
であり、ＭＯＳバッファ１のディレイ値は除いている。

【００７８】上式（１）、（２）、（４）から明らかな
ように、発振周波数ｆＯＳＣ４は、電流値Ｉ２により任
意に調整できる。そしてこの電流値Ｉ２は、バイアス調
整回路１７により調整される。またデューティ比Ｄ４は
Ｄ４＝Ｉｎ／（Ｉｎ＋Ｉｐ）であるため、上式（３）か
ら明らかなように、トランジスタのサイズ比等を変更す
ることで任意に設定できる。

【００７９】（実施例５）実施例５も、電流源及びバイ
アス回路の具体的構成の例を示すものであり、図７にそ
の回路構成を示す。上記実施例４と異なるのは、Ｐ型Ｍ
ＯＳトランジスタ２６、Ｎ型ＭＯＳトランジスタ２７を
新たに設けると共に、Ｐ型ＭＯＳトランジスタ１１のゲ
ート電極への電圧印加を、バイアス端子１３ではなく、
バイアス端子１３’（第３のバイアス端子）により行っ
ている点である。そしてＰ型ＭＯＳトランジスタ２６
（第９トランジスタ）は、ゲート電極及びソース領域が
バイアス端子１３’に接続され、またＮ型ＭＯＳトラン
ジスタ２７（第１０トランジスタ）は、ゲート電極がバ
イアス端子１４に接続されると共にドレイン領域がバイ
アス端子１３’に接続される。

【００８０】トランジスタ２６、２７のベータ値をβｐ
３、βｎ３とすると、カレントミラーにより以下の式が
成り立つ。 Ｉｐ＝（βｐｐ／βｐ３）Ｉ３ ＝（βｐｐ／βｐ３）×（βｎ３／βｎ２）Ｉ２ （５） Ｉｎ＝（βｎｎ／βｎ２）Ｉ２ （６） よって、 （Ｉｐ／Ｉｎ）＝（βｐｐ／βｐ３）×（βｎ３／βｎｎ） （７） 上式（５）、（６）から明らかなように、上記実施例４
と同様に、発振周波数ｆＯＳＣ５は、バイアス調整回路
１７からの電流値Ｉ２により任意に調整できる。

【００８１】またデューティ比Ｄ５も、上式（７）から
明らかなように、トランジスタのサイズ比等を変更する
ことで任意に設定できる。

【００８２】なお実施例５の構成は実施例４に比べて以
下の点で有利である。即ち図６の実施例４では、上式
（３）から明らかなようにトランジスタ２４、２５のト
ランジスタサイズを調整すること等でデューティ比が調
整される。ところが端子１５にバイアス調整回路１７が
接続されること等に起因して、トランジスタ２４、２５
のドレイン・ソース領域間に印加される電圧は小さい。
従ってトランジスタ２４、２５を飽和領域にて動作させ
るためには、トランジスタ２４、２５に許容されるトラ
ンジスタサイズはある程度制限される。実施例４ではこ
のような制限のもとで、トランジスタ２４、２５のトラ
ンジスタサイズにより更にデューティ比も調整しなけれ
ばならないため、設計が難しい。これに対して実施例５
では、上式（７）から明らかなようにトランジスタ２
６、２７のトランジスタサイズを調整することでデュー
ティ比を調整できる。従ってトランジスタ２４、２５の
トランジスタサイズをデューティ比の設定とは無関係に
調整できるため、設計が容易となる。この設計の容易性
の差は、電源電圧が低電圧化された場合に更に顕著とな
る。

【００８３】なお実施例４、５ではバイアス調整回路１
７は端子１５の位置に挿入されているが、本発明はこれ
に限らず、端子８１６、８１７、８１８のいずれの位置
に挿入しても構わない。

【００８４】（実施例６）実施例６はバイアス調整回路
の具体的例を示すものである。バイアス調整回路として
は例えば図８（Ａ）〜（Ｄ）に示すもの等が考えられ
る。

【００８５】図８（Ａ）に示すバイアス調整回路は可変
抵抗２８から成り、周波数選択信号１８で抵抗値を変更
することで発振周波数を調整する。

【００８６】図８（Ｂ）に示すバイアス調整回路は抵抗
２９、３０及びこれらの各々に接続されるスイッチ３
１、３２を含み、スイッチ３１、３２を周波数選択信号
１８で選択することによって発振周波数を調整する。

【００８７】図８（Ｃ）に示すバイアス調整回路は、抵
抗２９、３０及びこれらの各々に接続されるフューズ３
３、３４を含み、フューズ３３、３４を周波数選択信号
１８で選択することによって発振周波数を調整できる。

【００８８】図８（Ｄ）に示すバイアス調整回路は、抵
抗２９、３０及びこれらの各々に接続されるＭＯＳトラ
ンジスタ３５、３６を含み、ＭＯＳトランジスタ３５、
３６のゲート電極に周波数選択信号１８である制御信号
３７、３８を送ることによって発振周波数を調整でき
る。

【００８９】なお、図８（Ｂ）〜（Ｄ）では、抵抗が２
個の例を挙げているが複数であっても構わない。

【００９０】また抵抗は、ＭＯＳトランジスタで作るこ
とも可能である。この場合、例えば図８（Ｂ）では、ス
イッチ３１、３２をＭＯＳトランジスタにより構成し、
ＭＯＳトランジスタのオン抵抗により抵抗２９、３０の
抵抗値を代用させることもできる。

【００９１】なお電流源１１、１２の電流値Ｉｎ、Ｉｐ
を調整することにより、もしくは図６、図７の端子１５
を流れる電流値又は端子１５における電圧値を調整する
ことにより、本発明を、ＶＣＯ（ＶＯＬＴＡＧＥ ＣＯ
ＮＴＲＯＬＥＤ ＯＳＣＩＬＬＡＴＯＲ）に適用するこ
とも可能である。例えば、本発明をＶＣＯとして使用
し、これに周知の位相比較回路、フィルターを付加する
ことで、ＰＬＬ（ＰＨＡＳＥ ＬＯＣＫＫＥＤ ＬＯＯ
Ｐ）回路を構成できる。この場合、次のような用途が考
えられる。例えば液晶パネル等において、複数の表示デ
ータ処理装置を用意し、これらの複数の表示データ処理
装置からの表示データを切り替えて使用し、液晶パネル
上に表示画面を表示する。この時、各々の表示データ処
理装置に内蔵される発振装置は異なる周波数で発振する
ため、各表示データ処理装置のフレーム信号の周波数も
７０〜１３０Ｈｚの範囲（仕様の範囲）でばらつく。従
って複数の表示データ処理装置からの表示データを切り
替えて使用するためには、これらのフレーム信号を同期
させる必要がある。そこで、このような場合に、外部
（他の表示データ処理装置）からの外部フレーム信号
と、ＶＣＯの出力により作られる内部フレーム信号とを
位相比較回路に入力し、位相比較を行う。そして位相比
較回路の出力を、フィルターによって適正な電圧及び電
流に変換しＶＣＯに入力する。これにより、１の表示デ
ータ処理装置と他の表示データ処理装置との間で、フレ
ーム信号を同期させることが可能となる。この結果、複
数の表示データ処理装置からの表示データを切り替えて
使用するような場合に、表示画像の乱れ等をなくすこと
ができる。

【００９２】（実施例７）以下に説明する実施例７〜１
２は表示データ処理装置に関する実施例である。

【００９３】図９に実施例７の表示データ処理装置の構
成を示す。実施例７は、第１メモリ（画像表示メモリ）
３５３、第２メモリ（画像表示パターン発生器）３５
５、格納手段（ラインメモリ）３５７、第１、第２等価
回路３５４、３５６を含む。実施例７の特徴は以下の通
りである。即ち第１信号３７１は第１メモリ３５３、第
１等価回路３５４に入力されており、第１信号３７１が
有効レベル（例えばＬレベル）になると第１メモリ３５
３の読み出し動作が行われ第１データ３７９が出力され
る。この時の読み出しアドレスはアドレス信号３７７に
より決められる。ここで第１等価回路３５４は、第１信
号３７１に基づいて第２信号３７２を出力するものであ
り、第１メモリ３５３から読み出される第１データ３７
９が確定した時点又はそれ以降に第２信号３７２を有効
レベル（例えばＬレベル）にする。第２信号３７２は第
２メモリ３５５、第２等価回路３５６に入力されてお
り、第２信号３７２が有効レベルになると第２メモリ３
５５の読み出し動作が行われ第２データ３８０が出力さ
れる。この時、第２メモリ３５５の読み出しは、第１デ
ータ３７９に基づいて行われる。また第２等価回路３５
６は、第２信号３７２に基づいて第３信号３７３を出力
するものであり、第２メモリ３５５から読み出される第
２データ３８０が確定した時点又はそれ以降に第３信号
３７３を有効レベル（例えばＬレベル）にする。第３信
号３７３が有効レベルになると、格納手段３５７への第
２データ３８０の書き込み動作が行われる。この時の格
納アドレスは例えばアドレス信号３７７により決められ
る。

【００９４】実施例７では上記のように、第１、第２、
第３信号３７１、３７２、３７３が有効レベルとなる
と、第１、第２メモリ３５３、３５５の読み出し動作並
びに格納手段３５７の書き込み動作が行われる。これに
加えて例えば、第１、第２、第３信号３７１、３７２、
３７３が非有効レベル（例えばＨレベル）になった場合
に、第１、第２メモリ３５３、３５５、格納手段３５７
の中の少なくとも１つがプリチャージ動作するようにし
てもよい。このようにすれば第１、第２メモリ３５３、
３５５、格納手段３５７に読み出し動作・プリチャージ
動作のいずれを行わせるかの選択を、第１信号３７１等
の信号レベルを制御するだけで実現でき、回路制御を簡
易化できる。また読み出し期間・プリチャージ期間の設
定を、第１信号３７１等のデューティ比を制御するだけ
で実現できる。特に、上記実施例１〜６で説明したデュ
ーティ比の調整が可能な発振装置を用いた場合には次の
ような利点がある。即ち第１信号３７１を実施例１〜６
の発振装置の出力により生成し、発振装置によりデュー
ティ比を調整することで、読み出し期間・プリチャージ
期間の設定を自由に調整できるという利点がある。

【００９５】なおデータの読み出しに必要な時間（読み
出しのアクセスタイム）とプリチャージに必要な時間
（プリチャージのアクセスタイム）との関係は、読み出
しのアクセスタイムを１００とすると、一般にプリチャ
ージのアクセスタイムは５〜４０程度となる（好ましく
は１０〜３０程度）。このため第１信号３７１は、５〜
４０％程度のデューティ比の波形とすることが望まし
い。

【００９６】次に実施例７の動作を、図１０に示すタイ
ミングチャート図を用いて説明する。まず第１信号３７
１をＬレベル（有効レベル）にする（図１０のＡ参
照）。この時、アドレス信号３７７は、第１信号３７１
がＬレベルになる前に確定させておく（Ｂ参照）。なお
図１０に示すＣＫはクロック信号であり、このＣＫは例
えば実施例１〜６で説明したような発振装置により生成
する。第１信号３７１はこのクロック信号ＣＫを反転し
た信号となっている。

【００９７】第１信号３７１がＬレベルになると第１メ
モリ３５３からのデータ読み出しが行われ、所定のディ
レイ期間経過後に第１データ３７９が確定する（Ｃ参
照）。この時、第１等価回路３５４の出力である第２信
号３７２は、第１データ３７９の確定と同時又はそれよ
りも少し遅れてＬレベルとなる（Ｄ参照）。第２信号３
７２は第２メモリ３５５に入力されており、第２信号３
７２がＬレベルになると、第１データ３７９をアドレス
信号とするデータ読み出しが第２メモリ３５５において
行われる。そして所定のディレイ期間経過後に第２デー
タ３８０が確定する（Ｅ参照）。第２信号３７２は第２
等価回路３５６にも入力されており、第２等価回路３５
６の出力である第３信号３７３は、第２データ３８０の
確定と同時又はそれよりも少し遅れてＬレベルとなる
（Ｆ参照）。第３信号３７３がＬレベルになると、第２
データ３８０が格納手段３５７に書き込まれる。

【００９８】第１信号３７１がＨレベルになると（Ｇ参
照）、第１メモリ３５３はプリチャージ動作に移行す
る。そして実施例７では第１信号３７１がＨレベルにな
ると、第２、第３信号３７２、３７３もＨレベルになり
（Ｈ、Ｉ参照）、これにより第２メモリ３５５、格納手
段３５７もプリチャージ動作に移行する。但し、第１、
第２メモリ３５３、３５５、格納手段３５７がプリチャ
ージ動作を有しないものである場合はプリチャージ動作
させる必要はない。例えば格納手段３５７が、Ｄフィリ
ップフロップ等を含むラッチ回路等により構成される場
合には、格納手段３５７をプリチャージ動作させる必要
はなく、第３信号３７３をＨレベルにする必要はない。
なお、この場合、第３信号３７３は、格納手段（ラッチ
回路）３５７に第２データ３８０をラッチさせるための
取り込み信号の役割を果たすことになる。

【００９９】以上のように実施例７によれば、第１、第
２等価回路を設けることで、データの読み出し・プリチ
ャージ動作等のタイミング調整を自己制御的に行うこと
がでいる。従って従来例のようにタイミング調整のため
の種々の制御信号を生成する必要も無く、また、クロッ
ク信号の１周期で無駄無く読み出し・プリチャージ動作
を行うことができるため、回路規模及び消費電力を大幅
に削減できる。

【０１００】（実施例８）図１１に実施例８の表示デー
タ処理装置の構成を示す。上記実施例７との相違は、第
３等価回路３５８、選択回路３５２が新たに設けられて
いる点である。第３等価回路３５８は、第３信号３７３
に基づいて第４信号３７６を出力するものであり、格納
手段３５７に第２データ３８０が書き込まれた時点又は
それ以降に第４信号３７６を有効レベルにする。選択回
路３５２は、入力された第４信号３７６、クロック信号
ＣＫ３７０とに基づいて第１信号３７１を生成し、これ
を第１メモリ３５３、第１等価回路３５４に出力する。
より具体的には第４信号３７６が有効レベルになった場
合に、第１信号を非有効レベル（例えばＨレベル）にす
る。これにより、望ましくは第２信号３７２、第３信号
３７３も非有効レベルになる。第１、第２、第３信号３
７１、３７２、３７３が非有効レベルになると、第１、
第２メモリ３５３、３５５、格納手段３５７がプリチャ
ージ動作に移行する。

【０１０１】図１２には実施例８の動作を説明するため
のタイミングチャート図が示される。図１０に示す実施
例７と異なるのは、格納手段３５７へのデータ書き込み
が完了すると第４信号３７６がＬレベルになり（図１２
のＪ参照）、これにより第１〜第３信号３７１〜３７３
がＨレベルになり（Ｋ、Ｌ、Ｍ参照）、第１、第２メモ
リ３５３、３５５等がプリチャージ動作に移行する点で
ある。

【０１０２】格納手段３５７に第２データ３８０が書き
込まれてしまえば、その後は第１データ３７９、第２デ
ータ３８０はどのようなデータに変化しても構わない。
一方、メモリ等においては、消費電力の節減及び動作の
高速化のために、データを読み出した後、なるべく早く
プリチャージ動作に移行させることが望ましい。実施例
８によれば、格納手段３５７へデータが書き込まれた時
点又はそれ以降に第４信号３７６が有効レベルにされ
る。これにより第１〜第３信号３７１〜３７３を非有効
レベルにし、第１、第２メモリ３５３、３５５、格納手
段３５７をプリチャージ動作に移行させることができる
ため、消費電力の大幅な節減、動作の高速化等が可能と
なる。このように実施例８によれば、読み出し動作のみ
ならず、プリチャージ動作についても自己制御できる。

【０１０３】（実施例９）図１３に実施例９の表示デー
タ処理装置の構成を示す。上記実施例８との相違は、選
択回路３５２が、第２等価回路３５６と第３等価回路３
５８との間にある点である。これにより、格納手段３５
７に第２データ３８０が書き込まれた時点で（又はそれ
よりも遅く）、第３等価回路３５８の出力である第４信
号３７６が有効レベルになり、選択回路３５２の出力で
ある第３’信号３７４が非有効レベルになる。これによ
り格納手段３５７はプリチャージ動作に移行する。即
ち、格納手段３５７へデータが書き込まれた時点で、第
１、第２メモリ３５３、３５５が第１、第２信号３７
１、３７２によってプリチャージされるよりも前に、自
己的に書き込み動作を終了する。これにより格納手段３
５７のプリチャージ動作への移行を速めることができ、
消費電力の低減、動作の高速化を図れる。

【０１０４】なお選択回路３５２は、図１１、図１３に
示した場所に限らず種々の場所に配置できる。即ち選択
回路３５２は、図１３のＡ、Ｂ、Ｃで示す場所の少なく
とも１カ所に配置でき、２カ所に配置したり３カ所に配
置したりすることもできる。そしてＡ、Ｂ、Ｃの全ての
場所に配置する構成は、回路規模の面では不利である
が、低消費電力、高速動作の点では有利となる。

【０１０５】また上記実施例７〜９では、含まれるメモ
リが２個の場合を例にとり説明したが、本発明はこれに
限らず、表示データ処理装置が３個以上の複数のメモリ
を有する場合も本発明の範囲に含まれる。図１４には、
例えば実施例８（図１１参照）においてＮ個のメモリを
含む場合の構成例が示される。図１４でＮ、Ｋは整数で
あり、１＜Ｋ≦Ｎとなっている。実施例７、９及び下記
する実施例１０〜１２において、メモリをＮ個含ませる
場合も、図１４と同様の構成となる。

【０１０６】（実施例１０）実施例１０は、本発明に係
る表示データ処理装置の更なる具体例を示すものであ
り、図１５にその構成が示される。

【０１０７】表示データ処理装置の代表例である文字パ
ターン発生器付きの表示データ処理装置に本発明を適用
した場合を説明する。ここで表示データＲＡＭ（表示デ
ータメモリ）５５・ＣＧＲＯＭ（文字パターン発生回
路）５９・ドライバ回路６３は、各々、実施例７〜９の
第１メモリ・第２メモリ・格納手段に相当するものであ
る。

【０１０８】ここで表示データＲＡＭ５５は、マイクロ
コントローラ及びプロセッサー等から送られる１画面分
の文字コード信号を記憶する。ＣＧＲＯＭ５９は、この
文字コード信号に対応した文字パターンを発生する。ド
ライバ回路（信号駆動回路）６３は、文字パターン信号
を１水平期間中に時分割記憶するラッチ機能を有する。
そして、この表示データ処理装置を用いて、ドライバー
回路６３により駆動される複数の信号電極と、走査駆動
回路により順次走査される複数の走査電極とが交差する
ドットマトリックスパネルに対して文字パターン等を表
示する。

【０１０９】例えばドットマトリックスパネルにＮ×Ｍ
の文字を表示し、１文字の構成がｎ×ｍドットである場
合を考える。１文字の中の１画素行（１ドットライン）
分のデータが、表示データＲＡＭ５５からＣＧＲＯＭ５
９を介してドライバー回路６３へと転送される一連の動
作の期間を１Ｃ（１キャラクタ）とする。またＣＧＲＯ
Ｍ５９のデータ出力をｎビットとする。するとＮ×１Ｃ
の期間が１ドットライン期間（１Ｈ）となり、Ｍ×ｍ×
Ｎ×１Ｃの期間が１フレーム期間（１ＦＲ）となる。

【０１１０】マイクロコントローラ及びプロセッサー等
からの表示データＲＡＭ５５に対する表示データの書き
込みは、書き込み用データ信号８３と、アドレス信号４
９（書き込み用アドレス信号８４をアドレスデコーダ６
４によりアドレスデコードしたもの）とに基づいて行わ
れる。

【０１１１】発振装置５０より出力されたクロック信号
７０は、タイミング発生回路５１に入力される。タイミ
ング発生回路５１は必要な制御信号であるＲＡＭ用アド
レス信号７７、ＣＧＲＯＭ用アドレス信号７８を発生す
る。表示データＲＡＭ５５は１種のフレームメモリーで
あって文字（表示）コードが格納されている。ＣＧＲＯ
Ｍ５９には表示データＲＡＭ５５の文字コードに対応す
る文字パターンデータ（表示データ）が格納されてい
る。ドライバー回路６３はＣＧＲＯＭ５９から出力され
る文字パターンデータ８２をラッチし、かつ蓄積する。
そしてその蓄積された文字パターンデータに応じた液晶
駆動電圧を液晶パネルに送り、これにより液晶パネルへ
表示画面が表示される。

【０１１２】図１６には、従来の手法（図３７（Ａ）参
照）で表示データ処理装置を構成したものが比較例とし
て示される。

【０１１３】実施例１０（図１５参照）と比較例との相
違点は、実施例１０では、アドレスデコーダ５３、表示
データＲＡＭ５５、アドレスデコーダ５７、ＣＧＲＯＭ
５９、アドレスデコーダ６１の各々に対応して、ダミー
回路である等価回路５４、５６、５８、６０、６２が設
けられている点である。

【０１１４】また比較例では、タイミング発生回路２５
１が、アドレスデコーダ２５３、表示データＲＡＭ２５
５、アドレスデコーダ２５７、ＣＧＲＯＭ２５９、アド
レスデコーダ２６１に対して読み出し及びプリチャージ
のための信号２７０、２７４、２７５を発生している。
これに対して、実施例１０ではこれらを発生しない。即
ち実施例１０では、発振装置５０より出力されたクロッ
ク信号７０がＲＳラッチ回路５２に入力され、このＲＳ
ラッチ回路５２の出力７１が、アドレスデコーダ５３の
等価回路５４に入力される。そして等価回路５４の出力
７２は、等価回路５６、５８、６０、６２を経由してプ
リチャージ信号７６となり、このプリチャージ信号７６
はＲＳラッチ回路５２にフィードバックされている。

【０１１５】次に実施例１０における表示データの読み
出し動作について説明する。

【０１１６】表示データＲＡＭ５５のアドレス信号７７
は、発振装置５０から出力されるクロック信号７０に基
づきタイミング発生回路５１により生成され、表示デー
タＲＡＭ用のアドレスデコーダ５３に入力される。更に
クロック信号７０は、ＲＳラッチ回路５２を経て読み出
し信号７１としてアドレスデコーダ５３及び等価回路５
４に入力される。そして読み出し信号７２、アドレス信
号７９が、等価回路５４、アドレスデコーダ５３から同
時に出力される（７９よりも７２を遅くしてもよい）。
ここで読み出し信号７１はＬレベルで有効レベル（アク
ティブ）となり、クロック信号７０がＬレベルの時に読
み出し信号７１もＬレベルになる。

【０１１７】表示データＲＡＭ５５は、アドレスデコー
ドされたアドレス信号７９の状態に応じて読み出し信号
７２によってアドレスセットされる。ここで読み出し信
号７２はアドレスデコードに要する時間分だけ読み出し
信号７１よりも遅れている。読み出し信号７２がＬレベ
ルになると、文字コード信号８０とＣＧＲＯＭ用読み出
し信号７３とが同時に出力される（８０よりも７３を遅
くしてもよい）。

【０１１８】ＣＧＲＯＭ用のアドレスデコーダ５７は、
文字コード信号８０及びアドレス信号７８の状態に応じ
たアドレスデコードを行い、アドレス信号８１をＣＧＲ
ＯＭ５９に出力する。ここで読み出し信号７４は、アド
レス信号８１と同時に出力されており（８１よりも７４
を遅くしてもよい）、アドレスデコードに要する時間分
だけ読み出し信号７３よりも遅れている。次に、読み出
し信号７４により文字パターンデータ８２、読み出し信
号７５が同時に出力される（８２よりも７５を遅くして
もよい）。

【０１１９】ドライバー回路用のアドレスデコーダ６１
は、アドレス信号７７の状態に応じたアドレスデコード
を行い、変換アドレス信号（取り込み信号）４８をドラ
イバー回路６３に出力する。これによりドライバー回路
６３をアドレスセットするとともに文字パターンデータ
８２をドライバ回路６３にラッチし蓄積する。ここでプ
リチャージ信号７６と変換アドレス信号４８とは同時に
出力されている（４８よりも７６を遅くしてもよい）。

【０１２０】プリチャージ信号７６はＲＳラッチ回路５
２にフィードバックされる。そしてアドレスデコーダ５
３、表示データＲＡＭ５５、アドレスデコーダ５７、Ｃ
ＧＲＯＭ５９、アドレスデコーダ６１等を次々にプリチ
ャージする。従ってこの場合には、信号７１、７２、７
３、７４、７５はプリチャージ信号となる。こうして読
み出し動作及びプリチャージ動作を繰り返すことで、表
示データが読み出される。

【０１２１】図１７に実施例１０の動作を説明するため
のタイミングチャート図を示す。

【０１２２】クロック信号７０をＣＫとし、表示データ
ＲＡＭ５５の読み出し及びプリチャージ信号となる信号
７１をＥＩＲＡＭとし、アドレス信号７７をＡＲＡＭと
している。ＣＧＲＯＭ５９のアドレス信号となる文字コ
ード信号８０をＡＲＯＭとし、ＣＧＲＯＭ５９の読み出
し及びプリチャージ信号となる信号７３をＥＩＲＯＭと
している。ドライバー回路６３のアドレス信号７７をＡ
ＲＡＴとし、ドライバ回路６３の書き込み及びプリチャ
ージ信号となる信号７５をＥＩＬＡＴとし、入力データ
となる文字パターンデータ８２をＤＬＡＴとしている。
またドライバー回路６３に蓄積された信号の波形をＤＤ
ＲＶとしている。ここでＥＩＲＡＭがＬレベルになると
読み出し動作となり、Ｈレベルになるとプリチャージ動
作となる。またＥＩＲＯＭ、ＥＩＬＡＴがＨレベルにな
ると読み出し動作となり、Ｌレベルになるとプリチャー
ジ動作となる。タイミング発生回路５１はＥＩＲＡＭ、
ＥＩＲＯＭ、ＥＩＬＡＴを発生しておらず、各々の回路
が自己制御で動作する。このため、タイミング発生回路
５１は、アドレス信号ＡＲＡＭ（７７、７８）、ＡＬＡ
Ｔ（７７）を同じタイミングで発生するのみとなる。

【０１２３】なお図１８には比較例のタイミングチャー
ト図が示される。図１７と図１８を比較すれば理解され
るように、比較例で必要な高い周波数のクロックが実施
例１０では必要なく、従って実施例１０によれば消費電
力を低減できる。また実施例１０では、ＥＩＲＯＭ、Ｅ
ＩＬＡＴ等をタイミング発生回路５１で生成する必要が
ないため、回路規模の削減、動作の高速化を図れる。

【０１２４】次に、アドレスデコーダ５３、５７、６
１、表示データＲＡＭ５５、ＣＧＲＯＭ５９及び等価回
路５４、５８、６０、６２の詳細な回路構成の一例につ
いて説明する。まず図１９にアドレスデコーダ５３及び
その等価回路５４の具体例を示す。

【０１２５】ＭＯＳトランジスタ８７〜９０は直列ＲＯ
Ｍを構成する。そしてデータ無し（例えばデータ”
０”）に対応するトランジスタはドレイン領域とソース
領域とをショートさせ、データ有り（例えばデータ”
１”）に対応するトランジスタはショートさせない。シ
ョートするか否かの切り替えは、マスクＲＯＭと同様
に、メタル切り替え方式、イオン注入プログラム方式
（フィールド切り替え）等で実現できる。ＭＯＳトラン
ジスタ８５により直列ＲＯＭからのデータ読み出しが制
御され、ＭＯＳインバータ９９により直列ＲＯＭからの
信号が増幅される。ＭＯＳトランジスタ９５、９６はそ
れぞれプリチャージ用、電位固定用である。アドレスデ
コーダ５３の等価回路５４は、アドレスデコーダ５３の
１アドレスライン（７９の中の１ライン）分のＲＯＭと
同等に構成されており、相違するのはＭＯＳトランジス
タ９１〜９４が読み出し信号７１によって制御されてい
る点である。

【０１２６】アドレス信号７７の状態に応じてアドレス
ラインのいずれか（７９のいずれか）が選択され、これ
によりアドレス信号７７がアドレスデコードされる。次
にＥＩＲＡＭ７１がＬレベルになると、アドレスデコー
ドされた信号が変換アドレス信号７９として表示データ
ＲＡＭ５５へと出力される。それと同時にアドレスデコ
ーダの等価回路５４は、表示データＲＡＭ５５の読み出
し信号７２を出力する。この時、アドレスラインの中で
ディレイ値が最も大きいラインに接続されるトランジス
タと少なくとも同数のトランジスタがライン７０１に接
続されている。これにより読み出し信号７２が、変換ア
ドレス信号７９と同時又はこれよりも遅く出力されるこ
とが保証される。

【０１２７】次に表示データＲＡＭ５５及び等価回路５
６の詳細な回路構成について図２０を用いて説明する。

【０１２８】ＭＯＳインバータ１０５、１０６、データ
書き込み用のＭＯＳトランジスタ１０９、１１０、デー
タ読み出し用のＭＯＳトランジスタ１０７、１０８によ
り１ｂｉｔのＲＡＭセル１２５を構成する。ＲＡＭの出
力セル１２６は、プリチャージ用、電位固定用のＭＯＳ
トランジスタ１１６、１１８、及びデータ信号１１４の
増幅用のＭＯＳインバータ１２０、１２２を含む。

【０１２９】ＭＯＳトランジスタ１１３は、ＲＡＭセル
１２５内のＭＯＳトランジスタ１０８と等価であり、Ｍ
ＯＳトランジスタ１１１、１１２はそれぞれ、ＲＡＭセ
ル１２５内のＭＯＳトランジスタ１０７、１０８と等価
である。またＭＯＳトランジスタ１１７、１１９、ＭＯ
Ｓインバータ１２１、１２３は、ＲＡＭの出力セル１２
６と等価となっている。等価回路５６は、これらのトラ
ンジスタ１１１、１１２、１１３、１１７、１１９、Ｍ
ＯＳインバータ１２１、１２３を含んで構成される。ア
ドレスデコーダ５３、等価回路５４から同時に出力され
るアドレス信号７９、読み出し信号７２が、表示データ
ＲＡＭ５５、等価回路５６に同時に入力され、これによ
りＥＩＲＯＭ７３、ＡＲＯＭ（文字コード信号）８０が
同時に出力される。このようにＥＩＲＯＭ７３は、表示
データＲＡＭ５５の等価回路５６によって自己的にタイ
ミング調整される。

【０１３０】ここでデータ信号８３、アドレス信号４９
は表示データＲＡＭへの書き込み用である。なお本実施
例１０ではデュアルポートＲＡＭを使用しているため、
読み出し動作と書き込み動作は独立してオペレーション
できる。

【０１３１】次にアドレスデコーダ５７、ＣＧＲＯＭ５
９及び等価回路５８、６０の詳細な回路構成について図
２１を用いて説明する。

【０１３２】ＲＯＭセル１３９はＭＯＳトランジスタ１
３８を含む。ＭＯＳトランジスタ１３０、１３１はそれ
ぞれプリチャージ用、電位固定用であり、ＭＯＳインバ
ータ１３２、１３３はデータ信号の増幅用であり、これ
らによりＣＧＲＯＭ５９の出力セルが構成される。ＭＯ
Ｓトランジスタ１４７は読み出し制御用である。

【０１３３】ＣＧＲＯＭ５９用のアドレスデコーダ５７
はＭＯＳトランジスタ１５０、１５１、１５４を含み、
その基本構成は、表示データＲＡＭ用のアドレスデコー
ダ５３（図１９参照）と同様である。

【０１３４】ＭＯＳトランジスタ１５２、１５３、１５
５はアドレスデコーダ５７内のＭＯＳトランジスタ１５
０、１５１、１５４と等価であり、等価回路５８はこれ
らのＭＯＳトランジスタ１５２、１５３、１５５を含ん
で構成される。

【０１３５】ＭＯＳトランジスタ１４６はＭＯＳトラン
ジスタ１４７と等価であり、ＭＯＳトランジスタ１４
０、１４１はＲＯＭセル１３９、１５７内のＭＯＳトラ
ンジスタ１３８、１５６と等価である。またＭＯＳトラ
ンジスタ１３４、１３５、ＭＯＳインバータ１３６、１
３７は、ＣＧＲＯＭ５９の出力セル内のＭＯＳトランジ
スタ１３０、１３１、ＭＯＳインバータ１３２、１３３
と等価である。等価回路６０は、これらのＭＯＳトラン
ジスタ１４６、１４０、１４１、１３４、１３５、ＭＯ
Ｓインバータ１３６、１３７を含んで構成される。

【０１３６】表示データＲＡＭ５５及びその等価回路５
６から同時に出力されるＡＲＯＭ（文字コード信号）８
０及びＥＩＲＯＭ７３が、ＣＧＲＯＭ用のアドレスデコ
ーダ５７及びその等価回路５８に同時に入力され、ＣＧ
ＲＯＭ５９及びその等価回路６０を経由して、ＤＬＡＴ
（文字パターンデータ）８２及びＥＩＬＡＴ７５が同時
に出力される。即ちＥＩＬＡＴ７５は、アドレスデコー
ダ５７用の等価回路５８及びＣＧＲＯＭ５９用の等価回
路６０によって自己的にタイミング調整される。

【０１３７】次にアドレスデコーダ６１及びその等価回
路６２の詳細な回路構成について図２２を用いて説明す
る。

【０１３８】ＭＯＳトランジスタ１６２〜１６５は直列
ＲＯＭを構成する。ＭＯＳトランジスタ１６０により直
列ＲＯＭからのデータ読み出しが制御され、ＭＯＳイン
バータ１７４により直列ＲＯＭからの信号が増幅され
る。ＭＯＳトランジスタ１７０、１７１はそれぞれプリ
チャージ用、電位固定用である。等価回路６２は、アド
レスデコーダ６１内の１アドレスライン分のＲＯＭと同
等に構成されており、相違するのはＭＯＳトランジスタ
１６６〜１６９が読み出し信号７５によって制御されて
いる点である。

【０１３９】アドレス信号７７の状態に応じてアドレス
ラインのいずれか（４８のいずれか）が選択され、これ
によりアドレス信号７７がアドレスデコードされる。次
にＥＩＬＡＴ７５がＨレベルになると、アドレスデコー
ドされた信号が変換アドレス信号４８としてドライバー
回路６３へと出力される。そしてこの変換アドレス信号
（取り込み信号に相当）４８に基づき、すでに出力され
ているＤＬＡＴ（文字パターンデータ）８２がドライバ
ー回路６３にラッチし蓄積される。それと同時に等価回
路６２はＲＳラッチ回路５２へとＲＳ７６を出力する。
即ちＲＳ７６は等価回路６２によって自己的にタイミン
グ調整される。

【０１４０】次にＲＳラッチ回路５２の具体的構成につ
いて図２３を用いて説明する。

【０１４１】ＲＳラッチ回路５２は、ＮＡＮＤ１８０、
１８１、１８２、ＭＯＳインバータ１８３を含む。クロ
ック信号ＣＫ７０及びプリチャージ信号ＲＳ７６は共に
Ｈレベルで有効レベル（アクティブ）になる。即ちＣＫ
７０がＨレベルになるとＥＩＲＡＭ７１はＬレベルにな
り、表示データＲＡＭ５５からドライバー回路６３へと
送るデータの読み出し動作を行う。そしてその読み出し
動作の終了を示す信号であるＲＳ７６がＨレベルになる
と、ＥＩＲＡＭ７１はＨレベルになり、プリチャージ動
作が開始される。

【０１４２】なお実施例１０では、等価回路が５個ある
場合（５４、５６、５８、６０、６２）の構成を説明し
たが、アドレスデコーダ、メモリ等の数を増やし等価回
路を６個以上設けた構成としても構わない。またアドレ
スデコーダ及びメモリーと、等価回路とは、出力を同時
にするとして主に上記説明を行ったが、等価回路の出力
がアドレスデコーダ及びメモリーの出力よりも遅くなる
ようにしてもよい。即ち、製造バラツキ等考慮して、等
価回路の出力がアドレスデコーダ及びメモリーの出力よ
り遅くなるように、ある程度のマージンをもたせた等価
回路の設計及び設定を行うことが好ましい。

【０１４３】以上のように本実施例によれば、クロック
信号ＣＫ７０の１周期の期間（１Ｃの期間）に１水平ド
ットラインの中の１文字分の表示データの読み出しが行
われる。このようにデータの読み出しからラッチまでの
１連のオペレーションの制御を、クロック信号ＣＫ７０
だけで行うことができる。これは各回路に等価回路を設
け、制御信号となる読み出し信号の遅延時間が、データ
読み出しの遅延時間と同等になるように等価回路を構成
することで実現される。これにより、各回路のアクセス
タイムを考慮したタイミング信号を発生させる必要がな
くなり、高い周波数のクロック信号（読み出し信号の３
〜５倍）を使用する必要が無くなる。ＣＭＯＳ回路の消
費電流ＩＤＤは、周波数ｆ、電圧Ｖ、負荷容量Ｃとする
と、ＩＤＤ＝ｆ×Ｖ×Ｃとなる。従ってクロック周波数
の低減により、消費電流を１／３〜１／５に低減でき
る。このように本実施例によれば、制御回路を削減で
き、且つこの回路の削減及び発振周波数の低減により消
費電流の低減を実現できる。

【０１４４】また等価回路を設けることで読み出し及び
プリチャージ動作等のタイミングを自己制御できるた
め、発振装置からのクロック信号の１周期で、無駄な
く、読み出し及びプリチャージ動作を制御でき、装置の
低消費電力化及び高速動作化を実現できる。

【０１４５】（実施例１１）実施例１１はドライバ回路
の具体的な構成を示す実施例であり、図２４にその構成
が示される。

【０１４６】図２４に示すように、ドライバ回路（以
下、信号駆動回路と呼ぶ）６３は、駆動部４１５、ライ
ンメモリ４１６、４１７を含む。駆動部４１５は駆動回
路４１５-a、４１５-b、４１５-1〜４１５-n/5を含み、
ラインメモリ４１６はラッチ回路４１６-a、４１６-b、
４１６-1〜４１６-n/5を含み、ラインメモリ４１７は第
２ラッチ回路４１７-a、４１７-b、第１ラッチ回路４１
７-1〜４１７-n/5を含む。信号駆動回路６３の出力は、
マトリックスパネル４５３上の信号電極ＳＡ１〜ＳＡ
５、Ｓ１〜Ｓｎ、ＳＢ１〜ＳＢ５に出力される。マトリ
ックスパネル４５３上には、液晶素子等の表示画素がマ
トリックス状に配置されるとともに、複数の信号電極Ｓ
Ａ１〜ＳＡ５、Ｓ１〜Ｓｎ、ＳＢ１〜ＳＢ５及び走査電
極Ｃｓ１、Ｃ１〜Ｃｍ、Ｃｓ２が交差して配置される。
ここでＳ１〜Ｓｎ、Ｃ１〜Ｃｍは文字表示用であり、Ｓ
Ａ１〜ＳＡ５、ＳＢ１〜ＳＢ５、Ｃｓ１、Ｃｓ２はアイ
コン表示用である。図２５には、実施例１１によりマト
リックスパネル４５３上に表示される表示画面の一例が
示される。表示画面上には、文字１２２０及びアイコン
１２２２〜１２３０が表示されている。そして表示画面
の上側にあるアイコン表示領域には通話マークアイコン
１２２２、電話マークアイコン１２２４が表示され、左
右側にあるアイコン表示領域には電池のバッテリー残量
を示すインジケーターアイコン１２２６、１２２８が表
示されている。また表示画面の下側にあるアイコン表示
領域には電池マークアイコン１２３０が表示されてい
る。このように実施例１１によれば、表示画面の上下及
び左右にアイコンを表示できる。

【０１４７】駆動部４１５は、信号電極ＳＡ１〜ＳＡ
５、Ｓ１〜Ｓｎ、ＳＢ１〜ＳＢ５を駆動するための信号
を生成するものであり、これにより図２５に示すような
文字及びアイコンの表示が可能となる。ここで駆動回路
４１５-a、４１５-bはアイコン表示用であり、駆動回路
４１５-1〜４１５-n/5は文字表示用である。ラインメモ
リ４１６は、ラインメモリ４１７からのデータをラッチ
パルスＬＰ４１１によりラッチするものであり、ラッチ
されたデータは１水平期間毎に駆動部４１５に転送され
る。ここでラッチ回路４１６-a、４１６-bはアイコン表
示用であり、ラッチ回路４１６-1〜４１６-n/5は文字表
示用である。ラインメモリ４１７は、ＣＧＲＯＭ５９か
ら出力されるＤＬＡＴ８２を、取り込み信号４８（４８
-a、４８-b、４８-1〜４８-n/5）に基づいて時分割に格
納するものである。ここで第２ラッチ回路４１７-a、４
１７-b、取り込み信号４８-a、４８-bはアイコン表示用
であり、第１ラッチ回路４１７-1〜４１７-n/5、４８-1
〜４８-n/5は文字表示用である。

【０１４８】ＣＧＲＯＭ５９は、文字パターンデータの
みならずアイコンパターンデータも発生する。そして発
生した文字パターンデータ、アイコンパターンデータ
は、ＣＧＲＯＭ５９に含まれるマルチプレクサ４１２に
よりマルチプレクスされ、文字パターンデータ、アイコ
ンパターンデータが時系列に並んだ信号であるＤＬＡＴ
８２が生成される。そしてＤＬＡＴ８２に含まれる文字
パターンデータは、取り込み信号４８-1〜４８-n/5によ
り第１ラッチ回路４１７-1〜４１７-n/5に順次格納され
る。一方、ＤＬＡＴ８２に含まれるアイコンパターンデ
ータは、取り込み信号４８-a〜４８-bにより第２ラッチ
回路４１７-a、４１７-bに格納される。これにより第１
ラッチ回路４１７-1〜４１７-n/5に対応する信号電極Ｓ
１〜Ｓｎ上に文字が表示されると共に、第２ラッチ回路
４１７-a、４１７-bに対応する信号電極ＳＡ１〜ＳＡ
５、ＳＢ１〜ＳＢ５上にアイコンが表示される。

【０１４９】また例えば所定のアイコンパターンデータ
がＤＬＡＴ８２として出力されている時に、取り込み信
号４８-a、４８-bを同時に発生すれば、図２５に示すよ
うに同一アイコン（インジケーターアイコン１２２６、
１２２８）を２つの異なる領域に同時に表示できる。ま
た、アイコンパターンデータがＤＬＡＴ８２として出力
されている時に、例えば取り込み信号４８-2を発生すれ
ば、文字表示領域へアイコン表示することも可能とな
る。このように本実施例によれば、マトリックスパネル
４５３上の任意の領域へ文字及びアイコンを表示でき
る。これによりマトリックスパネル上への、より複雑で
高度な画像表示が可能となる。また本実施例によれば、
文字あるいはアイコンの移動を行うこともできる。この
文字等の移動も取り込み信号４８の発生タイミングを制
御することにより可能となる。このような文字等の移動
が可能となると、例えば携帯電話において、ダイヤルボ
タンを押す毎に前に押した番号の文字を表示パネルにお
いて左側に移動する等の処理が可能となる。

【０１５０】さて取り込み信号４８を発生するアドレス
デコーダ６１は、図２４に示すようにデコーダ回路４１
０（４１０-a、４１０ー1〜４１０-n/5、４１０-b）及び
等価回路６２を含む。取り込み信号４８（４８-a、４８
ー1〜４８-n/5、４８-b）の発生タイミングは、デコーダ
回路４１０におけるＲＯＭプログラミングの設定等によ
り制御できる。デコーダ回路４１０-aは１アドレスライ
ン分の直列ＲＯＭ及び出力セルに相当するものであり、
例えば図２２のＭＯＳトランジスタ１６０〜１６５、１
７０、１７１及びＭＯＳインバータ１７４を含むもので
ある。デコーダ回路４１０ー1〜４１０-n/5、４１０-bも
同様である。従ってＲＯＭプログラミングの設定によ
り、即ちどのＭＯＳトランジスタのドレイン及びソース
領域をショートするかを設定することにより、取り込み
信号（変換アドレス信号）４８の発生タイミング（有効
となるタイミング）を制御できる。ＡＬＡＴ７７は、例
えば（００００）、（０００１）・・・・（１１１１）
というように順次インクリメントされ、デコーダ回路４
１０-aはこのＡＬＡＴ７７をデコードする。そしてＡＬ
ＡＴ７７が所定値になった時にデコーダ回路４１０-aが
選択され取り込み信号４８-aが発生し、これによりその
時にＤＬＡＴ８２として出力されているデータが第２ラ
ッチ回路４１７-aに格納される。例えばＡＬＡＴ７７が
所定値の時に、デコーダ回路４１０-a、４１０ーbの両方
を選択し、取り込み信号４８-a、４８ーbの両方を発生す
るようにすれば、図２５のように同一のアイコン（イン
ジケーターアイコン１２２６、１２２８）を異なる場所
に表示できる。

【０１５１】また等価回路６２は、図２２において説明
したように、デコーダ回路と同様の回路構成となってお
り、取り込み信号４８が発生される（有効になる）のと
ほぼ同時（又は遅く）にＲＳ７６を有効にする。これに
より少なくともラインメモリ４１７にデータが書き込ま
れた時点又はそれ以降にＲＳ７６を有効にし、表示デー
タＲＡＭ、ＣＧＲＯＭ等をプリチャージ動作に移行させ
ることが可能となる。

【０１５２】なお実施例１１では、ラインメモリ４１７
等に格納されるデータ（ＤＬＡＴ８２に含まれるデー
タ）として文字パターンデータとアイコンパターンデー
タの２種類のデータを考えた。しかしながら本発明はこ
れに限らず、ラインメモリ４１７に第１〜第Ｌ（Ｌは整
数）の種類のデータを格納するようにしてもよい。この
場合には、ラインメモリ４１７は第１〜第Ｌのラッチ回
路を含むことになる。但し、第１〜第Ｌラッチ回路の回
路構成はお互いに同じものであっても構わない。

【０１５３】（実施例１２）実施例１２は、表示データ
処理装置に含まれる等価回路を用いて発振信号を生成す
る実施例であり、図２６にその構成を示す。

【０１５４】等価回路２１は、実施例７（図９参照）の
等価回路３５４及び３５６、実施例８及び実施例９（図
１１及び図１３参照）の等価回路３５４、３５６及び３
５８、実施例１０（図１５参照）の等価回路５４、５
６、５８、６０及び６２に相当するものである。そして
図２６に示すように等価回路２１の出力、例えば実施例
７の第３信号３７３、実施例８の第４信号３７６等を第
１信号として帰還し、自己発振ループを形成する。これ
により等価回路２１による信号ディレイ等を利用した発
振が可能となる。

【０１５５】この時、図２６に示すように、発振周波
数、デューティ比の少なくとも一方を制御できる制御手
段９００を設けることが望ましい。このようにすれば例
えば等価回路２１のディレイ値等が製造プロセスのバラ
ツキ等に依存して変動し、得られる発振周波数数が変動
した場合において、発振周波数を、発振装置に要求され
る周波数に近づけることが可能となる。またデューティ
比を制御して、表示データ処理装置内のメモリ等を適正
に動作させることが可能となる。

【０１５６】図２７には、等価回路２１の出力を遅延回
路２０を介して等価回路２１の入力に帰還して、リング
オシレータを形成した場合の構成例が示される。この場
合には、遅延回路２０が制御手段９００に相当し、遅延
回路２０における信号ディレイを調整することで発振周
波数等を制御できる。ここで遅延回路２０は、波形整形
用のインバータ、バッファ等で代用することもできる。
図２８には、実施例７の回路において、遅延回路２０を
設けると共に自己発振ループを形成し、リングオシレー
タを形成した場合の例が示される。

【０１５７】従来のリングオシレータを１０Ｋ〜５００
ＫＨｚ程度の低い周波数で発振させようとすると、回路
規模もしくは素子数が非常に大きくなり実用に適さない
という問題があった。しかしながら実施例１２によれ
ば、等価回路のディレイを利用しているため、回路規模
をそれほど大きくすることなく、このような低い周波数
での発振が可能になる。

【０１５８】図２９には、本実施例と実施例１とを組み
合わせて発振周波数及びデューティ比の両方を制御する
場合の構成例が示される。図２９と図１を比較すれば理
解されるように、この構成では、実施例１のＭＯＳバッ
ファ３０１の出力に等価回路２１が付加される。この
時、ＭＯＳバッファ３０１と等価回路２１とによりバッ
ファ手段が構成される。但しＭＯＳバッファ３０１につ
いては必ずしも設ける必要はない。

【０１５９】図３０には、本実施例と実施例３とを組み
合わせて発振周波数及びデューティ比の両方を制御する
場合の構成例が示される。ここで例えば等価回路２１の
遅延時間をｔ（２１）とし、電流源１１、１２の値をそ
れぞれＩｎ、Ｉｐとする。すると発振周波数ｆＯＳＣ１
２は、 ｆＯＳＣ１２＝１／｛Ｔｎ＋Ｔｐ＋ｔ（２１）｝、 となる。但しＴｎ＝Ｃ×Ｖ／Ｉｎ、Ｔｐ＝Ｃ×Ｖ／Ｉｐ
であり、ＭＯＳバッファ１のディレイ値は除いている。
よって電流源１１、１２の電流値Ｉｎ、Ｉｐを調整する
ことによって、発振周波数ｆＯＳＣ１２を自由に調整及
び設定できる。

【０１６０】以上説明した実施例１２によると、実施例
１〜６の発振装置と実施例７〜１１の表示データ処理装
置の双方の利点を得ることができる。そして表示データ
処理装置内に含まれる回路（メモリ等）に対して動作時
間を無駄なく割り当てることができると共に、これらの
回路の有するディレイ値等を用いて発振装置の発振周波
数を決めることができる。これにより製造プロセスの変
動に影響されにくく、また低消費電力で高速動作が可能
な表示データ処理装置を提供できる。

【０１６１】なお、本発明は上記実施例１〜実施例１２
に限定されるものではなく、本発明の要旨の範囲内で種
々の変形実施が可能である。

【０１６２】例えば実施例１の充電手段、放電手段の具
体的構成は実施例２〜６で説明したものに限らない。ま
た図４ではバイアス回路、バイアス調整回路を設けた
が、これらを設けなくてもよく、またバイアス回路、バ
イアス調整回路の構成も実施例４〜６で説明したものに
限らない。

【０１６３】また表示データ処理装置に含まれるメモリ
も、表示データＲＡＭ、ＣＧＲＯＭ等に限らず、各種の
メモリを考えることができる。またメモリ間等に他の回
路を挿入した場合も本発明の均等な範囲に含まれる。ま
た格納手段は、少なくともデータを格納できるものであ
れば、ラッチ回路、メモリ等、種々のものを採用でき
る。更にアドレスデコーダも実施例１０等で説明した構
成に限られるものではない。

【０１６４】また実施例１〜６の発振装置を実施例７〜
１２に組み合わせると、低消費電力化、回路の小規模化
等の観点で特に効果があるが、実施例７〜１２に組み合
わせる発振装置は実施例１〜６に示すものに限られるも
のではない。即ち、発振信号のデューティ比、あるいは
発振周波数を制御できる発振装置であれば、実施例７〜
１２との組み合わせにより低消費電力化等を図ることが
できる。例えば図３１に示す構成の発振装置では、ＭＯ
Ｓバッファ３０１の出力に基づき選択回路３０２により
充電手段３０７、放電手段３０８のいずれかを選択し、
ＭＯＳバッファ３０１の入力に対する充放電を行う。こ
れにより発振信号の発振周波数、デューティ比を自由に
調整できる。また例えば図３２（Ａ）、（Ｂ）、図３３
（Ａ）、（Ｂ）に示すように、高周波の発振信号が出力
される発振装置７００と、波形整形回路７１０、７２０
とを組み合わせることでも、デューティ比の調整は可能
である。ここで図３２（Ａ）の波形整形回路７１０は、
インバータ７１２〜７１５及びＡＮＤ回路７１６を含
む。そして図３２（Ｂ）に示すように、発振装置７００
からの発振信号Ｅ（発振周期ＴOSC）と、これを遅延さ
せた信号Ｆ（ディレイ値Ｔdelay）とをＡＮＤ回路７１
６に入力することで、信号Ｇを得ることができる。この
時のデューティ比Ｄは、 Ｄ＝（ＴOSC−Ｔdelay）／ＴOSC となる。従ってＴdelayを制御することでデューティ比
を調整できる。

【０１６５】また図３３（Ａ）の波形整形回路７２０
は、Ｄフィリップフロップ７２２、７２４及びＡＮＤ回
路７２６を含む。そして、Ｄフィリップフロップ７２
２、７２４のクロック端子には発振装置７００からの発
振信号Ｅが入力され、Ｄフィリップフロップ７２２、７
２４の出力をＡＮＤ回路７２６に入力することで、信号
Ｈを得ることができる。図３３（Ｂ）から明らかなよう
に、デューティ比を２５パーセントとするためには信号
Ｈの２倍の周波数を有する発振信号Ｅが必要とされ、デ
ューティ比を１２．５パーセントとするためには信号Ｈ
の４倍の周波数を有する発振信号Ｅが必要とされる。以
上のように波形整形回路を設ける構成とすると、消費電
力の点では実施例１〜６の発振装置よりも不利となる
が、実施例７〜１２と組み合わせることで、メモリ、タ
イミング発生回路等における消費電力を低減できる。こ
れにより装置全体としては消費電力の低減を図れる。

【０１６６】また本発明は、少なくとも複数の表示デー
タ処理用メモリを有するものであれば、単純マトリック
ス型の液晶表示装置のみならずアクティブマトリックス
型液晶表示装置等にも適用でき、また液晶素子以外の表
示素子を用いた表示装置にも適用できる。

【０１６７】

【発明の効果】以上説明したように本発明によれば、発
振信号の発振周波数、デューティ比をフレキシブルに簡
易に正確に調整でき、低消費電力化、回路規模の削減等
が図れる。

【０１６８】また本発明によれば、読み出し動作を自己
的に制御でき、各種タイミング信号を発生する必要がな
くなるため、低消費電力化、回路規模の削減等が可能と
なる。

【０１６９】また本発明によれば、読み出し動作のみな
らずプリチャージ動作も自己的に制御でき、クロック信
号の１周期で、無駄なく、読み出し動作及びプリチャー
ジ動作を制御できる。

【０１７０】また本発明によれば、例えば文字、アイコ
ン等を所望の配置で例えばマトリックスパネル等に表示
でき、複雑な画像表示を簡易に実現できる。

【０１７１】また本発明によれば、発振装置のデューテ
ィ比を制御するだけで、読み出し時間、プリチャージ時
間を制御でき、データ処理に必要な最低周波数の発振ク
ロック信号で表示データ処理装置を動作させることがで
きる。

【０１７２】また本発明によれば、表示処理装置内に含
まれる回路に対して動作時間を無駄なく割り当てること
ができ、これらの回路の有するディレイ値等を用いて発
振装置の発振周波数を決めることができる。これにより
製造プロセスの変動に影響されにくい表示データ処理装
置を提供できる。

【０１７３】

【図面の簡単な説明】

【図１】実施例１の発振装置の構成を示す図である。

【図２】実施例１の動作を示す波形図である。

【図３】実施例２の発振装置の構成を示す図である。

【図４】実施例３の発振装置の構成を示す図である。

【図５】実施例３の動作を示す波形図である。

【図６】電流源及びバイアス回路の具体的構成を示す図
である。

【図７】電流源及びバイアス回路の具体的構成を示す図
である。

【図８】図８（Ａ）〜（Ｄ）は、バイアス調整回路の具
体的構成を示す図である

【図９】実施例７の表示データ処理装置の構成を示す図
である。

【図１０】実施例７の動作を示すタイミングチャート図
である。

【図１１】実施例８の表示データ処理装置の構成を示す
図である。

【図１２】実施例８の動作を示すタイミングチャート図
である。

【図１３】実施例９の表示データ処理装置の構成を示す
図である。

【図１４】表示データ処理装置がＮ個のメモリを含む場
合の構成の例を示す図である。

【図１５】実施例１０の表示データ処理装置の構成を示
す図である。

【図１６】従来の手法で表示データ処理装置を構成した
比較例を示す図である。

【図１７】実施例１０の動作を示すタイミングチャート
図である。

【図１８】比較例の動作を示すタイミングチャート図で
ある。

【図１９】表示データＲＡＭ用のアドレスデコーダ及び
その等価回路の構成の一例を示す図である。

【図２０】表示データＲＡＭ及びその等価回路の構成の
一例を示す図である。

【図２１】ＣＧＲＯＭ用のアドレスデコーダ、ＣＧＲＯ
Ｍ及びその等価回路の構成の一例を示す図である。

【図２２】ドライバ回路用のアドレスデコーダ及びその
等価回路の構成の一例を示す図である。

【図２３】ＲＳラッチ回路の構成の一例を示す図であ
る。

【図２４】実施例１１（ドライバ回路の具体例）の構成
を示す図である。

【図２５】マトリックスパネル上に表示される表示画面
の一例である。

【図２６】表示データ処理装置に含まれる等価回路を用
いて発振信号を生成する実施例１１の構成を示す図であ
る。

【図２７】実施例１１によりリングオシレータを形成す
る場合の構成例を示す図である。

【図２８】実施例７との組み合わせでリングオシレータ
を形成する場合の構成例を示す図である。

【図２９】実施例１との組み合わせで発振周波数及びデ
ューティ比を制御する場合の構成例を示す図である。

【図３０】実施例３との組み合わせで発振周波数及びデ
ューティ比を制御する場合の構成例を示す図である。

【図３１】発振周波数及びデューテイ比の調整が可能な
発振装置の構成例を示す図である。

【図３２】図３２（Ａ）は波形整形回路を用いた発振装
置の構成の例を示す図であり、図３２（Ｂ）はそのタイ
ミングチャート図である。

【図３３】図３３（Ａ）は波形整形回路を用いた発振装
置の構成の他の例を示す図であり、図３３（Ｂ）はその
タイミングチャート図である。

【図３４】従来のＣＲ発振回路の構成を示す図である。

【図３５】従来のリングオシレータの構成を示す図であ
る。

【図３６】発振信号のデューティ比を可変できるＣＲ発
振回路の構成を示す図である。

【図３７】図３７（Ａ）は従来の表示データ処理装置の
構成例であり、図３７（Ｂ）はそのタイミングチャート
図である。

【符号の説明】

１、１３３、１３７ ＭＯＳバッファ ２、９９、１００、１０１、１０２、１０５、１０６、
１２０、１２１、１２２、１２３、１２４、１３２、１
３６、１４２、１４９、１７４、１７５、１７６、１７
７、１８３、２００、２０１、２０２、２０３、２０
７、２０８、２０９、２０１、 ＭＯＳインバータ ３、１１、２２、２４、２６、８５、８６、８７、８
８、８９、９０、９１、９２、９３、９４、１０８、１
０７、１１１、１１２、１１３、１３０、１３１、１３
４、１３５、１４３、１４４、１４５、１７０、１７
１、１７２、１７３Ｐ型ＭＯＳトランジスタ ４、１２、２３、２５、２７、９５、９６、９７、９
８、１０９、１１０、１１６、１１７、１１８、１１
９、１３８、１４０、１４１、１４６、１４７、１４
８、１５０、１５１、１５２、１５３、１５４、１５
５、１５６、１６０、１６１、１６２、１６３、１６
４、１６５、１６６、１６７、１６８、１６９ 第２Ｎ
型ＭＯＳトランジスタ ５、２０４ キャパシタ ６ 発振出力 ７、８、２９、３０、２０５ 抵抗 ９ 高電位側電源 １０ 低電位側電源 １１、１２ 電流源 １３、１４ バイアス端子 １５ 端子 １６ バイアス回路 １７ バイアス調整回路 １８ 周波数選択信号 ２０ 遅延回路 ２１ 等価回路 ２８ 可変抵抗 ３１、３２ スイッチ ３３、３４ フューズ ３５、３６ ＭＯＳトランジスタ ３７、３８ 制御信号 ５０ 発振装置 ５１ タイミング発生回路 ５２ ＲＳラッチ回路 ５３ 表示データＲＡＭ用のアドレスデコーダ ５４ 表示データＲＡＭ用のアドレスデコーダの等価回
路 ５５ 表示データＲＡＭ（表示データメモリ） ５６ 表示データＲＡＭの等価回路 ５７ ＣＧＲＯＭ用のアドレスデコーダ ５８ ＣＧＲＯＭ用のアドレスデコーダの等価回路 ５９ ＣＧＲＯＭ（文字パターン発生回路） ６０ ＣＧＲＯＭの等価回路 ６１ ドライバー回路用のアドレスデコーダ ６２ ドライバー回路用のアドレスデコーダの等価回路 ６３ ドライバー回路 ６４ 書き込み用のアドレスデコーダ ７０ 発振クロック １２５ ＲＡＭセル １２６ ＲＡＭ出力セル １３９ ＲＯＭセル １８０、１８１ １８２ ＮＡＮＤ ２０６ 発振出力 ２５０ 発振装置 ２５１ タイミング発生回路 ３０１ ＭＯＳバッファ ３０２ 選択手段 ３０３ 波形整形手段 ３０５ 帰還手段 ３０６ 発振クロック ３１０ 充電手段 ３１２ 第１電流制御手段 ３１４ 第１スイッチング手段 ３２０ 放電手段 ３２２ 第２電流制御手段 ３２４ 第２スイッチング手段 ３５２ 選択回路 ３５３ 第１メモリ（画像表示メモリ） ３５４ 第１等価回路 ３５５ 第２メモリ（画像表示パターン発生器） ３５６ 等価回路 ３５７ 格納手段（ラインメモリ） ３５８ 第３等価回路 ３７０ クロック信号ＣＫ ３７１ 第１信号 ３７２ 第２信号 ３７３ 第３信号 ３７６ 第４信号 ３７７ アドレス信号 ３７９ 第１データ ３８０ 第２データ

Claims (27)

【特許請求の範囲】
1. 【請求項１】 バッファ手段と、該バッファ手段の出力
   を入力に帰還する帰還手段と、該バッファ手段の入力に
   接続される充電手段及び放電手段とを含む発振装置であ
   って、 前記充電手段が、前記バッファ手段の出力に基づいてオ
   ン・オフされる第１スイッチング手段と、該第１スイッ
   チング手段を介して前記バッファ手段の入力に流れ込む
   電流を制御する第１電流制御手段とを含み、 前記放電手段が、前記バッファ手段の出力に基づいてオ
   ン・オフされる第２スイッチング手段と、該第２スイッ
   チング手段を介して前記バッファ手段の入力から流れ出
   す電流を制御する第２電流制御手段とを含むことを特徴
   とする発振装置。
2. 【請求項２】 請求項１において、 前記第１、第２スイッチング手段が、各々、前記バッフ
   ァ手段の出力がゲート電極に接続される第１、第２導電
   型の第１、第２トランジスタであり、前記第１、第２電
   流制御手段が第１、第２抵抗であることを特徴とする発
   振装置。
3. 【請求項３】 請求項１において、 前記第１、第２スイッチング手段が、前記バッファ手段
   の出力がゲート電極に接続される第１、第２導電型の第
   １、第２トランジスタであり、前記第１、第２電流制御
   手段が第１、第２電流源であることを特徴とする発振装
   置。
4. 【請求項４】 請求項３において、 前記第１電流源が第１導電型の第３トランジスタから成
   ると共に前記第２電流源が第２導電型の第４トランジス
   タから成り、 該第３、第４トランジスタのゲート電極に接続される第
   １、第２バイアス端子を有し、該第１、第２のバイアス
   端子へのバイアス電圧を制御することで前記第１、第２
   電流源を流れる第１、第２電流の少なくとも電流比を制
   御するバイアス回路を含むことを特徴とする発振装置。
5. 【請求項５】 請求項４において、 前記第１、第２電流の電流値の大きさを制御する手段を
   含むことを特徴とする発振装置。
6. 【請求項６】 請求項４又は５のいずれかにおいて、 前記バイアス回路が、 ゲート電極が前記第１バイアス端子に接続されると共に
   ドレイン領域が前記第２バイアス端子に接続される第１
   導電型の第５トランジスタと、ゲート電極及びドレイン
   領域が前記第１バイアス端子に接続される第１導電型の
   第６トランジスタと、ゲート電極及びドレイン領域が前
   記第２バイアス端子に接続される第２導電型の第７トラ
   ンジスタと、ゲート電極が前記第２バイアス端子に接続
   されると共にドレイン領域が前記第１バイアス端子に接
   続される第２導電型の第８トランジスタとを含むことを
   特徴とする発振装置。
7. 【請求項７】 請求項６において、 前記第３トランジスタのゲート電極に対して前記第１バ
   イアス端子の代わりに第３バイアス端子を接続し、 ゲート電極及びドレイン領域が前記第３バイアス端子に
   接続される第１導電型の第９トランジスタと、ゲート電
   極が前記第２バイアス端子に接続されると共にドレイン
   領域が前記第３バイアス端子に接続される第２導電型の
   第１０トランジスタとを含むことを特徴とする発振装
   置。
8. 【請求項８】 表示データの処理のためのＮ個（Ｎは整
   数）のメモリを含む表示データ処理装置であって、 第１信号が有効レベルになった場合にデータ読み出しを
   行う第１メモリと、 前記第１信号に基づいて第２信号を出力する回路であ
   り、少なくとも前記第１メモリからの読み出しデータが
   確定した時点又はそれ以降に前記第２信号を有効レベル
   にする第１等価回路と、 第Ｋ信号（１＜Ｋ≦Ｎ、Ｋは整数）が有効レベルになっ
   た場合に第（Ｋ−１）メモリの出力結果に基いたデータ
   読み出しを行う第Ｋメモリと、 前記第Ｋ信号に基づいて第（Ｋ＋１）信号を出力する回
   路であり、少なくとも前記第Ｋメモリからの読み出しデ
   ータが確定した時点又はそれ以降に前記第（Ｋ＋１）信
   号を有効レベルにする第Ｋ等価回路と、 第Ｎ等価回路から出力される第（Ｎ＋１）信号が有効レ
   ベルになった場合に第Ｎメモリからの読み出しデータが
   書き込まれる格納手段とを含むことを特徴とする表示デ
   ータ処理装置。
9. 【請求項９】 請求項８において、 前記第１〜第Ｎメモリ、格納手段の少なくとも１つが、
   前記第１〜第（Ｎ＋１）信号が非有効レベルとなった場
   合にプリチャージ動作を行うことを特徴とする表示デー
   タ処理装置。
10. 【請求項１０】 請求項９において、 前記第（Ｎ＋１）信号に基づいて第（Ｎ＋２）信号を出
    力する回路であり、少なくとも前記格納手段に前記読み
    出しデータが書き込まれた時点又はそれ以降に前記第
    （Ｎ＋２）信号を有効レベルにする第（Ｎ＋１）等価回
    路と、 前記第（Ｎ＋２）信号が有効レベルとなった場合に前記
    第１〜第（Ｎ＋１）信号の少なくとも１つを非有効レベ
    ルにし、前記第１〜第Ｎメモリ、格納手段の少なくとも
    １つにプリチャージ動作を選択させる手段とを含むこと
    を特徴とする表示データ処理装置。
11. 【請求項１１】 請求項８乃至１０のいずれかにおい
    て、 前記第１〜第Ｎメモリ、格納手段の少なくとも１つに入
    力されるアドレス信号から変換アドレス信号を生成する
    デコーダ手段と、 前記第１〜第（Ｎ＋１）信号のいずれかに基づいて前記
    第１〜第Ｎメモリ、格納手段のいずれかに対して該第１
    〜第（Ｎ＋１）信号の代わりとなる第１’〜第（Ｎ＋
    １）’信号を出力する回路であり、前記デコーダ手段か
    ら出力される前記変換アドレス信号が確定した時点又は
    それ以降に前記第１’〜第（Ｎ＋１）’信号を有効レベ
    ルにするデコーダ用等価回路とを含むことを特徴とする
    表示データ処理装置。
12. 【請求項１２】 請求項８乃至１１のいずれかにおい
    て、 前記格納手段が、第１〜第Ｌ（Ｌは整数）の種類の読み
    出しデータを取り込む第１〜第Ｌ格納手段から成り、 前記第Ｎメモリからの読み出しデータを１水平期間毎に
    時分割に前記格納手段に格納するための取り込み信号を
    発生すると共に、前記第１〜第Ｌの種類の読み出しデー
    タが前記第１〜第Ｌ格納手段に取り込まれるように前記
    取り込み信号の発生タイミングを制御する取り込み信号
    制御手段を含むことを特徴とする表示データ処理装置。
13. 【請求項１３】 請求項１２において、 前記取り込み信号制御手段が、前記格納手段に入力され
    るアドレス信号から変換アドレス信号を生成し、該変換
    アドレス信号を前記取り込み信号とするデコーダ手段よ
    り成ることを特徴とする表示データ処理装置。
14. 【請求項１４】 請求項８乃至１３のいずれかにおい
    て、 前記複数のメモリが、画像表示パターンのコード信号を
    記憶する手段と、該コード信号に基づいて画像表示パタ
    ーンを発生する手段とを含むことを特徴とする表示デー
    タ処理装置。
15. 【請求項１５】 請求項８乃至１４のいずれかにおい
    て、 前記第１信号を生成するための発振信号を出力する発振
    装置を含み、 該発振装置が、該発振信号のデューテイ比を制御する手
    段を含むことを特徴とする表示データ処理装置。
16. 【請求項１６】 請求項１５において、 前記発振装置が、バッファ手段と、該バッファ手段の出
    力を入力に帰還する帰還手段と、該バッファ手段の入力
    に接続される充電手段及び放電手段とを含み、 前記充電手段が、前記バッファ手段の出力に基づいてオ
    ン・オフされる第１スイッチング手段と、該第１スイッ
    チング手段を介して前記バッファ手段の入力に流れ込む
    電流を制御する第１電流制御手段とを含み、 前記放電手段が、前記バッファ手段の出力に基づいてオ
    ン・オフされる第２スイッチング手段と、該第２スイッ
    チング手段を介して前記バッファ手段の入力から流れ出
    す電流を制御する第２電流制御手段とを含むことを特徴
    とする表示データ処理装置。
17. 【請求項１７】 請求項８乃至１４のいずれかにおい
    て、 前記第（Ｎ＋１）信号、前記第（Ｎ＋２）信号のいずれ
    か一方を前記第１信号として帰還し自己発振ループを形
    成したことを特徴とする表示データ処理装置。
18. 【請求項１８】 請求項１７において、 前記自己発振ループにおける発振周波数、デューティ比
    の少なくとも一方を制御する手段を含むことを特徴とす
    る表示データ処理装置。
19. 【請求項１９】 請求項１８において、 前記第１〜第Ｎ等価回路又は前記第１〜第（Ｎ＋１）等
    価回路を含むバッファ手段と、該バッファ手段の出力を
    入力に帰還する帰還手段と、該バッファ手段の入力に接
    続される充電手段及び放電手段とを含み、 前記充電手段が、前記バッファ手段の出力に基づいてオ
    ン・オフされる第１スイッチング手段と、該第１スイッ
    チング手段を介して前記バッファ手段の入力に流れ込む
    電流を制御する第１電流制御手段とを含み、 前記放電手段が、前記バッファ手段の出力に基づいてオ
    ン・オフされる第２スイッチング手段と、該第２スイッ
    チング手段を介して前記バッファ手段の入力から流れ出
    す電流を制御する第２電流制御手段とを含むことを特徴
    とする表示データ処理装置。
20. 【請求項２０】 請求項８乃至１９のいずれかの表示デ
    ータ処理装置と、表示画素がマトリックス状に配置され
    るとともに複数の信号電極及び走査電極が交差して配置
    されるマトリックスパネルと、該マトリックスパネルの
    前記信号電極に駆動電圧を印加する信号駆動回路と、該
    マトリックスパネルの前記走査電極に駆動電圧を印加す
    る走査駆動回路とを含み、 前記表示データ処理装置の前記格納手段に格納されたデ
    ータに基づいて少なくとも前記信号駆動回路の駆動電圧
    を生成することを特徴とするマトリックス型表示装置。
21. 【請求項２１】 バッファ手段と、該バッファ手段の出
    力を入力に帰還する帰還手段と、該バッファ手段の入力
    に接続される充電手段及び放電手段とを用いて行う発振
    信号の生成方法であって、 前記充電手段に含まれる第１のスイッチング手段を前記
    バッファ手段の出力に基づいてオン・オフすると共に、
    該第１スイッチング手段を介して前記バッファ手段の入
    力に流れ込む電流を制御するステップと、 前記放電手段に含まれる第２のスイッチング手段を前記
    バッファ手段の出力に基づいてオン・オフすると共に、
    該第２スイッチング手段を介して前記バッファ手段の入
    力から流れ出す電流を制御するステップとを含むことを
    特徴とする発振信号生成方法。
22. 【請求項２２】 表示データの処理のためのＮ個（Ｎは
    整数）のメモリを用いて行う表示データ処理方法であっ
    て、 第１信号が有効レベルになった場合に第１メモリからの
    データ読み出しを行うステップと、 前記第１信号に基づいて第２信号を出力するステップで
    あり、少なくとも前記第１メモリからの読み出しデータ
    が確定した時点又はそれ以降に前記第２信号を有効レベ
    ルにするステップと、 第Ｋ信号（１＜Ｋ≦Ｎ、Ｋは整数）が有効レベルになっ
    た場合に第Ｋメモリからのデータ読み出しを第（Ｋ−
    １）メモリの出力結果に基いて行うステップと、 前記第Ｋ信号に基づいて第（Ｋ＋１）信号を出力するス
    テップであり、少なくとも前記第Ｋメモリからの読み出
    しデータが確定した時点又はそれ以降に前記第（Ｋ＋
    １）信号を有効レベルにするステップと、 第（Ｎ＋１）信号が有効レベルになった場合に第Ｎメモ
    リからの読み出しデータを格納手段に書き込むステップ
    とを含むことを特徴とする表示データ処理方法。
23. 【請求項２３】 請求項２２において、 前記第１〜第Ｎメモリ、格納手段の少なくとも１つに、
    前記第１〜第（Ｎ＋１）信号が非有効レベルとなった場
    合にプリチャージ動作を行わせることを特徴とする表示
    データ処理方法。
24. 【請求項２４】 請求項２３において、 前記第（Ｎ＋１）信号に基づいて第（Ｎ＋２）信号を出
    力するステップであり、少なくとも前記格納手段に前記
    読み出しデータが書き込まれた時点又はそれ以降に前記
    第（Ｎ＋２）信号を有効レベルにするステップと、 前記第（Ｎ＋２）信号が有効レベルとなった場合に前記
    第１〜第（Ｎ＋１）信号の少なくとも１つを非有効レベ
    ルにし、前記第１〜第Ｎメモリ、格納手段の少なくとも
    １つにプリチャージ動作を選択させるステップとを含む
    ことを特徴とする表示データ処理方法。
25. 【請求項２５】 請求項２２乃至２４のいずれかにおい
    て、 前記格納手段が、第１〜第Ｌ（Ｌは整数）の種類の読み
    出しデータを取り込む第１〜第Ｌ格納手段から成り、 前記第Ｎメモリからの読み出しデータを１水平期間毎に
    時分割に前記格納手段に格納するための取り込み信号を
    発生すると共に、前記第１〜第Ｌの種類の読み出しデー
    タが前記第１〜第Ｌ格納手段に取り込まれるように前記
    取り込み信号の発生タイミングを制御するステップを含
    むことを特徴とする表示データ処理方法。
26. 【請求項２６】 請求項２２乃至２５のいずれかにおい
    て、 前記第１信号を生成するための発振信号を出力する発振
    ステップを含み、 該発振ステップが、発振信号のデューテイ比を制御する
    ステップを含むことを特徴とする表示データ処理方法。
27. 【請求項２７】 請求項２２乃至２５のいずれかにおい
    て、 前記第（Ｎ＋１）信号、前記第（Ｎ＋２）信号のいずれ
    か一方を前記第１信号として帰還し自己発振ループを形
    成することを特徴とする表示データ処理方法。