JPH1022791A - 発振回路とそれを利用したｐｌｌ回路 - Google Patents
発振回路とそれを利用したｐｌｌ回路Info
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- JPH1022791A JPH1022791A JP8169272A JP16927296A JPH1022791A JP H1022791 A JPH1022791 A JP H1022791A JP 8169272 A JP8169272 A JP 8169272A JP 16927296 A JP16927296 A JP 16927296A JP H1022791 A JPH1022791 A JP H1022791A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】ＩＣ上の抵抗の製造上のバラツキに原因するク
ロック周波数のバラツキの問題を改善する。 【解決手段】オペレーションアンプＡＭＰ１の出力Ｎ１
がスイッチＳ４とＳ５のオン、オフに応じて、定電圧Ｖ
ＲＨとＶＲＬとの間を上昇または下降し、定電圧と比較
され、ＨまたはＬのクロック信号Ｖｏｕｔ（ＣＬＫ）が
生成される。そして、ノードＮ１の上昇と下降のスピー
ド（傾き）が入力電圧Ｖｉｎの大きさに依存し、入力電
圧に従う周波数を持つ出力が生成される。
ロック周波数のバラツキの問題を改善する。 【解決手段】オペレーションアンプＡＭＰ１の出力Ｎ１
がスイッチＳ４とＳ５のオン、オフに応じて、定電圧Ｖ
ＲＨとＶＲＬとの間を上昇または下降し、定電圧と比較
され、ＨまたはＬのクロック信号Ｖｏｕｔ（ＣＬＫ）が
生成される。そして、ノードＮ１の上昇と下降のスピー
ド（傾き）が入力電圧Ｖｉｎの大きさに依存し、入力電
圧に従う周波数を持つ出力が生成される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧に比例し
た周波数を有するクロック出力を生成する電圧制御の発
振回路とそれを利用したＰＬＬ（Phase Locked Loop)回
路に関する。
た周波数を有するクロック出力を生成する電圧制御の発
振回路とそれを利用したＰＬＬ（Phase Locked Loop)回
路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、受信信号に同期した出力
を生成する回路として、例えばデジタル表示装置や無線
装置等で広く使用されている。このＰＬＬ回路は、通
常、入力信号と出力信号をＮ分の１に分周した比較信号
との位相を比較し、その位相差に応じた電圧値に比例す
る周波数を出力する電圧制御発振回路を備えている。
を生成する回路として、例えばデジタル表示装置や無線
装置等で広く使用されている。このＰＬＬ回路は、通
常、入力信号と出力信号をＮ分の１に分周した比較信号
との位相を比較し、その位相差に応じた電圧値に比例す
る周波数を出力する電圧制御発振回路を備えている。
【０００３】従来の電圧制御発振回路は、例えば入力電
圧の値に応じた電流を生成し、その電流で所定の容量を
所定の定電圧間で充放電し、その充放電に同期したクロ
ック信号を出力する。入力電圧に応じて生成される電流
の値は、入力電圧と所定の抵抗とから決定し、充放電の
スピードがその電流値と容量値から決定される。従っ
て、クロック信号の周波数は電流値と容量値から決定さ
れる。
圧の値に応じた電流を生成し、その電流で所定の容量を
所定の定電圧間で充放電し、その充放電に同期したクロ
ック信号を出力する。入力電圧に応じて生成される電流
の値は、入力電圧と所定の抵抗とから決定し、充放電の
スピードがその電流値と容量値から決定される。従っ
て、クロック信号の周波数は電流値と容量値から決定さ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
内部に形成される抵抗の値は、その不純物濃度、面積、
深さ等で決定し、製造プロセス上のバラツキを含んでし
まう。また、容量はその面積、誘電体層の厚み、誘電率
等で決定し、同様に製造プロセス上のバラツキを含む。
従って、電圧制御発振回路の出力周波数も、製造バラツ
キの影響を受け、入力電圧値に正確に制御された周波数
のクロック信号を生成することができない。
内部に形成される抵抗の値は、その不純物濃度、面積、
深さ等で決定し、製造プロセス上のバラツキを含んでし
まう。また、容量はその面積、誘電体層の厚み、誘電率
等で決定し、同様に製造プロセス上のバラツキを含む。
従って、電圧制御発振回路の出力周波数も、製造バラツ
キの影響を受け、入力電圧値に正確に制御された周波数
のクロック信号を生成することができない。
【０００５】そこで、本発明の目的は、製造バラツキの
影響を受けない周波数のクロック信号を発生することが
できる電圧制御の発振回路を提供することにある。
影響を受けない周波数のクロック信号を発生することが
できる電圧制御の発振回路を提供することにある。
【０００６】更に、本発明の目的は、スイッチドキャパ
シタフィルタを利用して製造バラツキの影響を受けない
周波数のクロック信号を発生することができる電圧制御
の発振回路を提供することにある。
シタフィルタを利用して製造バラツキの影響を受けない
周波数のクロック信号を発生することができる電圧制御
の発振回路を提供することにある。
【０００７】更に、本発明の目的は上記の電圧制御の発
振回路を利用したＰＬＬ回路を提供することにある。
振回路を利用したＰＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的は、本発明に
よれば、入力電圧の値に応じた周波数の出力クロック信
号を発生する電圧制御の発振回路において、前記入力電
圧に接続され、制御クロックによりスイッチング動作
し、該入力電圧に応じた正電流を供給する第一のスイッ
チドキャパシタフィルタと、前記入力電圧に接続され、
制御クロックによりスイッチング動作し、該入力電圧に
応じた負電流を供給する第二のスイッチドキャパシタフ
ィルタと、前記出力クロック信号に同期して導通制御さ
れる第一のスイッチを介して前記第一と第二のスイッチ
ドキャパシタフィルタが、交互にその一方の入力端子に
接続され、他方の入力端子に定電圧が供給され、該一方
の入力端子と出力端子の間に設けられたフィードバック
回路を介して、前記正電流が供給される時に該出力端子
の電位が下降し、前記負電流が供給される時に該出力端
子の電位が上昇するオペレーションアンプと、該オペレ
ーションアンプの出力端子の電位と、前記出力クロック
信号に同期して切り換えられる第一の定電圧及びそれよ
り低い第二の定電圧とを交互に比較して前記出力クロッ
ク信号を出力する比較回路とを有することを特徴とする
発振回路を提供することにより達成される。
よれば、入力電圧の値に応じた周波数の出力クロック信
号を発生する電圧制御の発振回路において、前記入力電
圧に接続され、制御クロックによりスイッチング動作
し、該入力電圧に応じた正電流を供給する第一のスイッ
チドキャパシタフィルタと、前記入力電圧に接続され、
制御クロックによりスイッチング動作し、該入力電圧に
応じた負電流を供給する第二のスイッチドキャパシタフ
ィルタと、前記出力クロック信号に同期して導通制御さ
れる第一のスイッチを介して前記第一と第二のスイッチ
ドキャパシタフィルタが、交互にその一方の入力端子に
接続され、他方の入力端子に定電圧が供給され、該一方
の入力端子と出力端子の間に設けられたフィードバック
回路を介して、前記正電流が供給される時に該出力端子
の電位が下降し、前記負電流が供給される時に該出力端
子の電位が上昇するオペレーションアンプと、該オペレ
ーションアンプの出力端子の電位と、前記出力クロック
信号に同期して切り換えられる第一の定電圧及びそれよ
り低い第二の定電圧とを交互に比較して前記出力クロッ
ク信号を出力する比較回路とを有することを特徴とする
発振回路を提供することにより達成される。
【０００９】スイッチドキャパシタフィルタの等価的な
抵抗値が、それを構成する容量と制御のクロックの周波
数の積の逆数となるので、製造バラツキの影響をなくす
ことができる。
抵抗値が、それを構成する容量と制御のクロックの周波
数の積の逆数となるので、製造バラツキの影響をなくす
ことができる。
【００１０】この第一のスイッチドキャパシタフィルタ
は、一例として、一方の電極が定電圧端に接続され、他
方の電極が前記制御クロックにより制御される第二のス
イッチを介して交互に前記入力電圧と前記第一のスイッ
チに接続される容量を有し、該容量の値と該制御クロッ
クの周波数の積の逆数に応じた等価抵抗を有することを
特徴とする。
は、一例として、一方の電極が定電圧端に接続され、他
方の電極が前記制御クロックにより制御される第二のス
イッチを介して交互に前記入力電圧と前記第一のスイッ
チに接続される容量を有し、該容量の値と該制御クロッ
クの周波数の積の逆数に応じた等価抵抗を有することを
特徴とする。
【００１１】別の例としては、一方の電極が前記制御ク
ロックにより制御される第三のスイッチを介して交互に
前記入力電圧と定電圧端に接続され、他方の電極が前記
制御クロックにより該第三のスイッチと同相で制御され
る第四のスイッチを介して交互に前記第一のスイッチと
定電圧端に接続される容量を有し、該容量の値と該制御
クロックの周波数の積の逆数に応じた等価抵抗を有する
ことを特徴とする。
ロックにより制御される第三のスイッチを介して交互に
前記入力電圧と定電圧端に接続され、他方の電極が前記
制御クロックにより該第三のスイッチと同相で制御され
る第四のスイッチを介して交互に前記第一のスイッチと
定電圧端に接続される容量を有し、該容量の値と該制御
クロックの周波数の積の逆数に応じた等価抵抗を有する
ことを特徴とする。
【００１２】また、第二のスイッチドキャパシタフィル
タは、一例として、一方の電極が前記制御クロックによ
り制御される第五のスイッチを介して交互に前記入力電
圧と定電圧端に接続され、他方の電極が前記制御クロッ
クにより該第五のスイッチと逆相で制御される第六のス
イッチを介して交互に前記第一のスイッチと定電圧端に
接続される容量を有し、該容量の値と該制御クロックの
周波数の積の逆数に応じた等価抵抗を有することを特徴
とする。
タは、一例として、一方の電極が前記制御クロックによ
り制御される第五のスイッチを介して交互に前記入力電
圧と定電圧端に接続され、他方の電極が前記制御クロッ
クにより該第五のスイッチと逆相で制御される第六のス
イッチを介して交互に前記第一のスイッチと定電圧端に
接続される容量を有し、該容量の値と該制御クロックの
周波数の積の逆数に応じた等価抵抗を有することを特徴
とする。
【００１３】更に、上記の目的は、入力電圧の値に応じ
た周波数の出力クロック信号を発生する電圧制御の発振
回路において、該入力電圧に応じた電流を生成する電圧
電流変換回路と、該電圧電流変換回路により生成される
電流により、前記出力クロック信号に同期して充電と放
電がされる充放電用キャパシタと、該充放電用キャパシ
タの充放電電圧と前記出力クロック信号に同期して切り
換えられる第一の定電圧及びそれより低い第二の定電圧
とを交互に比較して前記出力クロック信号を出力する比
較回路と、入力抵抗が入力端子に接続され、該入力端子
と出力端子との間に設けたとフィードバック抵抗とを有
するオペレーションアンプとを有し、前記フィードバッ
ク抵抗が、制御クロックによりスイッチング制御される
第三のスイッチドキャパシタフィルタで構成されている
ことを特徴とする発振回路を提供することにより達成さ
れる。
た周波数の出力クロック信号を発生する電圧制御の発振
回路において、該入力電圧に応じた電流を生成する電圧
電流変換回路と、該電圧電流変換回路により生成される
電流により、前記出力クロック信号に同期して充電と放
電がされる充放電用キャパシタと、該充放電用キャパシ
タの充放電電圧と前記出力クロック信号に同期して切り
換えられる第一の定電圧及びそれより低い第二の定電圧
とを交互に比較して前記出力クロック信号を出力する比
較回路と、入力抵抗が入力端子に接続され、該入力端子
と出力端子との間に設けたとフィードバック抵抗とを有
するオペレーションアンプとを有し、前記フィードバッ
ク抵抗が、制御クロックによりスイッチング制御される
第三のスイッチドキャパシタフィルタで構成されている
ことを特徴とする発振回路を提供することにより達成さ
れる。
【００１４】更に、上記の電圧制御の発振回路を利用し
て、入力信号の位相に同期し入力信号の所定倍の周波数
の出力信号を発生するフェイズ・ロックド・ループ回路
を提供することにより、上記の目的を達成できる。
て、入力信号の位相に同期し入力信号の所定倍の周波数
の出力信号を発生するフェイズ・ロックド・ループ回路
を提供することにより、上記の目的を達成できる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１６】図１は、一般的なＰＬＬ回路のブロック図
である。例えば、デジタル表示装置等の例として入力に
水平同期信号Ｈｓｙｎｃが供給され、それに同期したＮ
倍の周波数をもつクロック信号ＣＬＫを生成する。１０
は出力のクロックＣＬＫをＮ分の１に分周した比較信号
と入力Ｈｓｙｎｃとの位相差を検出する位相比較回路で
あり、１１はその位相差に応じた電圧Ｖｉｎにより制御
される電圧制御発振回路ＶＣＯであり、１２は分周回路
である。発振回路１１は、電圧Ｖｉｎの値に応じた周波
数のクロック信号ＣＬＫを発生する。その結果、入力信
号Ｈｓｙｎｃと比較信号（分周器の出力）との間に位相
差がないようにロックインされ、入力信号Ｈｓｙｎｃに
同期したＮ倍の周波数のクロック信号ＣＬＫが出力され
る。
である。例えば、デジタル表示装置等の例として入力に
水平同期信号Ｈｓｙｎｃが供給され、それに同期したＮ
倍の周波数をもつクロック信号ＣＬＫを生成する。１０
は出力のクロックＣＬＫをＮ分の１に分周した比較信号
と入力Ｈｓｙｎｃとの位相差を検出する位相比較回路で
あり、１１はその位相差に応じた電圧Ｖｉｎにより制御
される電圧制御発振回路ＶＣＯであり、１２は分周回路
である。発振回路１１は、電圧Ｖｉｎの値に応じた周波
数のクロック信号ＣＬＫを発生する。その結果、入力信
号Ｈｓｙｎｃと比較信号（分周器の出力）との間に位相
差がないようにロックインされ、入力信号Ｈｓｙｎｃに
同期したＮ倍の周波数のクロック信号ＣＬＫが出力され
る。
【００１７】図２は、製造プロセスの影響を受けない電
圧制御の発振回路（ＶＣＯ）の回路例である。この例で
は、等価的に正の抵抗値を持つ第一のスイッチドキャパ
シタフィルタＳＣＦ１と、等価的に負の抵抗値をもつ第
二のスイッチドキャパシタフィルタＳＣＦ２を利用して
いる。スイッチドキャパシタフィルタＳＣＦ１、ＳＣＦ
２は、スイッチＳ４、Ｓ５を介してオペレーションアン
プＡＭＰ１の負入力に接続される。両スイッチＳ４，Ｓ
５は出力Ｖｏｕｔによって相補にスイッチングする様制
御される。また、オペレーションアンプＡＭＰ１の出力
Ｎ１は、比較回路ＣＯＭＰ１の正入力に接続される。比
較回路ＣＯＭＰ１の負入力は、出力Ｖｏｕｔによって相
補にスイッチング制御されるスイッチＳ６、Ｓ７を介し
て定電圧ＶＲＬ，ＶＲＨに接続される。
圧制御の発振回路（ＶＣＯ）の回路例である。この例で
は、等価的に正の抵抗値を持つ第一のスイッチドキャパ
シタフィルタＳＣＦ１と、等価的に負の抵抗値をもつ第
二のスイッチドキャパシタフィルタＳＣＦ２を利用して
いる。スイッチドキャパシタフィルタＳＣＦ１、ＳＣＦ
２は、スイッチＳ４、Ｓ５を介してオペレーションアン
プＡＭＰ１の負入力に接続される。両スイッチＳ４，Ｓ
５は出力Ｖｏｕｔによって相補にスイッチングする様制
御される。また、オペレーションアンプＡＭＰ１の出力
Ｎ１は、比較回路ＣＯＭＰ１の正入力に接続される。比
較回路ＣＯＭＰ１の負入力は、出力Ｖｏｕｔによって相
補にスイッチング制御されるスイッチＳ６、Ｓ７を介し
て定電圧ＶＲＬ，ＶＲＨに接続される。
【００１８】また、第一のスイッチドキャパシタフィル
タＳＣＦ１は、この例ではスイッチＳ１と容量Ｃ１から
構成され、制御クロックｆCLK によってスイッチＳ１が
図示されるように制御される。また、第二のスイッチド
キャパシタフィルタＳＣＦ２は、この例ではスイッチＳ
２，Ｓ３と容量Ｃ１で構成され、スイッチＳ２，Ｓ３は
制御クロックｆCLK の相補信号により制御される。
タＳＣＦ１は、この例ではスイッチＳ１と容量Ｃ１から
構成され、制御クロックｆCLK によってスイッチＳ１が
図示されるように制御される。また、第二のスイッチド
キャパシタフィルタＳＣＦ２は、この例ではスイッチＳ
２，Ｓ３と容量Ｃ１で構成され、スイッチＳ２，Ｓ３は
制御クロックｆCLK の相補信号により制御される。
【００１９】図３は、図２の電圧制御発振回路ＶＣＯの
信号波形図を各スイッチＳ４〜７のオンとオフの関係を
示す図である。基本的には、各スイッチＳ４〜７は、制
御信号がＨレベルの時にオン、Ｌレベルの時にオフにな
る様に示した。しかし、そのＨレベルとＬレベルの関係
は、適宜選択される。
信号波形図を各スイッチＳ４〜７のオンとオフの関係を
示す図である。基本的には、各スイッチＳ４〜７は、制
御信号がＨレベルの時にオン、Ｌレベルの時にオフにな
る様に示した。しかし、そのＨレベルとＬレベルの関係
は、適宜選択される。
【００２０】図２の発振回路の動作は、オペレーション
アンプＡＭＰ１の出力Ｎ１がスイッチＳ４とＳ５のオ
ン、オフに応じて定電圧ＶＲＨとＶＲＬとの間を上昇ま
たは下降し、そのＮ１の電圧と定電圧ＶＲＨまたはＶＲ
Ｌとが比較されＨまたはＬのクロック信号Ｖｏｕｔ（Ｃ
ＬＫ）が生成されることを基本とする。そして、ノード
Ｎ１の上昇と下降のスピード（傾き）が入力電圧Ｖｉｎ
の大きさに依存し、入力電圧Ｖｉｎに従う周波数を持つ
出力Ｖｏｕｔが生成される。
アンプＡＭＰ１の出力Ｎ１がスイッチＳ４とＳ５のオ
ン、オフに応じて定電圧ＶＲＨとＶＲＬとの間を上昇ま
たは下降し、そのＮ１の電圧と定電圧ＶＲＨまたはＶＲ
Ｌとが比較されＨまたはＬのクロック信号Ｖｏｕｔ（Ｃ
ＬＫ）が生成されることを基本とする。そして、ノード
Ｎ１の上昇と下降のスピード（傾き）が入力電圧Ｖｉｎ
の大きさに依存し、入力電圧Ｖｉｎに従う周波数を持つ
出力Ｖｏｕｔが生成される。
【００２１】［図２の発振回路の全体動作］図２に示し
たスイッチドキャパシタフィルタＳＣＦ１とＳＦＣ２と
は、等価的に正の抵抗値と負の抵抗値をそれぞれ有す
る。その点については後でその動作に説明のところで詳
細に説明する。ここでは、発振回路ＶＣＯの全体の動作
を説明する為に、両スイッチドキャパシタフィルタＳＣ
Ｆ１、２を等価的に抵抗Ｒ１，Ｒ２とする。
たスイッチドキャパシタフィルタＳＣＦ１とＳＦＣ２と
は、等価的に正の抵抗値と負の抵抗値をそれぞれ有す
る。その点については後でその動作に説明のところで詳
細に説明する。ここでは、発振回路ＶＣＯの全体の動作
を説明する為に、両スイッチドキャパシタフィルタＳＣ
Ｆ１、２を等価的に抵抗Ｒ１，Ｒ２とする。
【００２２】図４、５は、その全体の動作を説明する為
の等価回路図である。図４は、出力ＶｏｕｔがＨレベル
の時の期間ＴＨ中の等価回路図であり、図５は、出力Ｖ
ｏｕｔがＬレベルの時の期間ＴＬ中の等価回路図であ
る。期間ＴＨの間はスイッチＳ４がオン状態でスイッチ
Ｓ５はオフ状態である。逆に、期間ＴＬの間はスイッチ
Ｓ４がオフ状態でスイッチＳ５はオン状態である。
の等価回路図である。図４は、出力ＶｏｕｔがＨレベル
の時の期間ＴＨ中の等価回路図であり、図５は、出力Ｖ
ｏｕｔがＬレベルの時の期間ＴＬ中の等価回路図であ
る。期間ＴＨの間はスイッチＳ４がオン状態でスイッチ
Ｓ５はオフ状態である。逆に、期間ＴＬの間はスイッチ
Ｓ４がオフ状態でスイッチＳ５はオン状態である。
【００２３】期間ＴＨの間は、図４中に矢印で示される
通り、スイッチＳ４がオン状態であるので入力Ｖｉｎか
らスイッチドキャパシタフィルタＳＣＦ１の等価抵抗Ｒ
１を介して容量Ｃ０に電荷の充電が行われノードＮ２の
電位を上昇させる様に動作する。但し、オペレーション
アンプＡＭＰ１の正側入力が接地電位であるので、オペ
レーションアンプＡＭＰ１が負側入力Ｎ２を接地電位に
維持する様に動作する。その結果、オペレーションアン
プＡＭＰ１の出力Ｎ１の電位は下降し、容量Ｃ０のノー
ドＮ１側の対向電極の電位を引き下げ容量Ｃ０への充電
を可能にする。
通り、スイッチＳ４がオン状態であるので入力Ｖｉｎか
らスイッチドキャパシタフィルタＳＣＦ１の等価抵抗Ｒ
１を介して容量Ｃ０に電荷の充電が行われノードＮ２の
電位を上昇させる様に動作する。但し、オペレーション
アンプＡＭＰ１の正側入力が接地電位であるので、オペ
レーションアンプＡＭＰ１が負側入力Ｎ２を接地電位に
維持する様に動作する。その結果、オペレーションアン
プＡＭＰ１の出力Ｎ１の電位は下降し、容量Ｃ０のノー
ドＮ１側の対向電極の電位を引き下げ容量Ｃ０への充電
を可能にする。
【００２４】ノードＮ１の下降は、比較回路の負側の入
力になっている低い側の定電圧ＶＲＬに達するまで行わ
れる。ノードＮ１が定電圧ＶＲＬに達すると、比較回路
ＣＯＮＰ１の出力ＶｏｕｔがＬレベルに切り替わり、ス
イッチＳ４がオフにスイッチＳ５がオンになる。同時
に、比較回路ＣＯＭＰ１の負側入力は高い方の定電圧Ｖ
ＲＨに切り替わる。
力になっている低い側の定電圧ＶＲＬに達するまで行わ
れる。ノードＮ１が定電圧ＶＲＬに達すると、比較回路
ＣＯＮＰ１の出力ＶｏｕｔがＬレベルに切り替わり、ス
イッチＳ４がオフにスイッチＳ５がオンになる。同時
に、比較回路ＣＯＭＰ１の負側入力は高い方の定電圧Ｖ
ＲＨに切り替わる。
【００２５】期間ＴＬの間は、図５中に矢印で示される
通り、スイッチＳ５がオン状態であるので入力Ｖｉｎの
方向にスイッチドキャパシタフィルタＳＣＦ２の等価抵
抗Ｒ２を介して容量Ｃ０から電荷の放電が行われノード
Ｎ２の電位を下降させる様に動作する。但し、オペレー
ションアンプＡＭＰ１の正側入力が接地電位であるの
で、オペレーションアンプＡＭＰ１が負側入力Ｎ２を接
地電位に維持する様に動作する。その結果、オペレーシ
ョンアンプＡＭＰ１の出力Ｎ１の電位は上昇し、容量Ｃ
０のノードＮ１側の対向電極の電位を引き上げ容量Ｃ０
からの放電を可能にする。
通り、スイッチＳ５がオン状態であるので入力Ｖｉｎの
方向にスイッチドキャパシタフィルタＳＣＦ２の等価抵
抗Ｒ２を介して容量Ｃ０から電荷の放電が行われノード
Ｎ２の電位を下降させる様に動作する。但し、オペレー
ションアンプＡＭＰ１の正側入力が接地電位であるの
で、オペレーションアンプＡＭＰ１が負側入力Ｎ２を接
地電位に維持する様に動作する。その結果、オペレーシ
ョンアンプＡＭＰ１の出力Ｎ１の電位は上昇し、容量Ｃ
０のノードＮ１側の対向電極の電位を引き上げ容量Ｃ０
からの放電を可能にする。
【００２６】ノードＮ１の上昇は、比較回路の負側の入
力になっている高い側の定電圧ＶＲＨに達するまで行わ
れる。ノードＮ１が定電圧ＶＲＨに達すると、比較回路
ＣＯＮＰ１の出力ＶｏｕｔがＨレベルに切り替わり、ス
イッチＳ５がオフにスイッチＳ４がオンになる。同時
に、比較回路ＣＯＭＰ１の負側入力は低い方の定電圧Ｖ
ＲＬに切り替わる。
力になっている高い側の定電圧ＶＲＨに達するまで行わ
れる。ノードＮ１が定電圧ＶＲＨに達すると、比較回路
ＣＯＮＰ１の出力ＶｏｕｔがＨレベルに切り替わり、ス
イッチＳ５がオフにスイッチＳ４がオンになる。同時
に、比較回路ＣＯＭＰ１の負側入力は低い方の定電圧Ｖ
ＲＬに切り替わる。
【００２７】以上の様に出力ＶｏｕｔによりスイッチＳ
４，Ｓ５，Ｓ６，Ｓ７を切り換えることで、ノードＮ１
を入力電圧ＶｉｎとスイッチドキャパシタフィルタＳＣ
Ｆ１、２の等価抵抗Ｒ１とＲ２に依存したスピードで下
降又は上昇させることができる。今仮に、等価抵抗Ｒ１
とＲ２を使ってノードＮ１の上昇と下降の傾きを計算す
ると次の通りとなる。
４，Ｓ５，Ｓ６，Ｓ７を切り換えることで、ノードＮ１
を入力電圧ＶｉｎとスイッチドキャパシタフィルタＳＣ
Ｆ１、２の等価抵抗Ｒ１とＲ２に依存したスピードで下
降又は上昇させることができる。今仮に、等価抵抗Ｒ１
とＲ２を使ってノードＮ１の上昇と下降の傾きを計算す
ると次の通りとなる。
【００２８】期間ＴＨの時は、図４に示される通り、容
量Ｃ０には電流Ｉ１により充電される様に動作する。充
電される電荷がΔＱとすると、 ΔＱ＝Ｃ０×ΔＶ１＝Ｉ１×Δｔ Ｉ１＝Ｖｉｎ／Ｒ１ の二つの式から、 ΔＶ１／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ１） （１） となる。
量Ｃ０には電流Ｉ１により充電される様に動作する。充
電される電荷がΔＱとすると、 ΔＱ＝Ｃ０×ΔＶ１＝Ｉ１×Δｔ Ｉ１＝Ｖｉｎ／Ｒ１ の二つの式から、 ΔＶ１／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ１） （１） となる。
【００２９】同様にして、期間ＴＬの時は、図５に示さ
れる通り、容量Ｃ０は電流Ｉ２により放電される様に動
作する。放電される電荷がΔＱとすると、 ΔＱ＝Ｃ０×ΔＶ２＝Ｉ２×Δｔ Ｉ２＝Ｖｉｎ／Ｒ２ の二つの式から、 ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２） （２） となる。
れる通り、容量Ｃ０は電流Ｉ２により放電される様に動
作する。放電される電荷がΔＱとすると、 ΔＱ＝Ｃ０×ΔＶ２＝Ｉ２×Δｔ Ｉ２＝Ｖｉｎ／Ｒ２ の二つの式から、 ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２） （２） となる。
【００３０】［スイッチドキャパシタフィルタＳＣＦの
動作］図６は、スイッチＳ４，Ｓ５の具体的な回路図例
である。また、スイッチＳ６，Ｓ７も同様の回路図で構
成される。この回路例は、スイッチＳ４は、Ｐチャネル
トランジスタＰ２１とＮチャネルトランジスタＱ２１か
らなるＣＭＯＳ回路であり、スイッチＳ５は、Ｐチャネ
ルトランジスタＰ２２とＮチャネルトランジスタＱ２２
からなるＣＭＯＳ回路である。それぞれのトランジスタ
は、出力ＶｏｕｔによってインバータＩＮＶ１０，１
１，１２を介して制御される。この例では、スイッチに
与えられる制御信号がＨレベルの時にオンし、Ｌレベル
の時にオフする。
動作］図６は、スイッチＳ４，Ｓ５の具体的な回路図例
である。また、スイッチＳ６，Ｓ７も同様の回路図で構
成される。この回路例は、スイッチＳ４は、Ｐチャネル
トランジスタＰ２１とＮチャネルトランジスタＱ２１か
らなるＣＭＯＳ回路であり、スイッチＳ５は、Ｐチャネ
ルトランジスタＰ２２とＮチャネルトランジスタＱ２２
からなるＣＭＯＳ回路である。それぞれのトランジスタ
は、出力ＶｏｕｔによってインバータＩＮＶ１０，１
１，１２を介して制御される。この例では、スイッチに
与えられる制御信号がＨレベルの時にオンし、Ｌレベル
の時にオフする。
【００３１】図７は、第一のスイッチドキャパシタフィ
ルタＳＣＦ１の具体的な回路図例である。スイッチＳ１
は、ＰチャネルトランジスタＰ２３とＮチャネルトラン
ジスタＱ２３からなるＣＭＯＳスイッチと、同様にトラ
ンジスタＰ２４，Ｑ２４からなるＣＭＯＳスイッチとか
ら構成される。各ＣＭＯＳスイッチは制御クロックｆ
CLK により制御されて、交互にオン、オフする。
ルタＳＣＦ１の具体的な回路図例である。スイッチＳ１
は、ＰチャネルトランジスタＰ２３とＮチャネルトラン
ジスタＱ２３からなるＣＭＯＳスイッチと、同様にトラ
ンジスタＰ２４，Ｑ２４からなるＣＭＯＳスイッチとか
ら構成される。各ＣＭＯＳスイッチは制御クロックｆ
CLK により制御されて、交互にオン、オフする。
【００３２】図８は、図７のスイッチドキャパシタフィ
ルタＳＣＦ１の動作を示す等価回路であり、（Ａ）は制
御クロックｆCLK がＬレベルの時、（Ｂ）は制御クロッ
クｆ CLK がＨレベルの時を示す。図８（Ａ）の時は、入
力電圧Ｖｉｎがそのまま容量Ｃ１に印加され、容量Ｃ１
は制御クロックｆCLK がＬレベルの期間Δｔで電流Ｉ１
により充電され、例えばΔＶまで充電される。一方、図
８（Ｂ）の時は、充電した電荷ΔＱがノードＮ３側に放
電される。その時の関係を示すと次の通りである。
ルタＳＣＦ１の動作を示す等価回路であり、（Ａ）は制
御クロックｆCLK がＬレベルの時、（Ｂ）は制御クロッ
クｆ CLK がＨレベルの時を示す。図８（Ａ）の時は、入
力電圧Ｖｉｎがそのまま容量Ｃ１に印加され、容量Ｃ１
は制御クロックｆCLK がＬレベルの期間Δｔで電流Ｉ１
により充電され、例えばΔＶまで充電される。一方、図
８（Ｂ）の時は、充電した電荷ΔＱがノードＮ３側に放
電される。その時の関係を示すと次の通りである。
【００３３】ΔＱ＝Ｃ１×ΔＶ＝Ｉ１×Δｔ ｆCLK ＝１／Δｔ これらの式から、 ΔＶ／Ｉ１＝１／（ｆCLK ×Ｃ１） 従って、等価的にＲ１＝ΔＶ／Ｉ１であることから、図
７に示した通り、第１のスイッチドキャパシタフィルタ
ＳＣＦ１の等価抵抗Ｒ１は、 Ｒ１＝１／（ｆCLK ×Ｃ１） （３） となる。このスイッチドキャパシタフィルタＳＣＦ１
は、あたかも容量Ｃ１を介して電荷をノードＮ３側に汲
みだしている様に動作する。
７に示した通り、第１のスイッチドキャパシタフィルタ
ＳＣＦ１の等価抵抗Ｒ１は、 Ｒ１＝１／（ｆCLK ×Ｃ１） （３） となる。このスイッチドキャパシタフィルタＳＣＦ１
は、あたかも容量Ｃ１を介して電荷をノードＮ３側に汲
みだしている様に動作する。
【００３４】そこで、上記の式１に式３を代入すると、 ΔＶ１／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ１）＝（Ｖｉｎ×ｆ
CLK ×Ｃ１）／ＣＯ となる。
CLK ×Ｃ１）／ＣＯ となる。
【００３５】従って、図３に戻って、出力ＶｏｕｔがＨ
レベル期間の時間ＴＨは、 ＴＨ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ１ となり、その周波数は周期ＴＨの逆数に比例することか
ら、
レベル期間の時間ＴＨは、 ＴＨ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ１ となり、その周波数は周期ＴＨの逆数に比例することか
ら、
【００３６】
【数１】
【００３７】となる。
【００３８】図９は、第二のスイッチドキャパシタフィ
ルタＳＣＦ２の具体的な回路図例である。スイッチＳ２
は、ＰチャネルトランジスタＰ２５とＮチャネルトラン
ジスタＱ２５からなるＣＭＯＳスイッチと、同様にトラ
ンジスタＰ２６とＱ２６からなるＣＭＯＳスイッチ、及
びトランジスタＰ２７とＱ２７からなるＣＭＯＳスイッ
チとトランジスタＰ２８とＱ２８からなるＣＭＯＳスイ
ッチから構成される。そして、それぞれのゲート電極は
制御クロックｆCLK で制御される。
ルタＳＣＦ２の具体的な回路図例である。スイッチＳ２
は、ＰチャネルトランジスタＰ２５とＮチャネルトラン
ジスタＱ２５からなるＣＭＯＳスイッチと、同様にトラ
ンジスタＰ２６とＱ２６からなるＣＭＯＳスイッチ、及
びトランジスタＰ２７とＱ２７からなるＣＭＯＳスイッ
チとトランジスタＰ２８とＱ２８からなるＣＭＯＳスイ
ッチから構成される。そして、それぞれのゲート電極は
制御クロックｆCLK で制御される。
【００３９】図１０は、図９のスイッチドキャパシタフ
ィルタＳＣＦ２の動作を説明する等価回路図である。制
御クロックｆCLK がＬレベルの時、図１０（Ａ）の様に
容量Ｃ１には入力電圧Ｖｉｎが印加され電流Ｉ１でΔＶ
まで充電される。そして、制御クロックｆCLK がＨレベ
ルになると、図１０（Ｂ）の様に容量Ｃ１の一方の電極
が接地されるので他方の電極が−ΔＶとなり、ノードＮ
４から電流Ｉ２により充電される様に動作する。従っ
て、等価的にスイッチドキャパシタフィルタＳＣＦ２で
はノードＮ４から入力Ｖｉｎ側に電荷を汲みだしている
ような動作となる。
ィルタＳＣＦ２の動作を説明する等価回路図である。制
御クロックｆCLK がＬレベルの時、図１０（Ａ）の様に
容量Ｃ１には入力電圧Ｖｉｎが印加され電流Ｉ１でΔＶ
まで充電される。そして、制御クロックｆCLK がＨレベ
ルになると、図１０（Ｂ）の様に容量Ｃ１の一方の電極
が接地されるので他方の電極が−ΔＶとなり、ノードＮ
４から電流Ｉ２により充電される様に動作する。従っ
て、等価的にスイッチドキャパシタフィルタＳＣＦ２で
はノードＮ４から入力Ｖｉｎ側に電荷を汲みだしている
ような動作となる。
【００４０】その時の関係を示すと次の通りである。
【００４１】ΔＱ＝Ｃ１×ΔＶ＝Ｉ２×Δｔ ｆCLK ＝１／Δｔ これらの式から、 ΔＶ／Ｉ２＝１／（ｆCLK ×Ｃ１） 従って、等価的にＲ２＝−ΔＶ／Ｉ２であることから、
図９に示した通り、第２のスイッチドキャパシタフィル
タＳＣＦ２の等価抵抗Ｒ２は、 Ｒ２＝−１／（ｆCLK ×Ｃ１） （５） となる。
図９に示した通り、第２のスイッチドキャパシタフィル
タＳＣＦ２の等価抵抗Ｒ２は、 Ｒ２＝−１／（ｆCLK ×Ｃ１） （５） となる。
【００４２】そこで、上記の式（２）に式（５）を代入
すると、 ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２）＝−（Ｖｉｎ×
ｆCLK ×Ｃ１）／ＣＯ となる。
すると、 ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２）＝−（Ｖｉｎ×
ｆCLK ×Ｃ１）／ＣＯ となる。
【００４３】従って、図３に戻って、出力ＶｏｕｔがＬ
レベル期間の時間ＴＬは、 ＴＬ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ２ となり、その周波数は周期ＴＬの逆数に比例することか
ら、
レベル期間の時間ＴＬは、 ＴＬ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ２ となり、その周波数は周期ＴＬの逆数に比例することか
ら、
【００４４】
【数２】
【００４５】となる。この式は、上記の式（４）と同じ
である。両方のスイッチドキャパシタフィルタＳＣＦ
１、２の容量を同じＣ１にした為である。
である。両方のスイッチドキャパシタフィルタＳＣＦ
１、２の容量を同じＣ１にした為である。
【００４６】これらの式（４）（６）から理解されると
おり、出力Ｖｏｕｔの周波数ｆは、入力電圧Ｖｉｎの値
に比例し、制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬ
及び容量Ｃ１とＣ０の比（Ｃ１／Ｃ０）によって決定さ
れる。制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬは、
回路構成により製造バラツキの影響をなくすことができ
る。また、容量Ｃ１，Ｃ０はそれぞれ Ｃ＝εＳ／ｄ （ε誘電率、Ｓ面積、ｄ膜厚） の関係から製造バラツキに依存するが、それらの比（Ｃ
１／Ｃ０）は、それぞれの製造バラツキを相殺するの
で、この点でも製造バラツキの影響をなくすことが可能
となる。
おり、出力Ｖｏｕｔの周波数ｆは、入力電圧Ｖｉｎの値
に比例し、制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬ
及び容量Ｃ１とＣ０の比（Ｃ１／Ｃ０）によって決定さ
れる。制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬは、
回路構成により製造バラツキの影響をなくすことができ
る。また、容量Ｃ１，Ｃ０はそれぞれ Ｃ＝εＳ／ｄ （ε誘電率、Ｓ面積、ｄ膜厚） の関係から製造バラツキに依存するが、それらの比（Ｃ
１／Ｃ０）は、それぞれの製造バラツキを相殺するの
で、この点でも製造バラツキの影響をなくすことが可能
となる。
【００４７】図１１は、図２の発振回路ＶＣＯの出力Ｖ
ｏｕｔがＨレベルの期間ＴＨの時の等価回路であり、図
１２は図２の発振回路ＶＣＯの出力ＶｏｕｔがＬレベル
の期間ＴＬの時の等価回路である。
ｏｕｔがＨレベルの期間ＴＨの時の等価回路であり、図
１２は図２の発振回路ＶＣＯの出力ＶｏｕｔがＬレベル
の期間ＴＬの時の等価回路である。
【００４８】図１１の期間ＴＨの時の動作は、図４と同
じ様にスイッチＳ４，Ｓ６がオンする。第一のスイッチ
ドキャパシタフィルタＳＣＦ１の動作説明から明らかな
通り、スイッチドキャパシタフィルタＳＣＦ１は制御ク
ロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷を
ノードＮ３側に汲みだす様に動作する。その結果、電流
Ｉ１が容量Ｃ０を充電する様に流れることになる。但
し、オペレーションアンプＡＭＰ１の他方の入力端子が
接地されているので、入力端子Ｎ２はその他方の入力端
子の接地電位を維持する様にオペレーションアンプ自体
が動作する。その結果、オペレーションアンプの出力Ｎ
１の電位は低下する。
じ様にスイッチＳ４，Ｓ６がオンする。第一のスイッチ
ドキャパシタフィルタＳＣＦ１の動作説明から明らかな
通り、スイッチドキャパシタフィルタＳＣＦ１は制御ク
ロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷を
ノードＮ３側に汲みだす様に動作する。その結果、電流
Ｉ１が容量Ｃ０を充電する様に流れることになる。但
し、オペレーションアンプＡＭＰ１の他方の入力端子が
接地されているので、入力端子Ｎ２はその他方の入力端
子の接地電位を維持する様にオペレーションアンプ自体
が動作する。その結果、オペレーションアンプの出力Ｎ
１の電位は低下する。
【００４９】図３の信号波形図に示される通り、期間Ｔ
Ｈでは制御信号ｆCLK に同期してノードＮ１は階段状に
低下し、比較回路ＣＯＭＰ１の負側入力端子の低い定電
圧ＶＲＬに達するまで低下する。そして、定電圧ＶＲＬ
に達すると出力ＶｏｕｔがＬレベルに切り替わる（時刻
ｔ２，ｔ４）。
Ｈでは制御信号ｆCLK に同期してノードＮ１は階段状に
低下し、比較回路ＣＯＭＰ１の負側入力端子の低い定電
圧ＶＲＬに達するまで低下する。そして、定電圧ＶＲＬ
に達すると出力ＶｏｕｔがＬレベルに切り替わる（時刻
ｔ２，ｔ４）。
【００５０】図１２の期間ＴＬの時の動作は、図５と同
じ様にスイッチＳ５，Ｓ７がオンする。第二のスイッチ
ドキャパシタフィルタＳＣＦ２の動作説明から明らかな
通り、スイッチドキャパシタフィルタＳＣＦ２は制御ク
ロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷を
ノードＮ４側から汲みだす様に動作する。その結果、電
流Ｉ２が容量Ｃ０を放電する様に流れることになる。但
し、オペレーションアンプＡＭＰ１の他方の入力端子が
接地されているので、入力端子Ｎ２はその他方の入力端
子の接地電位を維持する様にオペレーションアンプ自体
が動作する。その結果、オペレーションアンプの出力Ｎ
１の電位は上昇する。
じ様にスイッチＳ５，Ｓ７がオンする。第二のスイッチ
ドキャパシタフィルタＳＣＦ２の動作説明から明らかな
通り、スイッチドキャパシタフィルタＳＣＦ２は制御ク
ロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷を
ノードＮ４側から汲みだす様に動作する。その結果、電
流Ｉ２が容量Ｃ０を放電する様に流れることになる。但
し、オペレーションアンプＡＭＰ１の他方の入力端子が
接地されているので、入力端子Ｎ２はその他方の入力端
子の接地電位を維持する様にオペレーションアンプ自体
が動作する。その結果、オペレーションアンプの出力Ｎ
１の電位は上昇する。
【００５１】図３の信号波形図に示される通り、期間Ｔ
Ｌでは制御信号ｆCLK に同期してノードＮ１は階段状に
上昇し、比較回路ＣＯＭＰ１の負側入力端子の高い定電
圧ＶＲＨに達するまで上昇する。そして、定電圧ＶＲＨ
に達すると出力ＶｏｕｔがＨレベルに切り替わる（時刻
ｔ１，ｔ３）。
Ｌでは制御信号ｆCLK に同期してノードＮ１は階段状に
上昇し、比較回路ＣＯＭＰ１の負側入力端子の高い定電
圧ＶＲＨに達するまで上昇する。そして、定電圧ＶＲＨ
に達すると出力ＶｏｕｔがＨレベルに切り替わる（時刻
ｔ１，ｔ３）。
【００５２】［変形例］図１３は、図２に示した電圧制
御の発振回路の第一のスイッチドキャパシタフィルタＳ
ＣＦ１を他のスイッチドキャパシタフィルタＳＣＦ３に
置き換えた例である。このスイッチドキャパシタフィル
タＳＣＦ３は、制御クロックｆCLK によってオン、オフ
制御されるスイッチＳ８，９と容量Ｃ１とから構成され
る。これは、第二のスイッチドキャパシタフィルタＳＣ
Ｆ２と構成上は類似するが、スイッチＳ８，９の動作が
異なる。
御の発振回路の第一のスイッチドキャパシタフィルタＳ
ＣＦ１を他のスイッチドキャパシタフィルタＳＣＦ３に
置き換えた例である。このスイッチドキャパシタフィル
タＳＣＦ３は、制御クロックｆCLK によってオン、オフ
制御されるスイッチＳ８，９と容量Ｃ１とから構成され
る。これは、第二のスイッチドキャパシタフィルタＳＣ
Ｆ２と構成上は類似するが、スイッチＳ８，９の動作が
異なる。
【００５３】図１３では、発振回路の出力ＶｏｕｔがＨ
レベルの時のスイッチＳ４，Ｓ５，Ｓ６，Ｓ７の状態を
示す。出力ＶｏｕｔがＬレベルの時は図２の場合と同様
であり、ここでは省略する。
レベルの時のスイッチＳ４，Ｓ５，Ｓ６，Ｓ７の状態を
示す。出力ＶｏｕｔがＬレベルの時は図２の場合と同様
であり、ここでは省略する。
【００５４】図１４、図１５は、上記のスイッチドキャ
パシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具
体的な動作を説明するための図である。制御クロックｆ
CLKがＨレベルの時は、例えば図１４に示される様に、
スイッチＳ８が入力Ｖｉｎ側に、スイッチＳ９がノード
Ｎ３側に導通する。この結果、容量Ｃ１の入力Ｖｉｎ側
の電極は、電圧Ｖｉｎの印加により例えばΔＱに充電さ
れる。一方、反対側の電極も、電荷保存の法則によりΔ
Ｑになる。その結果、ノードＮ２側の容量Ｃ０の電極
も、ΔＱの電圧になろうとするが、オペレーションアン
プＡＭＰ１の反対側の入力が接地されているため、容量
Ｃ０のノードＮ２側の電極は接地電位を保つ様にオペレ
ーションアンプＡＭＰ１が動作し、ノードＮ１の電位は
引き下げられる。
パシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具
体的な動作を説明するための図である。制御クロックｆ
CLKがＨレベルの時は、例えば図１４に示される様に、
スイッチＳ８が入力Ｖｉｎ側に、スイッチＳ９がノード
Ｎ３側に導通する。この結果、容量Ｃ１の入力Ｖｉｎ側
の電極は、電圧Ｖｉｎの印加により例えばΔＱに充電さ
れる。一方、反対側の電極も、電荷保存の法則によりΔ
Ｑになる。その結果、ノードＮ２側の容量Ｃ０の電極
も、ΔＱの電圧になろうとするが、オペレーションアン
プＡＭＰ１の反対側の入力が接地されているため、容量
Ｃ０のノードＮ２側の電極は接地電位を保つ様にオペレ
ーションアンプＡＭＰ１が動作し、ノードＮ１の電位は
引き下げられる。
【００５５】次に、制御クロックｆCLK がＬレベルにな
った時は、図１５に示される通り、スイッチＳ８，Ｓ９
は共に接地され、容量Ｃ１の両電極は０ｖにリセットさ
れる。その後、再度制御クロックｆCLK がＨレベルにな
ると、図１４の様にΔＱの応じてノードＮ１の電位が低
下する。
った時は、図１５に示される通り、スイッチＳ８，Ｓ９
は共に接地され、容量Ｃ１の両電極は０ｖにリセットさ
れる。その後、再度制御クロックｆCLK がＨレベルにな
ると、図１４の様にΔＱの応じてノードＮ１の電位が低
下する。
【００５６】この時のΔＱは、図７、８で説明した充電
される電荷量と同じであり、従って、スイッチドキャパ
シタフィルタＳＣＦ３の等価回路の抵抗値は、同様に Ｒ３＝１／（ｆCLK ×Ｃ１） となる。従って、図１３の回路例の場合も同様にして、
発振周波数ｆは式（４）と同じになる。
される電荷量と同じであり、従って、スイッチドキャパ
シタフィルタＳＣＦ３の等価回路の抵抗値は、同様に Ｒ３＝１／（ｆCLK ×Ｃ１） となる。従って、図１３の回路例の場合も同様にして、
発振周波数ｆは式（４）と同じになる。
【００５７】［他の変形例］図１６は，更に電圧制御の
発振回路の他の変形例である。図２または図１３では、
何れも入力電圧Ｖｉｎをそのまま周波数（Ｖｏｕｔ）に
変換するタイプのものであるが、図１６の例では、入力
電圧Ｖｉｎに応じた電流Ｉ１０を生成し、その電流Ｉ１
０により容量Ｃ１０を充放電させ、そのノードＮ１０の
上下する電位と定電圧ＶＲＨ，ＶＲＬとを比較回路ＣＯ
ＭＰ２で比較して周波数（Ｖｏｕｔ）に変換するもので
ある。
発振回路の他の変形例である。図２または図１３では、
何れも入力電圧Ｖｉｎをそのまま周波数（Ｖｏｕｔ）に
変換するタイプのものであるが、図１６の例では、入力
電圧Ｖｉｎに応じた電流Ｉ１０を生成し、その電流Ｉ１
０により容量Ｃ１０を充放電させ、そのノードＮ１０の
上下する電位と定電圧ＶＲＨ，ＶＲＬとを比較回路ＣＯ
ＭＰ２で比較して周波数（Ｖｏｕｔ）に変換するもので
ある。
【００５８】電圧電流変換回路３０には、オペレーショ
ンアンプＡＭＰ２、ＰチャネルトランジスタＰ１，Ｐ
２，Ｐ３、ＮチャネルトランジスタＱ１，Ｑ２、抵抗Ｒ
１０及びスイッチＳ１０，Ｓ１２から構成される。Ｐチ
ャネルトランジスタＰ１，Ｐ２，Ｐ３のゲートはオペレ
ーションアンプＡＭＰ２の出力に接続され、トランジス
タＰ１のドレインがオペレーションアンプＡＭＰ１の負
側の入力端子に接続されている。トランジスタＰ１によ
って生成される電流Ｉ１０と抵抗Ｒ１０の積からなる電
圧が、オペレーションアンプにより入力電圧Ｖｉｎと一
致するよう制御される。即ち、入力電圧Ｖｉｎが高いと
電流Ｉ１０を増加させてトランジスタＰ１のドレインの
レベルを上げる様にオペレーションアンプの出力が制御
される。一方、入力電圧Ｖｉｎが低いと電流Ｉ１０を減
少させてトランジスタＰ１のドレインのレベルを下げる
様にオペレーションアンプの出力が制御される。従っ
て、オペレーションアンプの出力は入力電圧Ｖｉｎの大
きさに応じた電流Ｉ１０が生成される様に制御される。
ンアンプＡＭＰ２、ＰチャネルトランジスタＰ１，Ｐ
２，Ｐ３、ＮチャネルトランジスタＱ１，Ｑ２、抵抗Ｒ
１０及びスイッチＳ１０，Ｓ１２から構成される。Ｐチ
ャネルトランジスタＰ１，Ｐ２，Ｐ３のゲートはオペレ
ーションアンプＡＭＰ２の出力に接続され、トランジス
タＰ１のドレインがオペレーションアンプＡＭＰ１の負
側の入力端子に接続されている。トランジスタＰ１によ
って生成される電流Ｉ１０と抵抗Ｒ１０の積からなる電
圧が、オペレーションアンプにより入力電圧Ｖｉｎと一
致するよう制御される。即ち、入力電圧Ｖｉｎが高いと
電流Ｉ１０を増加させてトランジスタＰ１のドレインの
レベルを上げる様にオペレーションアンプの出力が制御
される。一方、入力電圧Ｖｉｎが低いと電流Ｉ１０を減
少させてトランジスタＰ１のドレインのレベルを下げる
様にオペレーションアンプの出力が制御される。従っ
て、オペレーションアンプの出力は入力電圧Ｖｉｎの大
きさに応じた電流Ｉ１０が生成される様に制御される。
【００５９】オペレーションアンプの出力は、他のトラ
ンジスタＰ２，Ｐ３にも接続されているので、同様に電
流Ｉ１１と電流Ｉ１２も入力電圧Ｖｉｎに比例した大き
さに制御される。トランジスタＰ１，Ｐ２，Ｐ３のディ
メンジョンが等しい場合は、電流Ｉ１０，Ｉ１１，Ｉ１
２は全て等しくなる。
ンジスタＰ２，Ｐ３にも接続されているので、同様に電
流Ｉ１１と電流Ｉ１２も入力電圧Ｖｉｎに比例した大き
さに制御される。トランジスタＰ１，Ｐ２，Ｐ３のディ
メンジョンが等しい場合は、電流Ｉ１０，Ｉ１１，Ｉ１
２は全て等しくなる。
【００６０】また、トランジスタＱ１とＱ２とはカレン
トミラー回路を形成するので、電流Ｉ１３は電流Ｉ１１
に比例する。両トランジスタＱ１，Ｑ２のディメンジョ
ンが等しい場合は、両電流Ｉ１１，Ｉ１３は等しくな
る。
トミラー回路を形成するので、電流Ｉ１３は電流Ｉ１１
に比例する。両トランジスタＱ１，Ｑ２のディメンジョ
ンが等しい場合は、両電流Ｉ１１，Ｉ１３は等しくな
る。
【００６１】かくして、電圧電流変換回路３０では、入
力電圧Ｖｉｎの大きさに応じた（比例した）電流Ｉ１
２，Ｉ１３が生成される。
力電圧Ｖｉｎの大きさに応じた（比例した）電流Ｉ１
２，Ｉ１３が生成される。
【００６２】図１７は、図１６の回路動作を説明する為
の信号波形図である。スイッチＳ１０，Ｓ１２及びＳ１
４，Ｓ１６は出力Ｖｏｕｔによって制御される。出力Ｖ
ｏｕｔがＬレベルの時は、スイッチＳ１０がオンとなり
容量Ｃ１０が充電されてノードＮ１０が上昇する。そし
て、定電圧ＶＲＨに達すると、比較回路ＣＯＭＰ２の出
力ＶｏｕｔがＨレベルに変化し、スイッチＳ１２とＳ１
４がオンする。次に、容量Ｃ１０の電荷が電流Ｉ１３に
より放電され、ノードＮ１０の電位が低下する。やがて
定電圧ＶＲＬに達すると、比較回路ＣＯＭＰ２の出力Ｖ
ｏｕｔがＬレベルに切り替わる。
の信号波形図である。スイッチＳ１０，Ｓ１２及びＳ１
４，Ｓ１６は出力Ｖｏｕｔによって制御される。出力Ｖ
ｏｕｔがＬレベルの時は、スイッチＳ１０がオンとなり
容量Ｃ１０が充電されてノードＮ１０が上昇する。そし
て、定電圧ＶＲＨに達すると、比較回路ＣＯＭＰ２の出
力ＶｏｕｔがＨレベルに変化し、スイッチＳ１２とＳ１
４がオンする。次に、容量Ｃ１０の電荷が電流Ｉ１３に
より放電され、ノードＮ１０の電位が低下する。やがて
定電圧ＶＲＬに達すると、比較回路ＣＯＭＰ２の出力Ｖ
ｏｕｔがＬレベルに切り替わる。
【００６３】上記した充電用の電流Ｉ１２と放電用の電
流Ｉ１３は共に入力電圧Ｖｉｎに比例した値であるの
で、容量Ｃ１０の充電と放電のスピードは入力電圧値に
比例し、その周波数の入力電圧に制御された値になる。
流Ｉ１３は共に入力電圧Ｖｉｎに比例した値であるの
で、容量Ｃ１０の充電と放電のスピードは入力電圧値に
比例し、その周波数の入力電圧に制御された値になる。
【００６４】図１７に示した期間ＴＨでは、電流Ｉ１３
により容量Ｃ１０が放電されるので、 ΔＶ／Δｄ＝Ｉ１３／Ｃ１０ となり、期間ＴＨは、
により容量Ｃ１０が放電されるので、 ΔＶ／Δｄ＝Ｉ１３／Ｃ１０ となり、期間ＴＨは、
【００６５】
【数３】
【００６６】従って、その周波数ｆ１０＝１／ＴＨであ
り、且つＩ１３∝Ｉ１０＝Ｖｉｎ／Ｒ１０であるから、
周波数ｆ１０は、
り、且つＩ１３∝Ｉ１０＝Ｖｉｎ／Ｒ１０であるから、
周波数ｆ１０は、
【００６７】
【数４】
【００６８】一方、容量Ｃ１０が充電される場合も同様
にして上記の式（７）の関係が成り立つ。
にして上記の式（７）の関係が成り立つ。
【００６９】この式（７）から明らかな通り、周波数ｆ
１０は容量Ｃ１０と抵抗Ｒ１０の製造ばらつきの影響を
受けることになる。
１０は容量Ｃ１０と抵抗Ｒ１０の製造ばらつきの影響を
受けることになる。
【００７０】そこで、図１６の発振回路ＶＣＯの例で
は、定電圧ＶＲＨとＶＲＬを生成する定電圧発生回路４
０に、スイッチドキャパシタフィルタＳＣＦ４を使用し
た回路を採用して、式（７）に示される容量Ｃ１０と抵
抗Ｒ１０の製造ばらつきを相殺できるようにしている。
は、定電圧ＶＲＨとＶＲＬを生成する定電圧発生回路４
０に、スイッチドキャパシタフィルタＳＣＦ４を使用し
た回路を採用して、式（７）に示される容量Ｃ１０と抵
抗Ｒ１０の製造ばらつきを相殺できるようにしている。
【００７１】定電圧発生回路４０は、オペレーションア
ンプＡＭＰ３、入力抵抗Ｒ３とフェードバック抵抗Ｒ４
としてのスイッチドキャパシタフィルタＳＣＦ４から構
成される。ＶＲは、別途生成した定電圧であり、オペレ
ーションアンプの他方の入力端子には０ｖ又は所定の定
電圧Ｖ１０が印加される。そして、オペレーションアン
プの出力Ｎ１４から、高い方の定電圧ＶＲＨが供給さ
れ、その電圧を抵抗Ｒ５とＲ６で分割した電位が低い定
電圧ＶＲＬとして供給される。
ンプＡＭＰ３、入力抵抗Ｒ３とフェードバック抵抗Ｒ４
としてのスイッチドキャパシタフィルタＳＣＦ４から構
成される。ＶＲは、別途生成した定電圧であり、オペレ
ーションアンプの他方の入力端子には０ｖ又は所定の定
電圧Ｖ１０が印加される。そして、オペレーションアン
プの出力Ｎ１４から、高い方の定電圧ＶＲＨが供給さ
れ、その電圧を抵抗Ｒ５とＲ６で分割した電位が低い定
電圧ＶＲＬとして供給される。
【００７２】抵抗Ｒ３、Ｒ４及びオペレーションアンプ
ＡＭＰ３は通常反転アンプとも呼ばれ、その増幅率がＲ
４／Ｒ３になることが知られている。即ち、入力端子Ｎ
１２は、例えば他方の入力の電位０ｖに維持する様に制
御される。従って、抵抗Ｒ３を流れる電流Ｉ２０は、 Ｉ２０＝ＶＲ／Ｒ３ となる。従って、フィードバック抵抗Ｒ４にも同じ電流
Ｉ２０が例えば矢印の方向に流れるとすると、 ＶＲＨ＝−Ｉ２０×Ｒ４ となる。そして、スイッチドキャパシタフィルタＳＣＦ
４の等価抵抗値は、前述の例と同様に、 Ｒ４＝１／（ｆCLK ×Ｃ３０） であり、低い定電圧は、ＶＲＬ＝Ｋ×ＶＲＨであるか
ら、ＶＲＨ−ＶＲＬは、
ＡＭＰ３は通常反転アンプとも呼ばれ、その増幅率がＲ
４／Ｒ３になることが知られている。即ち、入力端子Ｎ
１２は、例えば他方の入力の電位０ｖに維持する様に制
御される。従って、抵抗Ｒ３を流れる電流Ｉ２０は、 Ｉ２０＝ＶＲ／Ｒ３ となる。従って、フィードバック抵抗Ｒ４にも同じ電流
Ｉ２０が例えば矢印の方向に流れるとすると、 ＶＲＨ＝−Ｉ２０×Ｒ４ となる。そして、スイッチドキャパシタフィルタＳＣＦ
４の等価抵抗値は、前述の例と同様に、 Ｒ４＝１／（ｆCLK ×Ｃ３０） であり、低い定電圧は、ＶＲＬ＝Ｋ×ＶＲＨであるか
ら、ＶＲＨ−ＶＲＬは、
【００７３】
【数５】
【００７４】になる。上記の式（７）と式（８）から、
周波数ｆ１０は、
周波数ｆ１０は、
【００７５】
【数６】
【００７６】となり、分母と分子に容量Ｃと抵抗Ｒの積
がそれぞれ存在し、製造バラツキによる容量値と抵抗値
のずれをキャンセルし合うことになる。
がそれぞれ存在し、製造バラツキによる容量値と抵抗値
のずれをキャンセルし合うことになる。
【００７７】以上の様に、定電圧発生回路４０に、入力
抵抗とフィードバック抵抗の比を増幅率に持つ反転アン
プを利用し、そのフィードバック抵抗Ｒ４をスイッチド
キャパシタフィルタＳＣＦ４で構成し、Ｒ４を容量Ｃ３
０の逆数とすることで、上記式（７）のＣＲ成分をキャ
ンセルすることが可能になる。
抵抗とフィードバック抵抗の比を増幅率に持つ反転アン
プを利用し、そのフィードバック抵抗Ｒ４をスイッチド
キャパシタフィルタＳＣＦ４で構成し、Ｒ４を容量Ｃ３
０の逆数とすることで、上記式（７）のＣＲ成分をキャ
ンセルすることが可能になる。
【００７８】図１６における電圧発生回路のスイッチド
キャパシタフィルタＳＣＦ４を、図１３、１４、１５で
示したスイッチドキャパシタフィルタＳＣＦ３に置き換
えても同様のに製造バラツキの影響を受けない周波数ク
ロックを生成することができる。このスイッチドキャパ
シタフィルタＳＣＦ３は等価的にスイッチドキャパシタ
フィルタＳＣＦ４と同じ等価抵抗を有することから、上
記と同じ動作になることが理解される。
キャパシタフィルタＳＣＦ４を、図１３、１４、１５で
示したスイッチドキャパシタフィルタＳＣＦ３に置き換
えても同様のに製造バラツキの影響を受けない周波数ク
ロックを生成することができる。このスイッチドキャパ
シタフィルタＳＣＦ３は等価的にスイッチドキャパシタ
フィルタＳＣＦ４と同じ等価抵抗を有することから、上
記と同じ動作になることが理解される。
【００７９】図１８は、オペレーションアンプＡＭＰ
１，２，３の回路例である。オペレーションアンプは、
入力Ｖｉｎとその逆相入力／Ｖｉｎが比較される比較部
１５ａとその出力を増幅する増幅部１５ｂから構成され
る。比較部１５ａには、カレントミラー回路を構成する
負荷トランジスタＰ１０，Ｐ１１と、定電圧Ｖ１がゲー
トに印加されて定電流源となるトランジスタＱ１２と、
差動入力Ｖｉｎ，／Ｖｉｎがそれぞれのゲートに入力さ
れるトランジスタＱ１０，Ｑ１１から構成される。そし
て、トランジスタＱ１１のドレイン端子がＰチャネル型
トランジスタＰ１２のゲートに接続され、そのドレイン
端子が出力端子Ｖｏに接続される。トランジスタＱ１３
は、定電圧Ｖ２が入力される定電流源である。
１，２，３の回路例である。オペレーションアンプは、
入力Ｖｉｎとその逆相入力／Ｖｉｎが比較される比較部
１５ａとその出力を増幅する増幅部１５ｂから構成され
る。比較部１５ａには、カレントミラー回路を構成する
負荷トランジスタＰ１０，Ｐ１１と、定電圧Ｖ１がゲー
トに印加されて定電流源となるトランジスタＱ１２と、
差動入力Ｖｉｎ，／Ｖｉｎがそれぞれのゲートに入力さ
れるトランジスタＱ１０，Ｑ１１から構成される。そし
て、トランジスタＱ１１のドレイン端子がＰチャネル型
トランジスタＰ１２のゲートに接続され、そのドレイン
端子が出力端子Ｖｏに接続される。トランジスタＱ１３
は、定電圧Ｖ２が入力される定電流源である。
【００８０】例えば、入力側Ｖｉｎが低くなると、トラ
ンジスタＱ１０のコンダクタンスが高くなり、トランジ
スタＱ１１のコンダクタンスが低くなる。従ってトラン
ジスタＱ１１のドレイン端子の電位が下降し、Ｐチャネ
ル型トランジスタＰ１２により反転増幅されて出力Ｖｏ
は上昇する。
ンジスタＱ１０のコンダクタンスが高くなり、トランジ
スタＱ１１のコンダクタンスが低くなる。従ってトラン
ジスタＱ１１のドレイン端子の電位が下降し、Ｐチャネ
ル型トランジスタＰ１２により反転増幅されて出力Ｖｏ
は上昇する。
【００８１】その結果、図１６に示したオペアンプＡＭ
Ｐ２の場合には、出力Ｖｏの上昇により、Ｐチャネル型
トランジスタＰ１のゲートが上昇し、電流Ｉ１０は低下
する。その結果、抵抗Ｒ１０の電圧降下値が供給される
逆相の入力である／Ｖｉｎ側の電位も低下し、やがて、
２つの入力端子Ｖｉｎと／Ｖｉｎの差がゼロになるとこ
ろでオペアンプの動作は安定状態となる。入力側Ｖｉｎ
が高くなる場合は、上記と全く逆の動作により、電流Ｉ
１０も上昇する。
Ｐ２の場合には、出力Ｖｏの上昇により、Ｐチャネル型
トランジスタＰ１のゲートが上昇し、電流Ｉ１０は低下
する。その結果、抵抗Ｒ１０の電圧降下値が供給される
逆相の入力である／Ｖｉｎ側の電位も低下し、やがて、
２つの入力端子Ｖｉｎと／Ｖｉｎの差がゼロになるとこ
ろでオペアンプの動作は安定状態となる。入力側Ｖｉｎ
が高くなる場合は、上記と全く逆の動作により、電流Ｉ
１０も上昇する。
【００８２】図１９は、コンパレータＣＯＭＰ１，ＣＯ
ＭＰ２の詳細回路例である。コンパレータは、入力比較
部１８ａ、その出力を増幅する増幅部１８ｂ及び増幅部
１８ｂの出力Ｖｏに従ってＨまたはＬレベルのデジタル
信号に変換する出力変換部１８ｃから構成される。入力
比較部１８ａと増幅部１８ｂとは、図１８で示したオペ
レーションアンプの比較部１５ａと増幅部１５ｂと同じ
である。コンパレータの場合には、その増幅部１８ｂの
出力がＰチャネル型トランジスタＰ１３とＮチャネル型
トランジスタＱ１４からなるＣＭＯＳインバータの入力
端子に接続される。従って、出力Ｖｏｕｔは、入力Ｖ＋
とＶ−の電位関係が代わる度に、ＨレベルまたはＬレベ
ルに切り換わるデジタル値となる。
ＭＰ２の詳細回路例である。コンパレータは、入力比較
部１８ａ、その出力を増幅する増幅部１８ｂ及び増幅部
１８ｂの出力Ｖｏに従ってＨまたはＬレベルのデジタル
信号に変換する出力変換部１８ｃから構成される。入力
比較部１８ａと増幅部１８ｂとは、図１８で示したオペ
レーションアンプの比較部１５ａと増幅部１５ｂと同じ
である。コンパレータの場合には、その増幅部１８ｂの
出力がＰチャネル型トランジスタＰ１３とＮチャネル型
トランジスタＱ１４からなるＣＭＯＳインバータの入力
端子に接続される。従って、出力Ｖｏｕｔは、入力Ｖ＋
とＶ−の電位関係が代わる度に、ＨレベルまたはＬレベ
ルに切り換わるデジタル値となる。
【００８３】動作は、例えば、入力端子Ｖ＋が他方の入
力端子Ｖ−より大きい場合は、トランジスタＱ１０のコ
ンダクタンスが低く、Ｑ１１のコンダクタンスが高くな
る。その為、トランジスタＱ１１のドレイン端子は上昇
し、Ｐチャネル型トランジスタＰ１２により反転増幅さ
れ、そのドレイン端子は低下し、出力ＶｏｕｔにはＨレ
ベルが出力される。即ち、Ｖ＋＞Ｖ−の状態では、出力
ＶｏｕｔはＨレベルになる。逆に、入力端子の関係がＶ
＋＜Ｖ−の状態では、出力ＶｏｕｔはＬレベルになる。
力端子Ｖ−より大きい場合は、トランジスタＱ１０のコ
ンダクタンスが低く、Ｑ１１のコンダクタンスが高くな
る。その為、トランジスタＱ１１のドレイン端子は上昇
し、Ｐチャネル型トランジスタＰ１２により反転増幅さ
れ、そのドレイン端子は低下し、出力ＶｏｕｔにはＨレ
ベルが出力される。即ち、Ｖ＋＞Ｖ−の状態では、出力
ＶｏｕｔはＨレベルになる。逆に、入力端子の関係がＶ
＋＜Ｖ−の状態では、出力ＶｏｕｔはＬレベルになる。
【００８４】以上説明したスイッチドキャパシタフィル
タは、当業者の通常の知識に従えば他の回路例も考えら
れる。その場合でもスイッチドキャパシタフィルタは、
制御クロックにより制御され、等価抵抗が容量と制御ク
ロックの周波数の積の逆数となる。その様な手段を使用
することにより、電圧制御の発振回路の周波数は容量Ｃ
と抵抗Ｒの製造バラツキの影響をなくすことができる。
タは、当業者の通常の知識に従えば他の回路例も考えら
れる。その場合でもスイッチドキャパシタフィルタは、
制御クロックにより制御され、等価抵抗が容量と制御ク
ロックの周波数の積の逆数となる。その様な手段を使用
することにより、電圧制御の発振回路の周波数は容量Ｃ
と抵抗Ｒの製造バラツキの影響をなくすことができる。
【００８５】
【発明の効果】以上説明した通り、本発明によれば、製
造バラツキに起因する容量値と抵抗値のバラツキの影響
が出力周波数にでない電圧制御の発振回路を提供するこ
とができる。
造バラツキに起因する容量値と抵抗値のバラツキの影響
が出力周波数にでない電圧制御の発振回路を提供するこ
とができる。
【図１】一般的なＰＬＬ回路のブロック図である。
【図２】製造プロセスの影響を受けない電圧制御の発振
回路（ＶＣＯ）の回路例である。
回路（ＶＣＯ）の回路例である。
【図３】図２の電圧制御発振回路ＶＣＯの信号波形図を
各スイッチＳ４〜７のオンとオフの関係を示す図であ
る。
各スイッチＳ４〜７のオンとオフの関係を示す図であ
る。
【図４】図２の全体の動作を説明する為の等価回路図で
ある。
ある。
【図５】図２の全体の動作を説明する為の等価回路図で
ある。
ある。
【図６】スイッチＳ４，Ｓ５の具体的な回路図例であ
る。
る。
【図７】第一のスイッチドキャパシタフィルタＳＣＦ１
の具体的な回路図例である。
の具体的な回路図例である。
【図８】図７のスイッチドキャパシタフィルタＳＣＦ１
の動作を示す等価回路である。
の動作を示す等価回路である。
【図９】第二のスイッチドキャパシタフィルタＳＣＦ２
の具体的な回路図例である。
の具体的な回路図例である。
【図１０】図９のスイッチドキャパシタフィルタＳＣＦ
２の動作を説明する等価回路図である。
２の動作を説明する等価回路図である。
【図１１】図２の発振回路ＶＣＯの出力ＶｏｕｔがＨレ
ベルの期間ＴＨの時の等価回路である。
ベルの期間ＴＨの時の等価回路である。
【図１２】図２の発振回路ＶＣＯの出力ＶｏｕｔがＬレ
ベルの期間ＴＬの時の等価回路である。
ベルの期間ＴＬの時の等価回路である。
【図１３】図２に示した電圧制御の発振回路の第一のス
イッチドキャパシタフィルタＳＣＦ１を他のスイッチド
キャパシタフィルタＳＣＦ３に置き換えた例である。
イッチドキャパシタフィルタＳＣＦ１を他のスイッチド
キャパシタフィルタＳＣＦ３に置き換えた例である。
【図１４】図１３のスイッチドキャパシタフィルタＳＣ
Ｆ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明す
るための図である。
Ｆ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明す
るための図である。
【図１５】図１３のスイッチドキャパシタフィルタＳＣ
Ｆ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明す
るための図である。
Ｆ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明す
るための図である。
【図１６】電圧制御の発振回路の他の変形例である。
【図１７】図１６の回路動作を説明する為の信号波形図
である。
である。
【図１８】オペアンプＡＭＰ１，２，３の詳細回路例で
ある。
ある。
【図１９】コンパレータＣＯＭＰ１，ＣＯＭＰ２の詳細
回路例である。
回路例である。
ＳＦＣ１〜４ スイッチドキャパシタフィルタ ＡＭＰ１〜３ オペレーションアンプ ＣＯＭＰ１、２ 比較回路 １０ 位相比較回路 １１、ＶＣＯ 電圧制御の発振回路 １２ 分周器 Ｓ１〜Ｓ１８ スイッチ ｆCLK 制御クロック Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力クロック
Claims (10)
- 【請求項１】入力電圧の値に応じた周波数の出力クロッ
ク信号を発生する電圧制御の発振回路において、 前記入力電圧に接続され、制御クロックによりスイッチ
ング動作し、該入力電圧に応じた正電流を供給する第一
のスイッチドキャパシタフィルタと、 前記入力電圧に接続され、制御クロックによりスイッチ
ング動作し、該入力電圧に応じた負電流を供給する第二
のスイッチドキャパシタフィルタと、 前記出力クロック信号に同期して導通制御される第一の
スイッチを介して前記第一と第二のスイッチドキャパシ
タフィルタが、交互にその一方の入力端子に接続され、
他方の入力端子に定電圧が供給され、該一方の入力端子
と出力端子の間に設けられたフィードバック回路を介し
て、前記正電流が供給される時に該出力端子の電位が下
降し、前記負電流が供給される時に該出力端子の電位が
上昇するオペレーションアンプと、 該オペレーションアンプの出力端子の電位と、前記出力
クロック信号に同期して切り換えられる第一の定電圧及
びそれより低い第二の定電圧とを交互に比較して前記出
力クロック信号を出力する比較回路とを有することを特
徴とする発振回路。 - 【請求項２】請求項１記載の発振回路において、 前記第一のスイッチドキャパシタフィルタが、 一方の電極が定電圧端に接続され、他方の電極が前記制
御クロックにより制御される第二のスイッチを介して交
互に前記入力電圧と前記第一のスイッチに接続される容
量を有し、該容量の値と該制御クロックの周波数の積の
逆数に応じた等価抵抗を有することを特徴とする。 - 【請求項３】請求項１記載の発振回路において、 前記第一のスイッチドキャパシタフィルタが、 一方の電極が前記制御クロックにより制御される第三の
スイッチを介して交互に前記入力電圧と定電圧端に接続
され、他方の電極が前記制御クロックにより該第三のス
イッチと同相で制御される第四のスイッチを介して交互
に前記第一のスイッチと定電圧端に接続される容量を有
し、該容量の値と該制御クロックの周波数の積の逆数に
応じた等価抵抗を有することを特徴とする。 - 【請求項４】請求項１記載の発振回路において、 前記第二のスイッチドキャパシタフィルタが、 一方の電極が前記制御クロックにより制御される第五の
スイッチを介して交互に前記入力電圧と定電圧端に接続
され、他方の電極が前記制御クロックにより該第五のス
イッチと逆相で制御される第六のスイッチを介して交互
に前記第一のスイッチと定電圧端に接続される容量を有
し、該容量の値と該制御クロックの周波数の積の逆数に
応じた等価抵抗を有することを特徴とする。 - 【請求項５】請求項１乃至４のいずれかの請求項に記載
の発振回路において、 前記比較回路の一方の入力端子が、該オペレーションア
ンプの出力端子に接続され、 前記比較回路の他方の入力端子が、該オペレーションア
ンプの出力端子の電位が上昇している時は前記第一の定
電圧を供給され、該オペレーションアンプの出力端子の
電位が下降している時は前記第二の定電圧を供給される
ことを特徴とする。 - 【請求項６】入力電圧の値に応じた周波数の出力クロッ
ク信号を発生する電圧制御の発振回路において、 該入力電圧に応じた電流を生成する電圧電流変換回路
と、 該電圧電流変換回路により生成される電流により、前記
出力クロック信号に同期して充電と放電がされる充放電
用キャパシタと、 該充放電用キャパシタの充放電電圧と前記出力クロック
信号に同期して切り換えられる第一の定電圧及びそれよ
り低い第二の定電圧とを交互に比較して前記出力クロッ
ク信号を出力する比較回路と、 入力抵抗が入力端子に接続され、該入力端子と出力端子
との間に設けたとフィードバック抵抗とを有するオペレ
ーションアンプとを有し、 前記フィードバック抵抗が、制御クロックによりスイッ
チング制御される第三のスイッチドキャパシタフィルタ
で構成されていることを特徴とする発振回路。 - 【請求項７】請求項６記載の発振回路において、 前記第三のスイッチドキャパシタフィルタが、 一方の電極が定電圧端に接続され、他方の電極が前記制
御クロックにより制御される第二のスイッチを介して交
互に前記入力電圧と前記第一のスイッチに接続される容
量を有し、該容量の値と該制御クロックの周波数の積の
逆数に応じた等価抵抗を有することを特徴とする。 - 【請求項８】請求項６記載の発振回路において、 前記第三のスイッチドキャパシタフィルタが、 一方の電極が前記制御クロックにより制御される第三の
スイッチを介して交互に前記入力電圧と定電圧端に接続
され、他方の電極が前記制御クロックにより該第三のス
イッチと同相で制御される第四のスイッチを介して交互
に前記第一のスイッチと定電圧端に接続される容量を有
し、該容量の値と該制御クロックの周波数の積の逆数に
応じた等価抵抗を有することを特徴とする。 - 【請求項９】請求項６記載の発振回路において、 前記電圧電流変換回路は、前記入力電圧に応じた第一の
定電流源と第二の定電流源とを生成し、該第一の定電流
源と該充放電用キャパシタの端子との間に設けられ、該
比較回路の出力によりオン・オフ制御される第七のスイ
ッチと、前記第二の定電流源と該充放電用キャパシタの
端子との間に設けられ、該比較回路の出力によりオフ・
オン制御される第八のスイッチとを有し、該第７のスイ
ッチと第８のスイッチとは交互にオン・オフすることを
特徴とする。 - 【請求項１０】入力信号の位相に同期し入力信号の所定
倍の周波数の出力信号を発生するフェイズ・ロックド・
ループ回路において、 該入力信号と該出力信号を所定倍分の１に分周した比較
信号との位相差を検出し、該位相差に応じた出力電圧を
出力する位相比較回路と、 該位相比較回路の出力電圧を入力電圧とし、上記出力信
号をその出力に生成する請求項１乃至９のうち何れかの
請求項記載の発振回路と、 該出力信号を所定倍分の１に分周する分周器とを有する
ことを特徴とするフェイズ・ロックド・ループ回路。
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