JP3647147B2 - 発振回路とそれを利用したｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力電圧に比例した周波数を有するクロック出力を生成する電圧制御の発振回路とそれを利用したＰＬＬ（Phase Locked Loop)回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、受信信号に同期した出力を生成する回路として、例えばデジタル表示装置や無線装置等で広く使用されている。このＰＬＬ回路は、通常、入力信号と出力信号をＮ分の１に分周した比較信号との位相を比較し、その位相差に応じた電圧値に比例する周波数を出力する電圧制御発振回路を備えている。
【０００３】
従来の電圧制御発振回路は、例えば入力電圧の値に応じた電流を生成し、その電流で所定の容量を所定の定電圧間で充放電し、その充放電に同期したクロック信号を出力する。入力電圧に応じて生成される電流の値は、入力電圧と所定の抵抗とから決定し、充放電のスピードがその電流値と容量値から決定される。従って、クロック信号の周波数は電流値と容量値から決定される。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＬＳＩ内部に形成される抵抗の値は、その不純物濃度、面積、深さ等で決定し、製造プロセス上のバラツキを含んでしまう。また、容量はその面積、誘電体層の厚み、誘電率等で決定し、同様に製造プロセス上のバラツキを含む。従って、電圧制御発振回路の出力周波数も、製造バラツキの影響を受け、入力電圧値に正確に制御された周波数のクロック信号を生成することができない。
【０００５】
そこで、本発明の目的は、製造バラツキの影響を受けない周波数のクロック信号を発生することができる電圧制御の発振回路を提供することにある。
【０００６】
更に、本発明の目的は、スイッチドキャパシタフィルタを利用して製造バラツキの影響を受けない周波数のクロック信号を発生することができる電圧制御の発振回路を提供することにある。
【０００７】
更に、本発明の目的は上記の電圧制御の発振回路を利用したＰＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的は、本発明によれば、入力電圧の値に応じた周波数の出力クロック信号を発生する電圧制御の発振回路において、
前記入力電圧に接続され、制御クロックによりスイッチング動作し、該入力電圧に応じた正電流を供給する第一のスイッチドキャパシタフィルタと、
前記入力電圧に接続され、制御クロックによりスイッチング動作し、該入力電圧に応じた負電流を供給する第二のスイッチドキャパシタフィルタと、
前記出力クロック信号に同期して導通制御される第一のスイッチを介して前記第一と第二のスイッチドキャパシタフィルタが、交互にその一方の入力端子に接続され、他方の入力端子に定電圧が供給され、該一方の入力端子と出力端子の間に設けられたフィードバック回路を介して、前記正電流が供給される時に該出力端子の電位が下降し、前記負電流が供給される時に該出力端子の電位が上昇するオペレーションアンプと、
該オペレーションアンプの出力端子の電位と、前記出力クロック信号に同期して切り換えられる第一の定電圧及びそれより低い第二の定電圧とを交互に比較して前記出力クロック信号を出力する比較回路とを有することを特徴とする発振回路を提供することにより達成される。
【０００９】
スイッチドキャパシタフィルタの等価的な抵抗値が、それを構成する容量と制御のクロックの周波数の積の逆数となるので、製造バラツキの影響をなくすことができる。
【００１０】
この第一のスイッチドキャパシタフィルタは、一例として、一方の電極が定電圧端に接続され、他方の電極が前記制御クロックにより制御される第二のスイッチを介して交互に前記入力電圧と前記第一のスイッチに接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする。
【００１１】
別の例としては、一方の電極が前記制御クロックにより制御される第三のスイッチを介して交互に前記入力電圧と定電圧端に接続され、他方の電極が前記制御クロックにより該第三のスイッチと同相で制御される第四のスイッチを介して交互に前記第一のスイッチと定電圧端に接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする。
【００１２】
また、第二のスイッチドキャパシタフィルタは、一例として、一方の電極が前記制御クロックにより制御される第五のスイッチを介して交互に前記入力電圧と定電圧端に接続され、他方の電極が前記制御クロックにより該第五のスイッチと逆相で制御される第六のスイッチを介して交互に前記第一のスイッチと定電圧端に接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする。
【００１３】
更に、上記の目的は、入力電圧の値に応じた周波数の出力クロック信号を発生する電圧制御の発振回路において、
該入力電圧に応じた電流を生成する電圧電流変換回路と、
該電圧電流変換回路により生成される電流により、前記出力クロック信号に同期して充電と放電がされる充放電用キャパシタと、
該充放電用キャパシタの充放電電圧と前記出力クロック信号に同期して切り換えられる第一の定電圧及びそれより低い第二の定電圧とを交互に比較して前記出力クロック信号を出力する比較回路と、
入力抵抗が入力端子に接続され、該入力端子と出力端子との間に設けたとフィードバック抵抗とを有するオペレーションアンプとを有し、
前記フィードバック抵抗が、制御クロックによりスイッチング制御される第三のスイッチドキャパシタフィルタで構成されていることを特徴とする発振回路を提供することにより達成される。
【００１４】
更に、上記の電圧制御の発振回路を利用して、入力信号の位相に同期し入力信号の所定倍の周波数の出力信号を発生するフェイズ・ロックド・ループ回路を提供することにより、上記の目的を達成できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１６】
図１は、一般的なＰＬＬ回路のブロック図である。例えば、デジタル表示装置等の例として入力に水平同期信号Ｈｓｙｎｃが供給され、それに同期したＮ倍の周波数をもつクロック信号ＣＬＫを生成する。１０は出力のクロックＣＬＫをＮ分の１に分周した比較信号と入力Ｈｓｙｎｃとの位相差を検出する位相比較回路であり、１１はその位相差に応じた電圧Ｖｉｎにより制御される電圧制御発振回路ＶＣＯであり、１２は分周回路である。発振回路１１は、電圧Ｖｉｎの値に応じた周波数のクロック信号ＣＬＫを発生する。その結果、入力信号Ｈｓｙｎｃと比較信号（分周器の出力）との間に位相差がないようにロックインされ、入力信号Ｈｓｙｎｃに同期したＮ倍の周波数のクロック信号ＣＬＫが出力される。
【００１７】
図２は、製造プロセスの影響を受けない電圧制御の発振回路（ＶＣＯ）の回路例である。この例では、等価的に正の抵抗値を持つ第一のスイッチドキャパシタフィルタＳＣＦ１と、等価的に負の抵抗値をもつ第二のスイッチドキャパシタフィルタＳＣＦ２を利用している。スイッチドキャパシタフィルタＳＣＦ１、ＳＣＦ２は、スイッチＳ４、Ｓ５を介してオペレーションアンプＡＭＰ１の負入力に接続される。両スイッチＳ４，Ｓ５は出力Ｖｏｕｔによって相補にスイッチングする様制御される。また、オペレーションアンプＡＭＰ１の出力Ｎ１は、比較回路ＣＯＭＰ１の正入力に接続される。比較回路ＣＯＭＰ１の負入力は、出力Ｖｏｕｔによって相補にスイッチング制御されるスイッチＳ６、Ｓ７を介して定電圧ＶＲＬ，ＶＲＨに接続される。
【００１８】
また、第一のスイッチドキャパシタフィルタＳＣＦ１は、この例ではスイッチＳ１と容量Ｃ１から構成され、制御クロックｆCLK によってスイッチＳ１が図示されるように制御される。また、第二のスイッチドキャパシタフィルタＳＣＦ２は、この例ではスイッチＳ２，Ｓ３と容量Ｃ１で構成され、スイッチＳ２，Ｓ３は制御クロックｆCLK の相補信号により制御される。
【００１９】
図３は、図２の電圧制御発振回路ＶＣＯの信号波形図を各スイッチＳ４〜７のオンとオフの関係を示す図である。基本的には、各スイッチＳ４〜７は、制御信号がＨレベルの時にオン、Ｌレベルの時にオフになる様に示した。しかし、そのＨレベルとＬレベルの関係は、適宜選択される。
【００２０】
図２の発振回路の動作は、オペレーションアンプＡＭＰ１の出力Ｎ１がスイッチＳ４とＳ５のオン、オフに応じて定電圧ＶＲＨとＶＲＬとの間を上昇または下降し、そのＮ１の電圧と定電圧ＶＲＨまたはＶＲＬとが比較されＨまたはＬのクロック信号Ｖｏｕｔ（ＣＬＫ）が生成されることを基本とする。そして、ノードＮ１の上昇と下降のスピード（傾き）が入力電圧Ｖｉｎの大きさに依存し、入力電圧Ｖｉｎに従う周波数を持つ出力Ｖｏｕｔが生成される。
【００２１】
［図２の発振回路の全体動作］
図２に示したスイッチドキャパシタフィルタＳＣＦ１とＳＦＣ２とは、等価的に正の抵抗値と負の抵抗値をそれぞれ有する。その点については後でその動作に説明のところで詳細に説明する。ここでは、発振回路ＶＣＯの全体の動作を説明する為に、両スイッチドキャパシタフィルタＳＣＦ１、２を等価的に抵抗Ｒ１，Ｒ２とする。
【００２２】
図４、５は、その全体の動作を説明する為の等価回路図である。図４は、出力ＶｏｕｔがＨレベルの時の期間ＴＨ中の等価回路図であり、図５は、出力ＶｏｕｔがＬレベルの時の期間ＴＬ中の等価回路図である。期間ＴＨの間はスイッチＳ４がオン状態でスイッチＳ５はオフ状態である。逆に、期間ＴＬの間はスイッチＳ４がオフ状態でスイッチＳ５はオン状態である。
【００２３】
期間ＴＨの間は、図４中に矢印で示される通り、スイッチＳ４がオン状態であるので入力ＶｉｎからスイッチドキャパシタフィルタＳＣＦ１の等価抵抗Ｒ１を介して容量Ｃ０に電荷の充電が行われノードＮ２の電位を上昇させる様に動作する。但し、オペレーションアンプＡＭＰ１の正側入力が接地電位であるので、オペレーションアンプＡＭＰ１が負側入力Ｎ２を接地電位に維持する様に動作する。その結果、オペレーションアンプＡＭＰ１の出力Ｎ１の電位は下降し、容量Ｃ０のノードＮ１側の対向電極の電位を引き下げ容量Ｃ０への充電を可能にする。
【００２４】
ノードＮ１の下降は、比較回路の負側の入力になっている低い側の定電圧ＶＲＬに達するまで行われる。ノードＮ１が定電圧ＶＲＬに達すると、比較回路ＣＯＮＰ１の出力ＶｏｕｔがＬレベルに切り替わり、スイッチＳ４がオフにスイッチＳ５がオンになる。同時に、比較回路ＣＯＭＰ１の負側入力は高い方の定電圧ＶＲＨに切り替わる。
【００２５】
期間ＴＬの間は、図５中に矢印で示される通り、スイッチＳ５がオン状態であるので入力Ｖｉｎの方向にスイッチドキャパシタフィルタＳＣＦ２の等価抵抗Ｒ２を介して容量Ｃ０から電荷の放電が行われノードＮ２の電位を下降させる様に動作する。但し、オペレーションアンプＡＭＰ１の正側入力が接地電位であるので、オペレーションアンプＡＭＰ１が負側入力Ｎ２を接地電位に維持する様に動作する。その結果、オペレーションアンプＡＭＰ１の出力Ｎ１の電位は上昇し、容量Ｃ０のノードＮ１側の対向電極の電位を引き上げ容量Ｃ０からの放電を可能にする。
【００２６】
ノードＮ１の上昇は、比較回路の負側の入力になっている高い側の定電圧ＶＲＨに達するまで行われる。ノードＮ１が定電圧ＶＲＨに達すると、比較回路ＣＯＮＰ１の出力ＶｏｕｔがＨレベルに切り替わり、スイッチＳ５がオフにスイッチＳ４がオンになる。同時に、比較回路ＣＯＭＰ１の負側入力は低い方の定電圧ＶＲＬに切り替わる。
【００２７】
以上の様に出力ＶｏｕｔによりスイッチＳ４，Ｓ５，Ｓ６，Ｓ７を切り換えることで、ノードＮ１を入力電圧ＶｉｎとスイッチドキャパシタフィルタＳＣＦ１、２の等価抵抗Ｒ１とＲ２に依存したスピードで下降又は上昇させることができる。今仮に、等価抵抗Ｒ１とＲ２を使ってノードＮ１の上昇と下降の傾きを計算すると次の通りとなる。
【００２８】
期間ＴＨの時は、図４に示される通り、容量Ｃ０には電流Ｉ１により充電される様に動作する。充電される電荷がΔＱとすると、
ΔＱ＝Ｃ０×ΔＶ１＝Ｉ１×Δｔ
Ｉ１＝Ｖｉｎ／Ｒ１
の二つの式から、
ΔＶ１／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ１） （１）
となる。
【００２９】
同様にして、期間ＴＬの時は、図５に示される通り、容量Ｃ０は電流Ｉ２により放電される様に動作する。放電される電荷がΔＱとすると、
ΔＱ＝Ｃ０×ΔＶ２＝Ｉ２×Δｔ
Ｉ２＝Ｖｉｎ／Ｒ２
の二つの式から、
ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２） （２）
となる。
【００３０】
［スイッチドキャパシタフィルタＳＣＦの動作］
図６は、スイッチＳ４，Ｓ５の具体的な回路図例である。また、スイッチＳ６，Ｓ７も同様の回路図で構成される。この回路例は、スイッチＳ４は、ＰチャネルトランジスタＰ２１とＮチャネルトランジスタＱ２１からなるＣＭＯＳ回路であり、スイッチＳ５は、ＰチャネルトランジスタＰ２２とＮチャネルトランジスタＱ２２からなるＣＭＯＳ回路である。それぞれのトランジスタは、出力ＶｏｕｔによってインバータＩＮＶ１０，１１，１２を介して制御される。この例では、スイッチに与えられる制御信号がＨレベルの時にオンし、Ｌレベルの時にオフする。
【００３１】
図７は、第一のスイッチドキャパシタフィルタＳＣＦ１の具体的な回路図例である。スイッチＳ１は、ＰチャネルトランジスタＰ２３とＮチャネルトランジスタＱ２３からなるＣＭＯＳスイッチと、同様にトランジスタＰ２４，Ｑ２４からなるＣＭＯＳスイッチとから構成される。各ＣＭＯＳスイッチは制御クロックｆCLK により制御されて、交互にオン、オフする。
【００３２】
図８は、図７のスイッチドキャパシタフィルタＳＣＦ１の動作を示す等価回路であり、（Ａ）は制御クロックｆCLK がＬレベルの時、（Ｂ）は制御クロックｆCLK がＨレベルの時を示す。図８（Ａ）の時は、入力電圧Ｖｉｎがそのまま容量Ｃ１に印加され、容量Ｃ１は制御クロックｆCLK がＬレベルの期間Δｔで電流Ｉ１により充電され、例えばΔＶまで充電される。一方、図８（Ｂ）の時は、充電した電荷ΔＱがノードＮ３側に放電される。その時の関係を示すと次の通りである。
【００３３】
ΔＱ＝Ｃ１×ΔＶ＝Ｉ１×Δｔ
ｆCLK ＝１／Δｔ
これらの式から、
ΔＶ／Ｉ１＝１／（ｆCLK ×Ｃ１）
従って、等価的にＲ１＝ΔＶ／Ｉ１であることから、図７に示した通り、第１のスイッチドキャパシタフィルタＳＣＦ１の等価抵抗Ｒ１は、
Ｒ１＝１／（ｆCLK ×Ｃ１） （３）
となる。このスイッチドキャパシタフィルタＳＣＦ１は、あたかも容量Ｃ１を介して電荷をノードＮ３側に汲みだしている様に動作する。
【００３４】
そこで、上記の式１に式３を代入すると、
ΔＶ１／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ１）＝（Ｖｉｎ×ｆCLK ×Ｃ１）／ＣＯ
となる。
【００３５】
従って、図３に戻って、出力ＶｏｕｔがＨレベル期間の時間ＴＨは、
ＴＨ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ１
となり、その周波数は周期ＴＨの逆数に比例することから、
【００３６】
【数１】
【００３７】
となる。
【００３８】
図９は、第二のスイッチドキャパシタフィルタＳＣＦ２の具体的な回路図例である。スイッチＳ２は、ＰチャネルトランジスタＰ２５とＮチャネルトランジスタＱ２５からなるＣＭＯＳスイッチと、同様にトランジスタＰ２６とＱ２６からなるＣＭＯＳスイッチ、及びトランジスタＰ２７とＱ２７からなるＣＭＯＳスイッチとトランジスタＰ２８とＱ２８からなるＣＭＯＳスイッチから構成される。そして、それぞれのゲート電極は制御クロックｆCLK で制御される。
【００３９】
図１０は、図９のスイッチドキャパシタフィルタＳＣＦ２の動作を説明する等価回路図である。制御クロックｆCLK がＬレベルの時、図１０（Ａ）の様に容量Ｃ１には入力電圧Ｖｉｎが印加され電流Ｉ１でΔＶまで充電される。そして、制御クロックｆCLK がＨレベルになると、図１０（Ｂ）の様に容量Ｃ１の一方の電極が接地されるので他方の電極が−ΔＶとなり、ノードＮ４から電流Ｉ２により充電される様に動作する。従って、等価的にスイッチドキャパシタフィルタＳＣＦ２ではノードＮ４から入力Ｖｉｎ側に電荷を汲みだしているような動作となる。
【００４０】
その時の関係を示すと次の通りである。
【００４１】
ΔＱ＝Ｃ１×ΔＶ＝Ｉ２×Δｔ
ｆCLK ＝１／Δｔ
これらの式から、
ΔＶ／Ｉ２＝１／（ｆCLK ×Ｃ１）
従って、等価的にＲ２＝−ΔＶ／Ｉ２であることから、図９に示した通り、第２のスイッチドキャパシタフィルタＳＣＦ２の等価抵抗Ｒ２は、
Ｒ２＝−１／（ｆCLK ×Ｃ１） （５）
となる。
【００４２】
そこで、上記の式（２）に式（５）を代入すると、
ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２）＝−（Ｖｉｎ×ｆCLK ×Ｃ１）／ＣＯ
となる。
【００４３】
従って、図３に戻って、出力ＶｏｕｔがＬレベル期間の時間ＴＬは、
ＴＬ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ２
となり、その周波数は周期ＴＬの逆数に比例することから、
【００４４】
【数２】
【００４５】
となる。この式は、上記の式（４）と同じである。両方のスイッチドキャパシタフィルタＳＣＦ１、２の容量を同じＣ１にした為である。
【００４６】
これらの式（４）（６）から理解されるとおり、出力Ｖｏｕｔの周波数ｆは、入力電圧Ｖｉｎの値に比例し、制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬ及び容量Ｃ１とＣ０の比（Ｃ１／Ｃ０）によって決定される。制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬは、回路構成により製造バラツキの影響をなくすことができる。また、容量Ｃ１，Ｃ０はそれぞれ
Ｃ＝εＳ／ｄ （ε誘電率、Ｓ面積、ｄ膜厚）
の関係から製造バラツキに依存するが、それらの比（Ｃ１／Ｃ０）は、それぞれの製造バラツキを相殺するので、この点でも製造バラツキの影響をなくすことが可能となる。
【００４７】
図１１は、図２の発振回路ＶＣＯの出力ＶｏｕｔがＨレベルの期間ＴＨの時の等価回路であり、図１２は図２の発振回路ＶＣＯの出力ＶｏｕｔがＬレベルの期間ＴＬの時の等価回路である。
【００４８】
図１１の期間ＴＨの時の動作は、図４と同じ様にスイッチＳ４，Ｓ６がオンする。第一のスイッチドキャパシタフィルタＳＣＦ１の動作説明から明らかな通り、スイッチドキャパシタフィルタＳＣＦ１は制御クロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷をノードＮ３側に汲みだす様に動作する。その結果、電流Ｉ１が容量Ｃ０を充電する様に流れることになる。但し、オペレーションアンプＡＭＰ１の他方の入力端子が接地されているので、入力端子Ｎ２はその他方の入力端子の接地電位を維持する様にオペレーションアンプ自体が動作する。その結果、オペレーションアンプの出力Ｎ１の電位は低下する。
【００４９】
図３の信号波形図に示される通り、期間ＴＨでは制御信号ｆCLK に同期してノードＮ１は階段状に低下し、比較回路ＣＯＭＰ１の負側入力端子の低い定電圧ＶＲＬに達するまで低下する。そして、定電圧ＶＲＬに達すると出力ＶｏｕｔがＬレベルに切り替わる（時刻ｔ２，ｔ４）。
【００５０】
図１２の期間ＴＬの時の動作は、図５と同じ様にスイッチＳ５，Ｓ７がオンする。第二のスイッチドキャパシタフィルタＳＣＦ２の動作説明から明らかな通り、スイッチドキャパシタフィルタＳＣＦ２は制御クロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷をノードＮ４側から汲みだす様に動作する。その結果、電流Ｉ２が容量Ｃ０を放電する様に流れることになる。但し、オペレーションアンプＡＭＰ１の他方の入力端子が接地されているので、入力端子Ｎ２はその他方の入力端子の接地電位を維持する様にオペレーションアンプ自体が動作する。その結果、オペレーションアンプの出力Ｎ１の電位は上昇する。
【００５１】
図３の信号波形図に示される通り、期間ＴＬでは制御信号ｆCLK に同期してノードＮ１は階段状に上昇し、比較回路ＣＯＭＰ１の負側入力端子の高い定電圧ＶＲＨに達するまで上昇する。そして、定電圧ＶＲＨに達すると出力ＶｏｕｔがＨレベルに切り替わる（時刻ｔ１，ｔ３）。
【００５２】
［変形例］
図１３は、図２に示した電圧制御の発振回路の第一のスイッチドキャパシタフィルタＳＣＦ１を他のスイッチドキャパシタフィルタＳＣＦ３に置き換えた例である。このスイッチドキャパシタフィルタＳＣＦ３は、制御クロックｆCLK によってオン、オフ制御されるスイッチＳ８，９と容量Ｃ１とから構成される。これは、第二のスイッチドキャパシタフィルタＳＣＦ２と構成上は類似するが、スイッチＳ８，９の動作が異なる。
【００５３】
図１３では、発振回路の出力ＶｏｕｔがＨレベルの時のスイッチＳ４，Ｓ５，Ｓ６，Ｓ７の状態を示す。出力ＶｏｕｔがＬレベルの時は図２の場合と同様であり、ここでは省略する。
【００５４】
図１４、図１５は、上記のスイッチドキャパシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明するための図である。制御クロックｆCLK がＨレベルの時は、例えば図１４に示される様に、スイッチＳ８が入力Ｖｉｎ側に、スイッチＳ９がノードＮ３側に導通する。この結果、容量Ｃ１の入力Ｖｉｎ側の電極は、電圧Ｖｉｎの印加により例えばΔＱに充電される。一方、反対側の電極も、電荷保存の法則によりΔＱになる。その結果、ノードＮ２側の容量Ｃ０の電極も、ΔＱの電圧になろうとするが、オペレーションアンプＡＭＰ１の反対側の入力が接地されているため、容量Ｃ０のノードＮ２側の電極は接地電位を保つ様にオペレーションアンプＡＭＰ１が動作し、ノードＮ１の電位は引き下げられる。
【００５５】
次に、制御クロックｆCLK がＬレベルになった時は、図１５に示される通り、スイッチＳ８，Ｓ９は共に接地され、容量Ｃ１の両電極は０ｖにリセットされる。その後、再度制御クロックｆCLK がＨレベルになると、図１４の様にΔＱの応じてノードＮ１の電位が低下する。
【００５６】
この時のΔＱは、図７、８で説明した充電される電荷量と同じであり、従って、スイッチドキャパシタフィルタＳＣＦ３の等価回路の抵抗値は、同様に
Ｒ３＝１／（ｆCLK ×Ｃ１）
となる。従って、図１３の回路例の場合も同様にして、発振周波数ｆは式（４）と同じになる。
【００５７】
［他の変形例］
図１６は，更に電圧制御の発振回路の他の変形例である。図２または図１３では、何れも入力電圧Ｖｉｎをそのまま周波数（Ｖｏｕｔ）に変換するタイプのものであるが、図１６の例では、入力電圧Ｖｉｎに応じた電流Ｉ１０を生成し、その電流Ｉ１０により容量Ｃ１０を充放電させ、そのノードＮ１０の上下する電位と定電圧ＶＲＨ，ＶＲＬとを比較回路ＣＯＭＰ２で比較して周波数（Ｖｏｕｔ）に変換するものである。
【００５８】
電圧電流変換回路３０には、オペレーションアンプＡＭＰ２、ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３、ＮチャネルトランジスタＱ１，Ｑ２、抵抗Ｒ１０及びスイッチＳ１０，Ｓ１２から構成される。ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３のゲートはオペレーションアンプＡＭＰ２の出力に接続され、トランジスタＰ１のドレインがオペレーションアンプＡＭＰ１の負側の入力端子に接続されている。トランジスタＰ１によって生成される電流Ｉ１０と抵抗Ｒ１０の積からなる電圧が、オペレーションアンプにより入力電圧Ｖｉｎと一致するよう制御される。即ち、入力電圧Ｖｉｎが高いと電流Ｉ１０を増加させてトランジスタＰ１のドレインのレベルを上げる様にオペレーションアンプの出力が制御される。一方、入力電圧Ｖｉｎが低いと電流Ｉ１０を減少させてトランジスタＰ１のドレインのレベルを下げる様にオペレーションアンプの出力が制御される。従って、オペレーションアンプの出力は入力電圧Ｖｉｎの大きさに応じた電流Ｉ１０が生成される様に制御される。
【００５９】
オペレーションアンプの出力は、他のトランジスタＰ２，Ｐ３にも接続されているので、同様に電流Ｉ１１と電流Ｉ１２も入力電圧Ｖｉｎに比例した大きさに制御される。トランジスタＰ１，Ｐ２，Ｐ３のディメンジョンが等しい場合は、電流Ｉ１０，Ｉ１１，Ｉ１２は全て等しくなる。
【００６０】
また、トランジスタＱ１とＱ２とはカレントミラー回路を形成するので、電流Ｉ１３は電流Ｉ１１に比例する。両トランジスタＱ１，Ｑ２のディメンジョンが等しい場合は、両電流Ｉ１１，Ｉ１３は等しくなる。
【００６１】
かくして、電圧電流変換回路３０では、入力電圧Ｖｉｎの大きさに応じた（比例した）電流Ｉ１２，Ｉ１３が生成される。
【００６２】
図１７は、図１６の回路動作を説明する為の信号波形図である。スイッチＳ１０，Ｓ１２及びＳ１４，Ｓ１６は出力Ｖｏｕｔによって制御される。出力ＶｏｕｔがＬレベルの時は、スイッチＳ１０がオンとなり容量Ｃ１０が充電されてノードＮ１０が上昇する。そして、定電圧ＶＲＨに達すると、比較回路ＣＯＭＰ２の出力ＶｏｕｔがＨレベルに変化し、スイッチＳ１２とＳ１４がオンする。次に、容量Ｃ１０の電荷が電流Ｉ１３により放電され、ノードＮ１０の電位が低下する。やがて定電圧ＶＲＬに達すると、比較回路ＣＯＭＰ２の出力ＶｏｕｔがＬレベルに切り替わる。
【００６３】
上記した充電用の電流Ｉ１２と放電用の電流Ｉ１３は共に入力電圧Ｖｉｎに比例した値であるので、容量Ｃ１０の充電と放電のスピードは入力電圧値に比例し、その周波数の入力電圧に制御された値になる。
【００６４】
図１７に示した期間ＴＨでは、電流Ｉ１３により容量Ｃ１０が放電されるので、
ΔＶ／Δｄ＝Ｉ１３／Ｃ１０
となり、期間ＴＨは、
【００６５】
【数３】
【００６６】
従って、その周波数ｆ１０＝１／ＴＨであり、
且つＩ１３∝Ｉ１０＝Ｖｉｎ／Ｒ１０であるから、周波数ｆ１０は、
【００６７】
【数４】
【００６８】
一方、容量Ｃ１０が充電される場合も同様にして上記の式（７）の関係が成り立つ。
【００６９】
この式（７）から明らかな通り、周波数ｆ１０は容量Ｃ１０と抵抗Ｒ１０の製造ばらつきの影響を受けることになる。
【００７０】
そこで、図１６の発振回路ＶＣＯの例では、定電圧ＶＲＨとＶＲＬを生成する定電圧発生回路４０に、スイッチドキャパシタフィルタＳＣＦ４を使用した回路を採用して、式（７）に示される容量Ｃ１０と抵抗Ｒ１０の製造ばらつきを相殺できるようにしている。
【００７１】
定電圧発生回路４０は、オペレーションアンプＡＭＰ３、入力抵抗Ｒ３とフェードバック抵抗Ｒ４としてのスイッチドキャパシタフィルタＳＣＦ４から構成される。ＶＲは、別途生成した定電圧であり、オペレーションアンプの他方の入力端子には０ｖ又は所定の定電圧Ｖ１０が印加される。そして、オペレーションアンプの出力Ｎ１４から、高い方の定電圧ＶＲＨが供給され、その電圧を抵抗Ｒ５とＲ６で分割した電位が低い定電圧ＶＲＬとして供給される。
【００７２】
抵抗Ｒ３、Ｒ４及びオペレーションアンプＡＭＰ３は通常反転アンプとも呼ばれ、その増幅率がＲ４／Ｒ３になることが知られている。即ち、入力端子Ｎ１２は、例えば他方の入力の電位０ｖに維持する様に制御される。従って、抵抗Ｒ３を流れる電流Ｉ２０は、
Ｉ２０＝ＶＲ／Ｒ３
となる。従って、フィードバック抵抗Ｒ４にも同じ電流Ｉ２０が例えば矢印の方向に流れるとすると、
ＶＲＨ＝−Ｉ２０×Ｒ４
となる。そして、スイッチドキャパシタフィルタＳＣＦ４の等価抵抗値は、前述の例と同様に、
Ｒ４＝１／（ｆCLK ×Ｃ３０）
であり、低い定電圧は、ＶＲＬ＝Ｋ×ＶＲＨであるから、ＶＲＨ−ＶＲＬは、
【００７３】
【数５】
【００７４】
になる。上記の式（７）と式（８）から、周波数ｆ１０は、
【００７５】
【数６】
【００７６】
となり、分母と分子に容量Ｃと抵抗Ｒの積がそれぞれ存在し、製造バラツキによる容量値と抵抗値のずれをキャンセルし合うことになる。
【００７７】
以上の様に、定電圧発生回路４０に、入力抵抗とフィードバック抵抗の比を増幅率に持つ反転アンプを利用し、そのフィードバック抵抗Ｒ４をスイッチドキャパシタフィルタＳＣＦ４で構成し、Ｒ４を容量Ｃ３０の逆数とすることで、上記式（７）のＣＲ成分をキャンセルすることが可能になる。
【００７８】
図１６における電圧発生回路のスイッチドキャパシタフィルタＳＣＦ４を、図１３、１４、１５で示したスイッチドキャパシタフィルタＳＣＦ３に置き換えても同様のに製造バラツキの影響を受けない周波数クロックを生成することができる。このスイッチドキャパシタフィルタＳＣＦ３は等価的にスイッチドキャパシタフィルタＳＣＦ４と同じ等価抵抗を有することから、上記と同じ動作になることが理解される。
【００７９】
図１８は、オペレーションアンプＡＭＰ１，２，３の回路例である。オペレーションアンプは、入力Ｖｉｎとその逆相入力／Ｖｉｎが比較される比較部１５ａとその出力を増幅する増幅部１５ｂから構成される。比較部１５ａには、カレントミラー回路を構成する負荷トランジスタＰ１０，Ｐ１１と、定電圧Ｖ１がゲートに印加されて定電流源となるトランジスタＱ１２と、差動入力Ｖｉｎ，／Ｖｉｎがそれぞれのゲートに入力されるトランジスタＱ１０，Ｑ１１から構成される。そして、トランジスタＱ１１のドレイン端子がＰチャネル型トランジスタＰ１２のゲートに接続され、そのドレイン端子が出力端子Ｖｏに接続される。トランジスタＱ１３は、定電圧Ｖ２が入力される定電流源である。
【００８０】
例えば、入力側Ｖｉｎが低くなると、トランジスタＱ１０のコンダクタンスが高くなり、トランジスタＱ１１のコンダクタンスが低くなる。従ってトランジスタＱ１１のドレイン端子の電位が下降し、Ｐチャネル型トランジスタＰ１２により反転増幅されて出力Ｖｏは上昇する。
【００８１】
その結果、図１６に示したオペアンプＡＭＰ２の場合には、出力Ｖｏの上昇により、Ｐチャネル型トランジスタＰ１のゲートが上昇し、電流Ｉ１０は低下する。その結果、抵抗Ｒ１０の電圧降下値が供給される逆相の入力である／Ｖｉｎ側の電位も低下し、やがて、２つの入力端子Ｖｉｎと／Ｖｉｎの差がゼロになるところでオペアンプの動作は安定状態となる。入力側Ｖｉｎが高くなる場合は、上記と全く逆の動作により、電流Ｉ１０も上昇する。
【００８２】
図１９は、コンパレータＣＯＭＰ１，ＣＯＭＰ２の詳細回路例である。コンパレータは、入力比較部１８ａ、その出力を増幅する増幅部１８ｂ及び増幅部１８ｂの出力Ｖｏに従ってＨまたはＬレベルのデジタル信号に変換する出力変換部１８ｃから構成される。入力比較部１８ａと増幅部１８ｂとは、図１８で示したオペレーションアンプの比較部１５ａと増幅部１５ｂと同じである。コンパレータの場合には、その増幅部１８ｂの出力がＰチャネル型トランジスタＰ１３とＮチャネル型トランジスタＱ１４からなるＣＭＯＳインバータの入力端子に接続される。従って、出力Ｖｏｕｔは、入力Ｖ＋とＶ−の電位関係が代わる度に、ＨレベルまたはＬレベルに切り換わるデジタル値となる。
【００８３】
動作は、例えば、入力端子Ｖ＋が他方の入力端子Ｖ−より大きい場合は、トランジスタＱ１０のコンダクタンスが低く、Ｑ１１のコンダクタンスが高くなる。その為、トランジスタＱ１１のドレイン端子は上昇し、Ｐチャネル型トランジスタＰ１２により反転増幅され、そのドレイン端子は低下し、出力ＶｏｕｔにはＨレベルが出力される。即ち、Ｖ＋＞Ｖ−の状態では、出力ＶｏｕｔはＨレベルになる。逆に、入力端子の関係がＶ＋＜Ｖ−の状態では、出力ＶｏｕｔはＬレベルになる。
【００８４】
以上説明したスイッチドキャパシタフィルタは、当業者の通常の知識に従えば他の回路例も考えられる。その場合でもスイッチドキャパシタフィルタは、制御クロックにより制御され、等価抵抗が容量と制御クロックの周波数の積の逆数となる。その様な手段を使用することにより、電圧制御の発振回路の周波数は容量Ｃと抵抗Ｒの製造バラツキの影響をなくすことができる。
【００８５】
【発明の効果】
以上説明した通り、本発明によれば、製造バラツキに起因する容量値と抵抗値のバラツキの影響が出力周波数にでない電圧制御の発振回路を提供することができる。
【図面の簡単な説明】
【図１】一般的なＰＬＬ回路のブロック図である。
【図２】製造プロセスの影響を受けない電圧制御の発振回路（ＶＣＯ）の回路例である。
【図３】図２の電圧制御発振回路ＶＣＯの信号波形図を各スイッチＳ４〜７のオンとオフの関係を示す図である。
【図４】図２の全体の動作を説明する為の等価回路図である。
【図５】図２の全体の動作を説明する為の等価回路図である。
【図６】スイッチＳ４，Ｓ５の具体的な回路図例である。
【図７】第一のスイッチドキャパシタフィルタＳＣＦ１の具体的な回路図例である。
【図８】図７のスイッチドキャパシタフィルタＳＣＦ１の動作を示す等価回路である。
【図９】第二のスイッチドキャパシタフィルタＳＣＦ２の具体的な回路図例である。
【図１０】図９のスイッチドキャパシタフィルタＳＣＦ２の動作を説明する等価回路図である。
【図１１】図２の発振回路ＶＣＯの出力ＶｏｕｔがＨレベルの期間ＴＨの時の等価回路である。
【図１２】図２の発振回路ＶＣＯの出力ＶｏｕｔがＬレベルの期間ＴＬの時の等価回路である。
【図１３】図２に示した電圧制御の発振回路の第一のスイッチドキャパシタフィルタＳＣＦ１を他のスイッチドキャパシタフィルタＳＣＦ３に置き換えた例である。
【図１４】図１３のスイッチドキャパシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明するための図である。
【図１５】図１３のスイッチドキャパシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明するための図である。
【図１６】電圧制御の発振回路の他の変形例である。
【図１７】図１６の回路動作を説明する為の信号波形図である。
【図１８】オペアンプＡＭＰ１，２，３の詳細回路例である。
【図１９】コンパレータＣＯＭＰ１，ＣＯＭＰ２の詳細回路例である。
【符号の説明】
ＳＦＣ１〜４ スイッチドキャパシタフィルタ
ＡＭＰ１〜３ オペレーションアンプ
ＣＯＭＰ１、２ 比較回路
１０ 位相比較回路
１１、ＶＣＯ 電圧制御の発振回路
１２ 分周器
Ｓ１〜Ｓ１８ スイッチ
ｆCLK 制御クロック
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力クロック
【発明の属する技術分野】
本発明は、入力電圧に比例した周波数を有するクロック出力を生成する電圧制御の発振回路とそれを利用したＰＬＬ（Phase Locked Loop)回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、受信信号に同期した出力を生成する回路として、例えばデジタル表示装置や無線装置等で広く使用されている。このＰＬＬ回路は、通常、入力信号と出力信号をＮ分の１に分周した比較信号との位相を比較し、その位相差に応じた電圧値に比例する周波数を出力する電圧制御発振回路を備えている。
【０００３】
従来の電圧制御発振回路は、例えば入力電圧の値に応じた電流を生成し、その電流で所定の容量を所定の定電圧間で充放電し、その充放電に同期したクロック信号を出力する。入力電圧に応じて生成される電流の値は、入力電圧と所定の抵抗とから決定し、充放電のスピードがその電流値と容量値から決定される。従って、クロック信号の周波数は電流値と容量値から決定される。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＬＳＩ内部に形成される抵抗の値は、その不純物濃度、面積、深さ等で決定し、製造プロセス上のバラツキを含んでしまう。また、容量はその面積、誘電体層の厚み、誘電率等で決定し、同様に製造プロセス上のバラツキを含む。従って、電圧制御発振回路の出力周波数も、製造バラツキの影響を受け、入力電圧値に正確に制御された周波数のクロック信号を生成することができない。
【０００５】
そこで、本発明の目的は、製造バラツキの影響を受けない周波数のクロック信号を発生することができる電圧制御の発振回路を提供することにある。
【０００６】
更に、本発明の目的は、スイッチドキャパシタフィルタを利用して製造バラツキの影響を受けない周波数のクロック信号を発生することができる電圧制御の発振回路を提供することにある。
【０００７】
更に、本発明の目的は上記の電圧制御の発振回路を利用したＰＬＬ回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的は、本発明によれば、入力電圧の値に応じた周波数の出力クロック信号を発生する電圧制御の発振回路において、
前記入力電圧に接続され、制御クロックによりスイッチング動作し、該入力電圧に応じた正電流を供給する第一のスイッチドキャパシタフィルタと、
前記入力電圧に接続され、制御クロックによりスイッチング動作し、該入力電圧に応じた負電流を供給する第二のスイッチドキャパシタフィルタと、
前記出力クロック信号に同期して導通制御される第一のスイッチを介して前記第一と第二のスイッチドキャパシタフィルタが、交互にその一方の入力端子に接続され、他方の入力端子に定電圧が供給され、該一方の入力端子と出力端子の間に設けられたフィードバック回路を介して、前記正電流が供給される時に該出力端子の電位が下降し、前記負電流が供給される時に該出力端子の電位が上昇するオペレーションアンプと、
該オペレーションアンプの出力端子の電位と、前記出力クロック信号に同期して切り換えられる第一の定電圧及びそれより低い第二の定電圧とを交互に比較して前記出力クロック信号を出力する比較回路とを有することを特徴とする発振回路を提供することにより達成される。
【０００９】
スイッチドキャパシタフィルタの等価的な抵抗値が、それを構成する容量と制御のクロックの周波数の積の逆数となるので、製造バラツキの影響をなくすことができる。
【００１０】
この第一のスイッチドキャパシタフィルタは、一例として、一方の電極が定電圧端に接続され、他方の電極が前記制御クロックにより制御される第二のスイッチを介して交互に前記入力電圧と前記第一のスイッチに接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする。
【００１１】
別の例としては、一方の電極が前記制御クロックにより制御される第三のスイッチを介して交互に前記入力電圧と定電圧端に接続され、他方の電極が前記制御クロックにより該第三のスイッチと同相で制御される第四のスイッチを介して交互に前記第一のスイッチと定電圧端に接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする。
【００１２】
また、第二のスイッチドキャパシタフィルタは、一例として、一方の電極が前記制御クロックにより制御される第五のスイッチを介して交互に前記入力電圧と定電圧端に接続され、他方の電極が前記制御クロックにより該第五のスイッチと逆相で制御される第六のスイッチを介して交互に前記第一のスイッチと定電圧端に接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする。
【００１３】
更に、上記の目的は、入力電圧の値に応じた周波数の出力クロック信号を発生する電圧制御の発振回路において、
該入力電圧に応じた電流を生成する電圧電流変換回路と、
該電圧電流変換回路により生成される電流により、前記出力クロック信号に同期して充電と放電がされる充放電用キャパシタと、
該充放電用キャパシタの充放電電圧と前記出力クロック信号に同期して切り換えられる第一の定電圧及びそれより低い第二の定電圧とを交互に比較して前記出力クロック信号を出力する比較回路と、
入力抵抗が入力端子に接続され、該入力端子と出力端子との間に設けたとフィードバック抵抗とを有するオペレーションアンプとを有し、
前記フィードバック抵抗が、制御クロックによりスイッチング制御される第三のスイッチドキャパシタフィルタで構成されていることを特徴とする発振回路を提供することにより達成される。
【００１４】
更に、上記の電圧制御の発振回路を利用して、入力信号の位相に同期し入力信号の所定倍の周波数の出力信号を発生するフェイズ・ロックド・ループ回路を提供することにより、上記の目的を達成できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１６】
図１は、一般的なＰＬＬ回路のブロック図である。例えば、デジタル表示装置等の例として入力に水平同期信号Ｈｓｙｎｃが供給され、それに同期したＮ倍の周波数をもつクロック信号ＣＬＫを生成する。１０は出力のクロックＣＬＫをＮ分の１に分周した比較信号と入力Ｈｓｙｎｃとの位相差を検出する位相比較回路であり、１１はその位相差に応じた電圧Ｖｉｎにより制御される電圧制御発振回路ＶＣＯであり、１２は分周回路である。発振回路１１は、電圧Ｖｉｎの値に応じた周波数のクロック信号ＣＬＫを発生する。その結果、入力信号Ｈｓｙｎｃと比較信号（分周器の出力）との間に位相差がないようにロックインされ、入力信号Ｈｓｙｎｃに同期したＮ倍の周波数のクロック信号ＣＬＫが出力される。
【００１７】
図２は、製造プロセスの影響を受けない電圧制御の発振回路（ＶＣＯ）の回路例である。この例では、等価的に正の抵抗値を持つ第一のスイッチドキャパシタフィルタＳＣＦ１と、等価的に負の抵抗値をもつ第二のスイッチドキャパシタフィルタＳＣＦ２を利用している。スイッチドキャパシタフィルタＳＣＦ１、ＳＣＦ２は、スイッチＳ４、Ｓ５を介してオペレーションアンプＡＭＰ１の負入力に接続される。両スイッチＳ４，Ｓ５は出力Ｖｏｕｔによって相補にスイッチングする様制御される。また、オペレーションアンプＡＭＰ１の出力Ｎ１は、比較回路ＣＯＭＰ１の正入力に接続される。比較回路ＣＯＭＰ１の負入力は、出力Ｖｏｕｔによって相補にスイッチング制御されるスイッチＳ６、Ｓ７を介して定電圧ＶＲＬ，ＶＲＨに接続される。
【００１８】
また、第一のスイッチドキャパシタフィルタＳＣＦ１は、この例ではスイッチＳ１と容量Ｃ１から構成され、制御クロックｆCLK によってスイッチＳ１が図示されるように制御される。また、第二のスイッチドキャパシタフィルタＳＣＦ２は、この例ではスイッチＳ２，Ｓ３と容量Ｃ１で構成され、スイッチＳ２，Ｓ３は制御クロックｆCLK の相補信号により制御される。
【００１９】
図３は、図２の電圧制御発振回路ＶＣＯの信号波形図を各スイッチＳ４〜７のオンとオフの関係を示す図である。基本的には、各スイッチＳ４〜７は、制御信号がＨレベルの時にオン、Ｌレベルの時にオフになる様に示した。しかし、そのＨレベルとＬレベルの関係は、適宜選択される。
【００２０】
図２の発振回路の動作は、オペレーションアンプＡＭＰ１の出力Ｎ１がスイッチＳ４とＳ５のオン、オフに応じて定電圧ＶＲＨとＶＲＬとの間を上昇または下降し、そのＮ１の電圧と定電圧ＶＲＨまたはＶＲＬとが比較されＨまたはＬのクロック信号Ｖｏｕｔ（ＣＬＫ）が生成されることを基本とする。そして、ノードＮ１の上昇と下降のスピード（傾き）が入力電圧Ｖｉｎの大きさに依存し、入力電圧Ｖｉｎに従う周波数を持つ出力Ｖｏｕｔが生成される。
【００２１】
［図２の発振回路の全体動作］
図２に示したスイッチドキャパシタフィルタＳＣＦ１とＳＦＣ２とは、等価的に正の抵抗値と負の抵抗値をそれぞれ有する。その点については後でその動作に説明のところで詳細に説明する。ここでは、発振回路ＶＣＯの全体の動作を説明する為に、両スイッチドキャパシタフィルタＳＣＦ１、２を等価的に抵抗Ｒ１，Ｒ２とする。
【００２２】
図４、５は、その全体の動作を説明する為の等価回路図である。図４は、出力ＶｏｕｔがＨレベルの時の期間ＴＨ中の等価回路図であり、図５は、出力ＶｏｕｔがＬレベルの時の期間ＴＬ中の等価回路図である。期間ＴＨの間はスイッチＳ４がオン状態でスイッチＳ５はオフ状態である。逆に、期間ＴＬの間はスイッチＳ４がオフ状態でスイッチＳ５はオン状態である。
【００２３】
期間ＴＨの間は、図４中に矢印で示される通り、スイッチＳ４がオン状態であるので入力ＶｉｎからスイッチドキャパシタフィルタＳＣＦ１の等価抵抗Ｒ１を介して容量Ｃ０に電荷の充電が行われノードＮ２の電位を上昇させる様に動作する。但し、オペレーションアンプＡＭＰ１の正側入力が接地電位であるので、オペレーションアンプＡＭＰ１が負側入力Ｎ２を接地電位に維持する様に動作する。その結果、オペレーションアンプＡＭＰ１の出力Ｎ１の電位は下降し、容量Ｃ０のノードＮ１側の対向電極の電位を引き下げ容量Ｃ０への充電を可能にする。
【００２４】
ノードＮ１の下降は、比較回路の負側の入力になっている低い側の定電圧ＶＲＬに達するまで行われる。ノードＮ１が定電圧ＶＲＬに達すると、比較回路ＣＯＮＰ１の出力ＶｏｕｔがＬレベルに切り替わり、スイッチＳ４がオフにスイッチＳ５がオンになる。同時に、比較回路ＣＯＭＰ１の負側入力は高い方の定電圧ＶＲＨに切り替わる。
【００２５】
期間ＴＬの間は、図５中に矢印で示される通り、スイッチＳ５がオン状態であるので入力Ｖｉｎの方向にスイッチドキャパシタフィルタＳＣＦ２の等価抵抗Ｒ２を介して容量Ｃ０から電荷の放電が行われノードＮ２の電位を下降させる様に動作する。但し、オペレーションアンプＡＭＰ１の正側入力が接地電位であるので、オペレーションアンプＡＭＰ１が負側入力Ｎ２を接地電位に維持する様に動作する。その結果、オペレーションアンプＡＭＰ１の出力Ｎ１の電位は上昇し、容量Ｃ０のノードＮ１側の対向電極の電位を引き上げ容量Ｃ０からの放電を可能にする。
【００２６】
ノードＮ１の上昇は、比較回路の負側の入力になっている高い側の定電圧ＶＲＨに達するまで行われる。ノードＮ１が定電圧ＶＲＨに達すると、比較回路ＣＯＮＰ１の出力ＶｏｕｔがＨレベルに切り替わり、スイッチＳ５がオフにスイッチＳ４がオンになる。同時に、比較回路ＣＯＭＰ１の負側入力は低い方の定電圧ＶＲＬに切り替わる。
【００２７】
以上の様に出力ＶｏｕｔによりスイッチＳ４，Ｓ５，Ｓ６，Ｓ７を切り換えることで、ノードＮ１を入力電圧ＶｉｎとスイッチドキャパシタフィルタＳＣＦ１、２の等価抵抗Ｒ１とＲ２に依存したスピードで下降又は上昇させることができる。今仮に、等価抵抗Ｒ１とＲ２を使ってノードＮ１の上昇と下降の傾きを計算すると次の通りとなる。
【００２８】
期間ＴＨの時は、図４に示される通り、容量Ｃ０には電流Ｉ１により充電される様に動作する。充電される電荷がΔＱとすると、
ΔＱ＝Ｃ０×ΔＶ１＝Ｉ１×Δｔ
Ｉ１＝Ｖｉｎ／Ｒ１
の二つの式から、
ΔＶ１／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ１） （１）
となる。
【００２９】
同様にして、期間ＴＬの時は、図５に示される通り、容量Ｃ０は電流Ｉ２により放電される様に動作する。放電される電荷がΔＱとすると、
ΔＱ＝Ｃ０×ΔＶ２＝Ｉ２×Δｔ
Ｉ２＝Ｖｉｎ／Ｒ２
の二つの式から、
ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２） （２）
となる。
【００３０】
［スイッチドキャパシタフィルタＳＣＦの動作］
図６は、スイッチＳ４，Ｓ５の具体的な回路図例である。また、スイッチＳ６，Ｓ７も同様の回路図で構成される。この回路例は、スイッチＳ４は、ＰチャネルトランジスタＰ２１とＮチャネルトランジスタＱ２１からなるＣＭＯＳ回路であり、スイッチＳ５は、ＰチャネルトランジスタＰ２２とＮチャネルトランジスタＱ２２からなるＣＭＯＳ回路である。それぞれのトランジスタは、出力ＶｏｕｔによってインバータＩＮＶ１０，１１，１２を介して制御される。この例では、スイッチに与えられる制御信号がＨレベルの時にオンし、Ｌレベルの時にオフする。
【００３１】
図７は、第一のスイッチドキャパシタフィルタＳＣＦ１の具体的な回路図例である。スイッチＳ１は、ＰチャネルトランジスタＰ２３とＮチャネルトランジスタＱ２３からなるＣＭＯＳスイッチと、同様にトランジスタＰ２４，Ｑ２４からなるＣＭＯＳスイッチとから構成される。各ＣＭＯＳスイッチは制御クロックｆCLK により制御されて、交互にオン、オフする。
【００３２】
図８は、図７のスイッチドキャパシタフィルタＳＣＦ１の動作を示す等価回路であり、（Ａ）は制御クロックｆCLK がＬレベルの時、（Ｂ）は制御クロックｆCLK がＨレベルの時を示す。図８（Ａ）の時は、入力電圧Ｖｉｎがそのまま容量Ｃ１に印加され、容量Ｃ１は制御クロックｆCLK がＬレベルの期間Δｔで電流Ｉ１により充電され、例えばΔＶまで充電される。一方、図８（Ｂ）の時は、充電した電荷ΔＱがノードＮ３側に放電される。その時の関係を示すと次の通りである。
【００３３】
ΔＱ＝Ｃ１×ΔＶ＝Ｉ１×Δｔ
ｆCLK ＝１／Δｔ
これらの式から、
ΔＶ／Ｉ１＝１／（ｆCLK ×Ｃ１）
従って、等価的にＲ１＝ΔＶ／Ｉ１であることから、図７に示した通り、第１のスイッチドキャパシタフィルタＳＣＦ１の等価抵抗Ｒ１は、
Ｒ１＝１／（ｆCLK ×Ｃ１） （３）
となる。このスイッチドキャパシタフィルタＳＣＦ１は、あたかも容量Ｃ１を介して電荷をノードＮ３側に汲みだしている様に動作する。
【００３４】
そこで、上記の式１に式３を代入すると、
ΔＶ１／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ１）＝（Ｖｉｎ×ｆCLK ×Ｃ１）／ＣＯ
となる。
【００３５】
従って、図３に戻って、出力ＶｏｕｔがＨレベル期間の時間ＴＨは、
ＴＨ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ１
となり、その周波数は周期ＴＨの逆数に比例することから、
【００３６】
【数１】
となる。
【００３８】
図９は、第二のスイッチドキャパシタフィルタＳＣＦ２の具体的な回路図例である。スイッチＳ２は、ＰチャネルトランジスタＰ２５とＮチャネルトランジスタＱ２５からなるＣＭＯＳスイッチと、同様にトランジスタＰ２６とＱ２６からなるＣＭＯＳスイッチ、及びトランジスタＰ２７とＱ２７からなるＣＭＯＳスイッチとトランジスタＰ２８とＱ２８からなるＣＭＯＳスイッチから構成される。そして、それぞれのゲート電極は制御クロックｆCLK で制御される。
【００３９】
図１０は、図９のスイッチドキャパシタフィルタＳＣＦ２の動作を説明する等価回路図である。制御クロックｆCLK がＬレベルの時、図１０（Ａ）の様に容量Ｃ１には入力電圧Ｖｉｎが印加され電流Ｉ１でΔＶまで充電される。そして、制御クロックｆCLK がＨレベルになると、図１０（Ｂ）の様に容量Ｃ１の一方の電極が接地されるので他方の電極が−ΔＶとなり、ノードＮ４から電流Ｉ２により充電される様に動作する。従って、等価的にスイッチドキャパシタフィルタＳＣＦ２ではノードＮ４から入力Ｖｉｎ側に電荷を汲みだしているような動作となる。
【００４０】
その時の関係を示すと次の通りである。
【００４１】
ΔＱ＝Ｃ１×ΔＶ＝Ｉ２×Δｔ
ｆCLK ＝１／Δｔ
これらの式から、
ΔＶ／Ｉ２＝１／（ｆCLK ×Ｃ１）
従って、等価的にＲ２＝−ΔＶ／Ｉ２であることから、図９に示した通り、第２のスイッチドキャパシタフィルタＳＣＦ２の等価抵抗Ｒ２は、
Ｒ２＝−１／（ｆCLK ×Ｃ１） （５）
となる。
【００４２】
そこで、上記の式（２）に式（５）を代入すると、
ΔＶ２／Δｔ＝Ｖｉｎ／（Ｃ０×Ｒ２）＝−（Ｖｉｎ×ｆCLK ×Ｃ１）／ＣＯ
となる。
【００４３】
従って、図３に戻って、出力ＶｏｕｔがＬレベル期間の時間ＴＬは、
ＴＬ＝（ＶＲＨ−ＶＲＬ）×Δｔ／ΔＶ２
となり、その周波数は周期ＴＬの逆数に比例することから、
【００４４】
【数２】
となる。この式は、上記の式（４）と同じである。両方のスイッチドキャパシタフィルタＳＣＦ１、２の容量を同じＣ１にした為である。
【００４６】
これらの式（４）（６）から理解されるとおり、出力Ｖｏｕｔの周波数ｆは、入力電圧Ｖｉｎの値に比例し、制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬ及び容量Ｃ１とＣ０の比（Ｃ１／Ｃ０）によって決定される。制御クロックｆCLK 、定電圧ＶＲＨ，ＶＲＬは、回路構成により製造バラツキの影響をなくすことができる。また、容量Ｃ１，Ｃ０はそれぞれ
Ｃ＝εＳ／ｄ （ε誘電率、Ｓ面積、ｄ膜厚）
の関係から製造バラツキに依存するが、それらの比（Ｃ１／Ｃ０）は、それぞれの製造バラツキを相殺するので、この点でも製造バラツキの影響をなくすことが可能となる。
【００４７】
図１１は、図２の発振回路ＶＣＯの出力ＶｏｕｔがＨレベルの期間ＴＨの時の等価回路であり、図１２は図２の発振回路ＶＣＯの出力ＶｏｕｔがＬレベルの期間ＴＬの時の等価回路である。
【００４８】
図１１の期間ＴＨの時の動作は、図４と同じ様にスイッチＳ４，Ｓ６がオンする。第一のスイッチドキャパシタフィルタＳＣＦ１の動作説明から明らかな通り、スイッチドキャパシタフィルタＳＣＦ１は制御クロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷をノードＮ３側に汲みだす様に動作する。その結果、電流Ｉ１が容量Ｃ０を充電する様に流れることになる。但し、オペレーションアンプＡＭＰ１の他方の入力端子が接地されているので、入力端子Ｎ２はその他方の入力端子の接地電位を維持する様にオペレーションアンプ自体が動作する。その結果、オペレーションアンプの出力Ｎ１の電位は低下する。
【００４９】
図３の信号波形図に示される通り、期間ＴＨでは制御信号ｆCLK に同期してノードＮ１は階段状に低下し、比較回路ＣＯＭＰ１の負側入力端子の低い定電圧ＶＲＬに達するまで低下する。そして、定電圧ＶＲＬに達すると出力ＶｏｕｔがＬレベルに切り替わる（時刻ｔ２，ｔ４）。
【００５０】
図１２の期間ＴＬの時の動作は、図５と同じ様にスイッチＳ５，Ｓ７がオンする。第二のスイッチドキャパシタフィルタＳＣＦ２の動作説明から明らかな通り、スイッチドキャパシタフィルタＳＣＦ２は制御クロックｆCLK に同期して入力電圧Ｖｉｎに応じた電荷をノードＮ４側から汲みだす様に動作する。その結果、電流Ｉ２が容量Ｃ０を放電する様に流れることになる。但し、オペレーションアンプＡＭＰ１の他方の入力端子が接地されているので、入力端子Ｎ２はその他方の入力端子の接地電位を維持する様にオペレーションアンプ自体が動作する。その結果、オペレーションアンプの出力Ｎ１の電位は上昇する。
【００５１】
図３の信号波形図に示される通り、期間ＴＬでは制御信号ｆCLK に同期してノードＮ１は階段状に上昇し、比較回路ＣＯＭＰ１の負側入力端子の高い定電圧ＶＲＨに達するまで上昇する。そして、定電圧ＶＲＨに達すると出力ＶｏｕｔがＨレベルに切り替わる（時刻ｔ１，ｔ３）。
【００５２】
［変形例］
図１３は、図２に示した電圧制御の発振回路の第一のスイッチドキャパシタフィルタＳＣＦ１を他のスイッチドキャパシタフィルタＳＣＦ３に置き換えた例である。このスイッチドキャパシタフィルタＳＣＦ３は、制御クロックｆCLK によってオン、オフ制御されるスイッチＳ８，９と容量Ｃ１とから構成される。これは、第二のスイッチドキャパシタフィルタＳＣＦ２と構成上は類似するが、スイッチＳ８，９の動作が異なる。
【００５３】
図１３では、発振回路の出力ＶｏｕｔがＨレベルの時のスイッチＳ４，Ｓ５，Ｓ６，Ｓ７の状態を示す。出力ＶｏｕｔがＬレベルの時は図２の場合と同様であり、ここでは省略する。
【００５４】
図１４、図１５は、上記のスイッチドキャパシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明するための図である。制御クロックｆCLK がＨレベルの時は、例えば図１４に示される様に、スイッチＳ８が入力Ｖｉｎ側に、スイッチＳ９がノードＮ３側に導通する。この結果、容量Ｃ１の入力Ｖｉｎ側の電極は、電圧Ｖｉｎの印加により例えばΔＱに充電される。一方、反対側の電極も、電荷保存の法則によりΔＱになる。その結果、ノードＮ２側の容量Ｃ０の電極も、ΔＱの電圧になろうとするが、オペレーションアンプＡＭＰ１の反対側の入力が接地されているため、容量Ｃ０のノードＮ２側の電極は接地電位を保つ様にオペレーションアンプＡＭＰ１が動作し、ノードＮ１の電位は引き下げられる。
【００５５】
次に、制御クロックｆCLK がＬレベルになった時は、図１５に示される通り、スイッチＳ８，Ｓ９は共に接地され、容量Ｃ１の両電極は０ｖにリセットされる。その後、再度制御クロックｆCLK がＨレベルになると、図１４の様にΔＱの応じてノードＮ１の電位が低下する。
【００５６】
この時のΔＱは、図７、８で説明した充電される電荷量と同じであり、従って、スイッチドキャパシタフィルタＳＣＦ３の等価回路の抵抗値は、同様に
Ｒ３＝１／（ｆCLK ×Ｃ１）
となる。従って、図１３の回路例の場合も同様にして、発振周波数ｆは式（４）と同じになる。
【００５７】
［他の変形例］
図１６は，更に電圧制御の発振回路の他の変形例である。図２または図１３では、何れも入力電圧Ｖｉｎをそのまま周波数（Ｖｏｕｔ）に変換するタイプのものであるが、図１６の例では、入力電圧Ｖｉｎに応じた電流Ｉ１０を生成し、その電流Ｉ１０により容量Ｃ１０を充放電させ、そのノードＮ１０の上下する電位と定電圧ＶＲＨ，ＶＲＬとを比較回路ＣＯＭＰ２で比較して周波数（Ｖｏｕｔ）に変換するものである。
【００５８】
電圧電流変換回路３０には、オペレーションアンプＡＭＰ２、ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３、ＮチャネルトランジスタＱ１，Ｑ２、抵抗Ｒ１０及びスイッチＳ１０，Ｓ１２から構成される。ＰチャネルトランジスタＰ１，Ｐ２，Ｐ３のゲートはオペレーションアンプＡＭＰ２の出力に接続され、トランジスタＰ１のドレインがオペレーションアンプＡＭＰ１の負側の入力端子に接続されている。トランジスタＰ１によって生成される電流Ｉ１０と抵抗Ｒ１０の積からなる電圧が、オペレーションアンプにより入力電圧Ｖｉｎと一致するよう制御される。即ち、入力電圧Ｖｉｎが高いと電流Ｉ１０を増加させてトランジスタＰ１のドレインのレベルを上げる様にオペレーションアンプの出力が制御される。一方、入力電圧Ｖｉｎが低いと電流Ｉ１０を減少させてトランジスタＰ１のドレインのレベルを下げる様にオペレーションアンプの出力が制御される。従って、オペレーションアンプの出力は入力電圧Ｖｉｎの大きさに応じた電流Ｉ１０が生成される様に制御される。
【００５９】
オペレーションアンプの出力は、他のトランジスタＰ２，Ｐ３にも接続されているので、同様に電流Ｉ１１と電流Ｉ１２も入力電圧Ｖｉｎに比例した大きさに制御される。トランジスタＰ１，Ｐ２，Ｐ３のディメンジョンが等しい場合は、電流Ｉ１０，Ｉ１１，Ｉ１２は全て等しくなる。
【００６０】
また、トランジスタＱ１とＱ２とはカレントミラー回路を形成するので、電流Ｉ１３は電流Ｉ１１に比例する。両トランジスタＱ１，Ｑ２のディメンジョンが等しい場合は、両電流Ｉ１１，Ｉ１３は等しくなる。
【００６１】
かくして、電圧電流変換回路３０では、入力電圧Ｖｉｎの大きさに応じた（比例した）電流Ｉ１２，Ｉ１３が生成される。
【００６２】
図１７は、図１６の回路動作を説明する為の信号波形図である。スイッチＳ１０，Ｓ１２及びＳ１４，Ｓ１６は出力Ｖｏｕｔによって制御される。出力ＶｏｕｔがＬレベルの時は、スイッチＳ１０がオンとなり容量Ｃ１０が充電されてノードＮ１０が上昇する。そして、定電圧ＶＲＨに達すると、比較回路ＣＯＭＰ２の出力ＶｏｕｔがＨレベルに変化し、スイッチＳ１２とＳ１４がオンする。次に、容量Ｃ１０の電荷が電流Ｉ１３により放電され、ノードＮ１０の電位が低下する。やがて定電圧ＶＲＬに達すると、比較回路ＣＯＭＰ２の出力ＶｏｕｔがＬレベルに切り替わる。
【００６３】
上記した充電用の電流Ｉ１２と放電用の電流Ｉ１３は共に入力電圧Ｖｉｎに比例した値であるので、容量Ｃ１０の充電と放電のスピードは入力電圧値に比例し、その周波数の入力電圧に制御された値になる。
【００６４】
図１７に示した期間ＴＨでは、電流Ｉ１３により容量Ｃ１０が放電されるので、
ΔＶ／Δｄ＝Ｉ１３／Ｃ１０
となり、期間ＴＨは、
【００６５】
【数３】
従って、その周波数ｆ１０＝１／ＴＨであり、
且つＩ１３∝Ｉ１０＝Ｖｉｎ／Ｒ１０であるから、周波数ｆ１０は、
【００６７】
【数４】
一方、容量Ｃ１０が充電される場合も同様にして上記の式（７）の関係が成り立つ。
【００６９】
この式（７）から明らかな通り、周波数ｆ１０は容量Ｃ１０と抵抗Ｒ１０の製造ばらつきの影響を受けることになる。
【００７０】
そこで、図１６の発振回路ＶＣＯの例では、定電圧ＶＲＨとＶＲＬを生成する定電圧発生回路４０に、スイッチドキャパシタフィルタＳＣＦ４を使用した回路を採用して、式（７）に示される容量Ｃ１０と抵抗Ｒ１０の製造ばらつきを相殺できるようにしている。
【００７１】
定電圧発生回路４０は、オペレーションアンプＡＭＰ３、入力抵抗Ｒ３とフェードバック抵抗Ｒ４としてのスイッチドキャパシタフィルタＳＣＦ４から構成される。ＶＲは、別途生成した定電圧であり、オペレーションアンプの他方の入力端子には０ｖ又は所定の定電圧Ｖ１０が印加される。そして、オペレーションアンプの出力Ｎ１４から、高い方の定電圧ＶＲＨが供給され、その電圧を抵抗Ｒ５とＲ６で分割した電位が低い定電圧ＶＲＬとして供給される。
【００７２】
抵抗Ｒ３、Ｒ４及びオペレーションアンプＡＭＰ３は通常反転アンプとも呼ばれ、その増幅率がＲ４／Ｒ３になることが知られている。即ち、入力端子Ｎ１２は、例えば他方の入力の電位０ｖに維持する様に制御される。従って、抵抗Ｒ３を流れる電流Ｉ２０は、
Ｉ２０＝ＶＲ／Ｒ３
となる。従って、フィードバック抵抗Ｒ４にも同じ電流Ｉ２０が例えば矢印の方向に流れるとすると、
ＶＲＨ＝−Ｉ２０×Ｒ４
となる。そして、スイッチドキャパシタフィルタＳＣＦ４の等価抵抗値は、前述の例と同様に、
Ｒ４＝１／（ｆCLK ×Ｃ３０）
であり、低い定電圧は、ＶＲＬ＝Ｋ×ＶＲＨであるから、ＶＲＨ−ＶＲＬは、
【００７３】
【数５】
になる。上記の式（７）と式（８）から、周波数ｆ１０は、
【００７５】
【数６】
となり、分母と分子に容量Ｃと抵抗Ｒの積がそれぞれ存在し、製造バラツキによる容量値と抵抗値のずれをキャンセルし合うことになる。
【００７７】
以上の様に、定電圧発生回路４０に、入力抵抗とフィードバック抵抗の比を増幅率に持つ反転アンプを利用し、そのフィードバック抵抗Ｒ４をスイッチドキャパシタフィルタＳＣＦ４で構成し、Ｒ４を容量Ｃ３０の逆数とすることで、上記式（７）のＣＲ成分をキャンセルすることが可能になる。
【００７８】
図１６における電圧発生回路のスイッチドキャパシタフィルタＳＣＦ４を、図１３、１４、１５で示したスイッチドキャパシタフィルタＳＣＦ３に置き換えても同様のに製造バラツキの影響を受けない周波数クロックを生成することができる。このスイッチドキャパシタフィルタＳＣＦ３は等価的にスイッチドキャパシタフィルタＳＣＦ４と同じ等価抵抗を有することから、上記と同じ動作になることが理解される。
【００７９】
図１８は、オペレーションアンプＡＭＰ１，２，３の回路例である。オペレーションアンプは、入力Ｖｉｎとその逆相入力／Ｖｉｎが比較される比較部１５ａとその出力を増幅する増幅部１５ｂから構成される。比較部１５ａには、カレントミラー回路を構成する負荷トランジスタＰ１０，Ｐ１１と、定電圧Ｖ１がゲートに印加されて定電流源となるトランジスタＱ１２と、差動入力Ｖｉｎ，／Ｖｉｎがそれぞれのゲートに入力されるトランジスタＱ１０，Ｑ１１から構成される。そして、トランジスタＱ１１のドレイン端子がＰチャネル型トランジスタＰ１２のゲートに接続され、そのドレイン端子が出力端子Ｖｏに接続される。トランジスタＱ１３は、定電圧Ｖ２が入力される定電流源である。
【００８０】
例えば、入力側Ｖｉｎが低くなると、トランジスタＱ１０のコンダクタンスが高くなり、トランジスタＱ１１のコンダクタンスが低くなる。従ってトランジスタＱ１１のドレイン端子の電位が下降し、Ｐチャネル型トランジスタＰ１２により反転増幅されて出力Ｖｏは上昇する。
【００８１】
その結果、図１６に示したオペアンプＡＭＰ２の場合には、出力Ｖｏの上昇により、Ｐチャネル型トランジスタＰ１のゲートが上昇し、電流Ｉ１０は低下する。その結果、抵抗Ｒ１０の電圧降下値が供給される逆相の入力である／Ｖｉｎ側の電位も低下し、やがて、２つの入力端子Ｖｉｎと／Ｖｉｎの差がゼロになるところでオペアンプの動作は安定状態となる。入力側Ｖｉｎが高くなる場合は、上記と全く逆の動作により、電流Ｉ１０も上昇する。
【００８２】
図１９は、コンパレータＣＯＭＰ１，ＣＯＭＰ２の詳細回路例である。コンパレータは、入力比較部１８ａ、その出力を増幅する増幅部１８ｂ及び増幅部１８ｂの出力Ｖｏに従ってＨまたはＬレベルのデジタル信号に変換する出力変換部１８ｃから構成される。入力比較部１８ａと増幅部１８ｂとは、図１８で示したオペレーションアンプの比較部１５ａと増幅部１５ｂと同じである。コンパレータの場合には、その増幅部１８ｂの出力がＰチャネル型トランジスタＰ１３とＮチャネル型トランジスタＱ１４からなるＣＭＯＳインバータの入力端子に接続される。従って、出力Ｖｏｕｔは、入力Ｖ＋とＶ−の電位関係が代わる度に、ＨレベルまたはＬレベルに切り換わるデジタル値となる。
【００８３】
動作は、例えば、入力端子Ｖ＋が他方の入力端子Ｖ−より大きい場合は、トランジスタＱ１０のコンダクタンスが低く、Ｑ１１のコンダクタンスが高くなる。その為、トランジスタＱ１１のドレイン端子は上昇し、Ｐチャネル型トランジスタＰ１２により反転増幅され、そのドレイン端子は低下し、出力ＶｏｕｔにはＨレベルが出力される。即ち、Ｖ＋＞Ｖ−の状態では、出力ＶｏｕｔはＨレベルになる。逆に、入力端子の関係がＶ＋＜Ｖ−の状態では、出力ＶｏｕｔはＬレベルになる。
【００８４】
以上説明したスイッチドキャパシタフィルタは、当業者の通常の知識に従えば他の回路例も考えられる。その場合でもスイッチドキャパシタフィルタは、制御クロックにより制御され、等価抵抗が容量と制御クロックの周波数の積の逆数となる。その様な手段を使用することにより、電圧制御の発振回路の周波数は容量Ｃと抵抗Ｒの製造バラツキの影響をなくすことができる。
【００８５】
【発明の効果】
以上説明した通り、本発明によれば、製造バラツキに起因する容量値と抵抗値のバラツキの影響が出力周波数にでない電圧制御の発振回路を提供することができる。
【図面の簡単な説明】
【図１】一般的なＰＬＬ回路のブロック図である。
【図２】製造プロセスの影響を受けない電圧制御の発振回路（ＶＣＯ）の回路例である。
【図３】図２の電圧制御発振回路ＶＣＯの信号波形図を各スイッチＳ４〜７のオンとオフの関係を示す図である。
【図４】図２の全体の動作を説明する為の等価回路図である。
【図５】図２の全体の動作を説明する為の等価回路図である。
【図６】スイッチＳ４，Ｓ５の具体的な回路図例である。
【図７】第一のスイッチドキャパシタフィルタＳＣＦ１の具体的な回路図例である。
【図８】図７のスイッチドキャパシタフィルタＳＣＦ１の動作を示す等価回路である。
【図９】第二のスイッチドキャパシタフィルタＳＣＦ２の具体的な回路図例である。
【図１０】図９のスイッチドキャパシタフィルタＳＣＦ２の動作を説明する等価回路図である。
【図１１】図２の発振回路ＶＣＯの出力ＶｏｕｔがＨレベルの期間ＴＨの時の等価回路である。
【図１２】図２の発振回路ＶＣＯの出力ＶｏｕｔがＬレベルの期間ＴＬの時の等価回路である。
【図１３】図２に示した電圧制御の発振回路の第一のスイッチドキャパシタフィルタＳＣＦ１を他のスイッチドキャパシタフィルタＳＣＦ３に置き換えた例である。
【図１４】図１３のスイッチドキャパシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明するための図である。
【図１５】図１３のスイッチドキャパシタフィルタＳＣＦ３のスイッチＳ８，Ｓ９を含む具体的な動作を説明するための図である。
【図１６】電圧制御の発振回路の他の変形例である。
【図１７】図１６の回路動作を説明する為の信号波形図である。
【図１８】オペアンプＡＭＰ１，２，３の詳細回路例である。
【図１９】コンパレータＣＯＭＰ１，ＣＯＭＰ２の詳細回路例である。
【符号の説明】
ＳＦＣ１〜４ スイッチドキャパシタフィルタ
ＡＭＰ１〜３ オペレーションアンプ
ＣＯＭＰ１、２ 比較回路
１０ 位相比較回路
１１、ＶＣＯ 電圧制御の発振回路
１２ 分周器
Ｓ１〜Ｓ１８ スイッチ
ｆCLK 制御クロック
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力クロック
Claims (10)
- 入力電圧の値に応じた周波数の出力クロック信号を発生する電圧制御の発振回路において、
前記入力電圧に接続され、制御クロックによりスイッチング動作し、該入力電圧に応じた正電流を供給する第一のスイッチドキャパシタフィルタと、
前記入力電圧に接続され、制御クロックによりスイッチング動作し、該入力電圧に応じた負電流を供給する第二のスイッチドキャパシタフィルタと、
前記出力クロック信号に同期して導通制御される第一のスイッチを介して前記第一と第二のスイッチドキャパシタフィルタが、交互にその一方の入力端子に接続され、他方の入力端子に定電圧が供給され、該一方の入力端子と出力端子の間に設けられたフィードバック回路を介して、前記正電流が供給される時に該出力端子の電位が下降し、前記負電流が供給される時に該出力端子の電位が上昇するオペレーションアンプと、
該オペレーションアンプの出力端子の電位と、前記出力クロック信号に同期して切り換えられる第一の定電圧及びそれより低い第二の定電圧とを交互に比較して前記出力クロック信号を出力する比較回路とを有することを特徴とする発振回路。 - 請求項１記載の発振回路において、
前記第一のスイッチドキャパシタフィルタが、一方の電極が定電圧端に接続され、他方の電極が前記制御クロックにより制御される第二のスイッチを介して交互に前記入力電圧と前記第一のスイッチに接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする発振回路。 - 請求項１記載の発振回路において、
前記第一のスイッチドキャパシタフィルタが、一方の電極が前記制御クロックにより制御される第三のスイッチを介して交互に前記入力電圧と定電圧端に接続され、他方の電極が前記制御クロックにより該第三のスイッチと同相で制御される第四のスイッチを介して交互に前記第一のスイッチと定電圧端に接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする発振回路。 - 請求項１記載の発振回路において、
前記第二のスイッチドキャパシタフィルタが、一方の電極が前記制御クロックにより制御される第五のスイッチを介して交互に前記入力電圧と定電圧端に接続され、他方の電極が前記制御クロックにより該第五のスイッチと逆相で制御される第六のスイッチを介して交互に前記第一のスイッチと定電圧端に接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする発振回路。 - 請求項１乃至４のいずれかの請求項に記載の発振回路において、
前記比較回路の一方の入力端子が、該オペレーションアンプの出力端子に接続され、前記比較回路の他方の入力端子が、該オペレーションアンプの出力端子の電位が上昇している時は前記第一の定電圧を供給され、該オペレーションアンプの出力端子の電位が下降している時は前記第二の定電圧を供給されることを特徴とする発振回路。 - 入力電圧の値に応じた周波数の出力クロック信号を発生する電圧制御の発振回路において、
該入力電圧に応じた電流を生成する電圧電流変換回路と、
該電圧電流変換回路により生成される電流により、前記出力クロック信号に同期して充電と放電がされる充放電用キャパシタと、
該充放電用キャパシタの充放電電圧と前記出力クロック信号に同期して切り換えられる第一の定電圧及びそれより低い第二の定電圧とを交互に比較して前記出力クロック信号を出力する比較回路と、
入力抵抗が入力端子に接続され、該入力端子と出力端子との間に設けたとフィードバック抵抗とを有するオペレーションアンプとを有し、
前記フィードバック抵抗が、制御クロックによりスイッチング制御される第三のスイッチドキャパシタフィルタで構成されていることを特徴とする発振回路。 - 請求項６記載の発振回路において、
前記第三のスイッチドキャパシタフィルタが、一方の電極が定電圧端に接続され、他方の電極が前記制御クロックにより制御される第二のスイッチを介して交互に前記入力電圧と前記第一のスイッチに接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする発振回路。 - 請求項６記載の発振回路において、
前記第三のスイッチドキャパシタフィルタが、一方の電極が前記制御クロックにより制御される第三のスイッチを介して交互に前記入力電圧と定電圧端に接続され、他方の電極が前記制御クロックにより該第三のスイッチと同相で制御される第四のスイッチを介して交互に前記第一のスイッチと定電圧端に接続される容量を有し、該容量の値と該制御クロックの周波数の積の逆数に応じた等価抵抗を有することを特徴とする発振回路。 - 請求項６記載の発振回路において、
前記電圧電流変換回路は、前記入力電圧に応じた第一の定電流源と第二の定電流源とを生成し、該第一の定電流源と該充放電用キャパシタの端子との間に設けられ、該比較回路の出力によりオン・オフ制御される第七のスイッチと、前記第二の定電流源と該充放電用キャパシタの端子との間に設けられ、該比較回路の出力によりオフ・オン制御される第八のスイッチとを有し、該第７のスイッチと第８のスイッチとは交互にオン・オフすることを特徴とする発振回路。 - 入力信号の位相に同期し入力信号の所定倍の周波数の出力信号を発生するフェイズ・ロックド・ループ回路において、
該入力信号と該出力信号を所定倍分の１に分周した比較信号との位相差を検出し、該位相差に応じた出力電圧を出力する位相比較回路と、
該位相比較回路の出力電圧を入力電圧とし、上記出力信号をその出力に生成する請求項１乃至９のうち何れかの請求項記載の発振回路と、
該出力信号を所定倍分の１に分周する分周器とを有することを特徴とするフェイズ・ロックド・ループ回路。
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