JP3164032B2 - 昇圧回路 - Google Patents

昇圧回路

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は昇圧回路に関し、特
に電界効果トランジスタを使用した昇圧回路に関するも
のである。
【0002】
【従来の技術】不揮発性メモリとして、電気的に書込み
可能なEEPROMやフラッシュメモリ等が一般に知ら
れているが、これ等メモリの書込みや消去時には、一般
的に高電圧が必要となる。
【0003】今日、単一電源でのこれ等メモリの書込み
や消去を行うために必要な高電圧を不揮発性メモリ内部
で発生させるため、昇圧回路(チャージポンプ回路)が
内蔵されている方式が広く採用されている。
【0004】昇圧回路の第1の従来例として、図14に
示す様なN型電界効果MOSトランジスタ及び容量素子
を使用した2相クロック方式により構成された回路があ
る。図14において、トランジスタM0〜Mn(nは2
以上の整数)は互いに順次直列接続されており、各トラ
ンジスタの制御電極であるゲートはそのドレインに接続
されている。
【0005】更に、電源電圧VccノードP0(トランジ
スタM0のドレイン)と、最終出力ノードを除く全ての
直列接続ノードのP1〜Pnとには、容量素子C1,C
3,C5,C7,…の各一端が夫々接続されており、こ
れ等容量素子の他端の各々には、図15に示す位相関係
を有する2相クロック#1,#2が供給されており、直
列接続ノードPi(iは0〜nの整数)の電荷を順次図
の右方向へ伝送制御することで最終段の出力ノードに所
望の昇圧出力を得る様になっている。
【0006】尚、各ノードP1〜Pnと電源Vccとの間
には、ゲートとドレインとが共通接続されたトランジス
タダイオードD1〜Dnが夫々接続されており、各トラ
ンジスタM1〜Mnのドレインに対して初期時に(Vcc
−Vtd)が印加されるようになっている。尚、Vtdはト
ランジスタD1〜Dnの閾値である。
【0007】しかしながら、当該昇圧回路には次の欠点
がある。例えば、トランジスタM2の電荷の伝達につい
て考える。最初、ノードP2,P3の電圧が夫々Vp2,
Vp3であったとすると、トランジスタM2の電荷の伝達
は、クロック#1がL(ロー)、#2がH(ハイ)のと
きに行われる。
【0008】このときのトランジスタM2のゲートとド
レインとは接続されているので、トランジスタM2のゲ
ートには、容量素子Ciの容量値をCi とし、ノードP
iの寄生容量値をCj とすると、 Vp2+{Ci /(Ci +Cj )}Vcc の電圧しか印加されず、Vp3の電位は、トランジスタM
0〜Mnの閾値をVtmとすると、最高で、 Vp2+{Ci /(Ci +Cj )}Vcc−Vtm までしか上昇せず、効率の悪い電荷供給となる。この後
も、電荷の伝達と共にノードP2の電位Vp2は低下して
いくので、更に効率が悪くなる。
【0009】そこで、効率の良い昇圧回路として特開平
7−111095号公報に開示のものがあり、図16に
その回路を示しており、図14と同等部分は、同一符号
により示している。図16において、互いに直列接続さ
れたトランジスタM0〜Mnのゲートとドレインとの間
には、夫々追加押上げ用トランジスタN0〜Nnが設け
られている。
【0010】トランジスタN0〜Nn−1の各ゲートは
次段トランジスタM1〜Mnのドレイン(ノードP1〜
Pn)に夫々接続されており、各ノードP1〜Pnには
容量素子C1,C3,C5,C7,…を夫々介してクロ
ック信号#1,#3が夫々交互に供給されている。ま
た、各トランジスタM0〜Mnのゲートには、容量素子
C0,C2,C4,C6,C8,…を夫々介してクロッ
ク信号#4,#2が夫々交互に供給されている。尚、こ
れ等4相クロック信号#1〜#4の位相関係は図2に示
されているとおりである。
【0011】図17は図16の回路の動作を示す各ノー
ドの波形を示している。時刻T1のとき、各ノードP
1,P2,P3は夫々Vp1(T1),Vp2(T1),Vp3(T1)の
電位まで昇圧しているとする。クロック#2,#4がL
であるが、トランジスタN0〜N2のゲートは夫々ノー
ドP1〜P3に接続されており、Vp1(T1),Vp2(T1),
Vp3(T1)の各電圧が当該ゲートに夫々印加される。この
ときのトランジスタM0〜M3のゲートQ0〜Q3の各
電位Vq0(T1)〜Vq3(T1)は、次の2とおりがある。
【0012】昇圧初期や、例えばトランジスタM0の様
にそのドレインが電源に接続されているトランジスタや
それに隣接したトランジスタ部では、 Vpn+1(T1)−Vpn(T1)>Vtn となっている。ここで、VtnはトランジスタNiの閾値
である。よって、 Vqn(T1)=Vpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Vpn+1(T1)−Vpn(T1)<Vtn となっているために、 Vqn(T1)=Vpn+1(T1)−Vtn となる。
【0013】次に、時刻T2の状態ではクロック#1が
Lとなり、Vp1(T2),Vp3(T2)の各電位は夫々、 Vp1(T1)−{Ci /(Ci +Cj )}Vcc Vp3(T1)−{Ci /(Ci +Cj )}Vcc まで下がることになる。
【0014】時刻T3の状態ではクロック#4がHとな
り、Vq0(T3),Vq2(T3)の各電位は夫々、 Vq0(T1)+{Ck /(Ck +Cg )}Vcc Vp2(T1)+{Ck /(Ck +Cg )}Vcc となる。尚、Ck はトランジスタM0〜Mnの各ゲート
に接続された容量素子の容量値、Cg はノードQ0〜Q
nの各寄生容量値である。
【0015】この値は図14の第1の従来技術に比し
て、約{Ck /(Ck +Cg )}Vccだけ高いゲート電
圧となっており、明らかに4相クロック方式の回路が効
率の良い電荷の伝送が行われることになる。
【0016】時刻T4になったときクロック#4がLと
なり、トランジスタM0〜Mnは全てオフとなる。そし
て、時刻T5になると、今度はVp1(T5),Vp3(T5)が上
昇し、T1から180度の位相がずれた状態でT1と同
じ動作が行われる。
【0017】以上の一連の動作の繰返しにより、電荷は
最終段のトランジスタMnのソースノードPn+1側に
伝達され、所望の電圧まで昇圧可能となる。
【0018】
【発明が解決しようとする課題】図16に示した第2の
従来技術では、出力側の電位が高くなっても、時刻T1
〜T2の期間では、Vpn(T1)とVpn+1(T1)との間には最
大Vccの電位差しかないために、ノードQn(T1) に供給
される電荷は少なく、そのためにT1〜T2の期間はト
ランジスタM0〜MnのゲートQ0〜Qnの電位はほと
んど上昇せず、夫々追加押上げ時に加わる電圧分しか出
力側に電荷が伝達されない。
【0019】本発明の目的は、集積回路の面積を増大す
ることなく効率良く短時間で所望の電圧を得ることがで
きる昇圧回路を提供することである。
【0020】
【課題を解決するための手段】本発明によれば、第1〜
第3のノードと、前記第1のノードの電荷を前記第2の
ノードへ転送して当該第2のノードの電位の絶対値を上
昇せしめるための第1の電荷転送素子と、前記第1のノ
ードと前記第1の電荷転送素子の制御電極との間に設け
られた第2の電荷転送素子と、前記第1のノードに一端
が接続された第1の容量素子と、前記第1の電荷転送素
子の制御電極に一端が接続された第2の容量素子と、前
記第2のノードの電荷を前記第3のノードへ転送して当
該第3のノードの電位の絶対値を上昇せしめるための第
3の電化転送素子と、前記第2のノードと前記第3の電
荷転送素子の制御電極との間に設けられた第4の電荷転
送素子と、前記第2のノードに一端が接続された第3の
容量素子と、前記第3の電荷転送素子の制御電極に一端
が接続された第4の容量素子とからなり、前記第1〜第
4の容量素子の各他端に互いに異なるクロック信号を供
給するようにした昇圧手段が、複数段直列接続されてな
る昇圧回路であって、前記第2の電荷転送素子の制御電
極は、前記第1のノードから前記第2のノードへの方向
の所定数段先の昇圧手段内の前記第3の容量素子と同じ
タイミングのクロック信号を受ける容量素子の一端に接
続され、前記第4の電荷転送素子の制御電極は、前記第
3のノードから前記第4のノードへの方向の所定数段先
の昇圧手段内の前記第1の容量素子と同じタイミングの
クロック信号を受ける容量素子の一端に接続されている
ことを特徴とする昇圧回路が得られる。
【0021】そして、前記昇圧手段の各々は、前記第1
〜第3のノードと回路電源との間に夫々設けられ所定閾
値を有し、かつ前記回路電源電圧から前記閾値を差引い
た電圧を当該第1〜第3のノードへ夫々供給する能動素
子を、更に有することを特徴とする。
【0022】本発明の作用を述べる。第2及び第4の電
荷転送素子の制御電極は第1のノードから第2ノードへ
の方向に対して、所定数段先の第2の容量素子と同一タ
イミングのクロック信号を受ける容量素子の一端に接続
することにより、回路面積を増大することなく第1及び
第3の電荷転送素子の制御電極に十分な電圧を供給する
ことが可能となる。
【0023】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照しつつ説明する。
【0024】図1は本発明の一実施例の回路図であり、
図16と同等部分は同一符号にて示している。図1にお
いて図16と相違する部分のみについて説明すると、直
列接続されたトランジスタM0〜Mnのゲートとドレイ
ンとの各間に夫々設けられているトランジスタN0〜N
nの各ゲートを、図16の場合のクロック信号と同一タ
イミング位相を有する所定数段先のクロック信号により
駆動する様に構成している。
【0025】すなわち、トランジスタN0のゲートに
は、ノードP3へ容量素子C5を介して供給されている
クロック信号#1を供給し、トランジスタN1のゲート
には、ノードP4へ容量素子C7を介して供給されてい
るクロック信号#3を供給する構成となっている。尚、
本例でも4相クロック#1〜#4のタイミング位相関係
は図2の如くであるものとする。
【0026】出力ノードの電位がある程度高くなった状
態からの動作について説明する。図3に各ノードの動作
波形を示す。時刻T1のとき、ノードP1〜P3は夫々
Vp1(T1)〜Vp3(T1)の電位まで昇圧されているとする。
【0027】クロック#1,#3がH、クロック#2,
#4がLとなっている。トランジスタN0〜N2の各ゲ
ートは夫々ノードP3〜P5に接続されており、よって
Vp3(T1),Vp4(T1),Vp5(T1)の電圧が各ゲートに夫々
印加されている。このときのノードQ0〜Q3の電位V
q0(T1)〜Vq3(T1)は次の2とおりの電位となる。
【0028】昇圧初期や、例えばトランジスタM0の様
にそのドレインが電源に接続されているトランジスタや
それに隣接したトランジスタ部では、 Vpn+1(T1)−Vpn(T1)>Vtn となっている。ここで、VtnはトランジスタNiの閾値
である。よって、 Vqn(T1)=Vpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Vpn+3(T1)−Vpn(T1)<Vtn となっているために、 Vqn(T1)=Vpn+3(T1)−Vtn となる。
【0029】Vpn(T1)とVpn+3(T1)との間には最大2・
Vccの電位差があるために(第2の従来例の2倍)、第
2の従来例に比して高い電圧がトランジスタN0〜Nn
のゲートに供給される。よって、トランジスタN0〜N
nの電荷伝達能力が上昇し、ノードQ0〜Qnの電位V
q0(T1)〜Vqn(T1)は速やかに所望の電位まで到達する。
【0030】次に、時刻T2の状態ではクロック#1が
Lとなり、ノードP1,P3の各電位値Vp1(T2),Vp3
(T2)は夫々、 Vp1(T1)−{Ci /(Ci +Cj )}Vcc Vp3(T1)−{Ci /(Ci +Cj )}Vcc まで下がることになる。
【0031】ノードQ0,Q2には、時刻T1からT2
にかけてある程度高い電圧が既に印加されているので、
この段階で既にトランジスタM0,M2はオン状態にな
り、電荷の伝達が始まる。
【0032】時刻T3の状態ではクロック#4がHとな
り、このとき、ノードQ0,Q2は既に高い電圧になっ
ており、これに更に追加押上げとして、 {Ck /(Ck +Cg )}Vcc が加わるので、トランジスタM0,M2を介して伝達さ
れる各電荷はより効率良く出力側に伝達される。
【0033】このときのVq0(T3),Vq2(T3)の各電位は
夫々、 Vq0(T1)+{Ck /(Ck +Cg )}Vcc Vp2(T1)+{Ck /(Ck +Cg )}Vcc となる。尚、Ck はトランジスタM0〜Mnの各ゲート
に接続された容量素子の容量値、Cg はノードQ0〜Q
nの各寄生容量値である。
【0034】時刻T4になった時にトランジスタM0〜
M2は再度オフする。時刻T5になると、今度はノード
P1,P3の各電位Vp1(T5),Vp3(T5)が上昇し、時刻
T1から180度ずれた状態でT1の同じ動作が行われ
る。この一連の動作の繰返しにより、新たなトランジス
タを増やすことなく、且つ短時間で効率良く所望の電圧
まで昇圧することが可能となる。
【0035】図4は第2の従来技術と本発明の第1の実
施例とにおける出力電流と昇圧電位との関係の比較の一
例を示している。縦軸が昇圧電位を示し、横軸がその昇
圧電位時に供給可能な出力電流である。図4からも分か
る様に、本発明の方が電荷伝送効率が良いことが分か
る。
【0036】図5は本発明の第2の実施例を示す回路図
であり、図1と同等部分は同一符号により示す。図1の
実施例では、全てのトランジスタをN型MOSにて構成
し、回路電源を正電圧Vccとすることで正電圧昇圧回路
としたものであるが、本実施例では、全てのトランジス
タをP型MOSにて構成して、回路電源をグランドレベ
ルとすることで、負電圧昇圧回路としたものである。
【0037】図1の例では、ノードP0を電源Vccとし
ているが、本例では、このノードP0を、ゲートとソー
スとを接続したトランジスタダイオードD0にてグラン
ド側へプルアップするようになっている。4相クロック
#1〜#4のタイミング位相関係は図6に示す様になっ
ており、図7に各ノードの動作波形を示している。他の
構成は図1のそれと同一であり、特にその説明は省略す
る。
【0038】かかる構成において、出力ノードの電位が
ある程度(負方向に)低くなった状態からの動作につき
述べる。時刻T1の時、ノードP1〜P3の各々には、
夫々Vp1(T1),Vp2(T1),Vp3(T1)の電位まで降圧され
ているとする。
【0039】このとき、クロック信号#1,#3がL、
#2,#4がHとなっている。トランジスタN0〜N2
のゲートには夫々ノードP3〜P5が夫々接続されてお
り、よってVp3(T1),Vp4(T1),Vp5(T1)の電圧が夫々
供給される。このときのノードQ0〜Q3の電位Vq0(T
1)〜Vq3(T1)は次の2とおりの電位となる。
【0040】昇圧初期や、例えばトランジスタM0の様
にそのドレインがトランジスタD0を介して電源(グラ
ンド)に接続されているトランジスタやそれに隣接した
トランジスタ部では、 Vpn(T1)−Vpn+3(T1)>Vtn となっている。ここで、VtnはトランジスタNiの閾値
である。よって、 Vqn(T1)=Vpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Vpn(T1)−Vpn+3(T1)<Vtn となっているために、 Vqn(T1)=Vpn+3(T1)+Vtn となる。
【0041】Vpn+3(T1)とVpn(T1)との間には最大2・
Vcc(図6に示すように、クロックのHレベルの電圧)
電位差があるために、トランジスタNnのゲートにはよ
り低い電圧が供給され、よってノードQ0〜Qnの電位
Vq0(T1)〜Vqn(T1)は速やかに所望の電位まで到達す
る。
【0042】次に、時刻T2の状態ではクロック#3が
Hとなり、ノードP2の電位値Vp2(T2)は、 Vp2(T1)+{Ci /(Ci +Cj )}Vcc と上昇する。
【0043】時刻T3ではクロック#2がLとなる。こ
のとき、ノードQ1は既に低い電圧になっており、これ
に更に追加押下げとして、 −{Ck /(Ck +Cg )}Vcc が加わるので、トランジスタM1を介して伝達される電
荷は効率良く出力側へ伝達される。このときのノードQ
1の電位Vq1(T3)は、 Vq1(T1)−{Ck /(Ck +Cg )}Vcc となる。
【0044】時刻T4になった状態で、トランジスタM
0〜M2は再度オフする。時刻T5になると、今度はノ
ードP2の電位Vp2が下降し、時刻T1から180度位
相ずれた状態で時刻T1と同じ動作が行われる。
【0045】この一連の動作の繰返しにより、新たにト
ランジスタを増すことなく、且つ短時間で効率の良い所
望の電圧まで負電圧を昇圧(降圧)することができる。
【0046】図8は第3の実施例を示す回路図であり、
図1,5と同等部分は同一符号により示す。本例でも、
図5の回路と同様に負電圧昇圧回路であるが、トランジ
スタM0〜Mn及びトランジスタN0〜NnをN型MO
Sにて構成し、トランジスタD0〜DnをP型MOSに
て構成したものである。この場合の回路電源もグランド
レベルであり、クロック信号#1〜#4(HがVcc、L
がグランド)のタイミング位相が図9に示されており、
各部動作波形が図10に示されている。
【0047】図11は本発明の第4の実施例を示すもの
で、図1,5,8と同等部分は同一符号により示す。本
例では、図1の回路と同様に正電圧昇圧回路であるが、
トランジスタM0〜Mn及びトランジスタN0〜Nnを
P型MOSにて構成し、トランジスタD0〜DnをN型
MOSにて構成したものである。この場合の回路電源は
Vcc(正)レベルであり、クロック信号#1〜#4(H
がVcc、Lがグランド)のタイミング位相が図12に示
されており、各部動作波形が図13に示されている。
【0048】
【発明の効果】以上述べたように、本発明によれば、第
2及び第4の電荷転送素子の制御電極を所定数段先(現
実的には1〜3段先)の第2の容量素子と同じタイミン
グのクロック信号を受ける容量素子の一端に接続して、
第1及び第3の電荷転送素子の制御電極に十分な電圧を
供給するようにしたので、新たにトランジスタを増やす
ことなく、短時間でかつ効率良く所望の電圧まで昇圧
(絶対値)することが可能となるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例の回路図である。
【図2】図1の回路における4相クロック信号のタイミ
ング位相関係を示す図である。
【図3】図1の回路の各部動作波形図である。
【図4】本発明の特性を、従来例との比較において示す
図である。
【図5】本発明の他の実施例の回路図である。
【図6】図5の回路における4相クロック信号のタイミ
ング位相関係を示す図である。
【図7】図5の回路の各部動作波形図である。
【図8】本発明の更に他の実施例の回路図である。
【図9】図8の回路における4相クロック信号のタイミ
ング位相関係を示す図である。
【図10】図8の回路の各部動作波形図である。
【図11】本発明の別の実施例の回路図である。
【図12】図11の回路における4相クロック信号のタ
イミング位相関係を示す図である。
【図13】図11の回路の各部動作波形図である。
【図14】従来の昇圧回路の一例を示す図である。
【図15】図14の回路の2相クロック信号のタイミン
グ位相関係を示す図である。
【図16】従来の昇圧回路の他の例を示す図である。
【図17】図16の回路の各部動作波形図である。
【符号の説明】
C0〜C8 容量素子 D1〜D4 トランジスタダイオード M1〜M4 電荷転送素子 N1〜N4 追加押上げ用トランジスタ #1〜#4 4相クロック信号

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1〜第3のノードと、前記第1のノー
    ドの電荷を前記第2のノードへ転送して当該第2のノー
    ドの電位の絶対値を上昇せしめるための第1の電荷転送
    素子と、前記第1のノードと前記第1の電荷転送素子の
    制御電極との間に設けられた第2の電荷転送素子と、前
    記第1のノードに一端が接続された第1の容量素子と、
    前記第1の電荷転送素子の制御電極に一端が接続された
    第2の容量素子と、前記第2のノードの電荷を前記第3
    のノードへ転送して当該第3のノードの電位の絶対値を
    上昇せしめるための第3の電荷転送素子と、前記第2の
    ノードと前記第3の電荷転送素子の制御電極との間に設
    けられた第4の電荷転送素子と、前記第2のノードに一
    端が接続された第3の容量素子と、前記第3の電荷転送
    素子の制御電極に一端が接続された第4の容量素子とか
    らなり、前記第1〜第4の容量素子の各他端に互いに異
    なるクロック信号を供給するようにした昇圧手段が、複
    数段直列接続されてなる昇圧回路であって、 前記第2の電荷転送素子の制御電極は、前記第1のノー
    ドから前記第2のノードへの方向の所定数段先の昇圧手
    段内の前記第3の容量素子と同じタイミングのクロック
    信号を受ける容量素子の一端に接続され、 前記第4の電荷転送素子の制御電極は、前記第3のノー
    ドから前記第4のノードへの方向の所定数段先の昇圧手
    段内の前記第1の容量素子と同じタイミングのクロック
    信号を受ける容量素子の一端に接続されていることを特
    徴とする昇圧回路。
  2. 【請求項2】 前記昇圧手段の各々は、前記第1〜第3
    のノードと回路電源との間に夫々設けられ所定閾値を有
    し、かつ前記回路電源電圧から前記閾値を差引いた電圧
    を当該第1〜第3のノードへ夫々供給する能動素子を、
    更に有することを特徴とする請求項1記載の昇圧回路。
  3. 【請求項3】 前記回路電源は正電圧であり、正電圧方
    向の昇圧をなすようにしたことを特徴とする請求項1ま
    たは2記載の昇圧回路。
  4. 【請求項4】 前記回路電源はアース電位であり、負電
    圧方向の昇圧をなすようにしたことを特徴とする請求項
    1または2記載の昇圧回路。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001078437A (ja) * 1999-06-30 2001-03-23 Toshiba Corp ポンプ回路
JP2001145335A (ja) 1999-11-11 2001-05-25 Nec Corp 昇圧回路
JP2001145334A (ja) 1999-11-15 2001-05-25 Nec Corp 昇圧回路
GB0000510D0 (en) * 2000-01-11 2000-03-01 Koninkl Philips Electronics Nv A charge pump circuit
US6621326B1 (en) * 2000-10-26 2003-09-16 Altera Corporation P-channel negative pumps
JP4223270B2 (ja) * 2002-11-19 2009-02-12 パナソニック株式会社 昇圧回路およびそれを内蔵した不揮発性半導体記憶装置
US7157961B2 (en) * 2004-02-05 2007-01-02 Mississippi State University MOS charge pump
KR100636508B1 (ko) 2004-11-11 2006-10-18 삼성에스디아이 주식회사 차지펌프 회로와 이를 이용한 직류 변환장치
US7466572B1 (en) * 2006-04-10 2008-12-16 Marvell International Ltd. Three phase voltage tripler
US7535281B2 (en) * 2006-09-29 2009-05-19 Micron Technology, Inc. Reduced time constant charge pump and method for charging a capacitive load
EP2127085B1 (en) * 2007-01-19 2018-06-27 Intersil Americas LLC Charge-domain pipelined analog-to-digital converter
CN101622602B (zh) * 2007-01-23 2012-01-04 肯耐特股份有限公司 用于流水线化电荷畴a/d转换器的模拟纠错
US8232833B2 (en) * 2007-05-23 2012-07-31 Silicon Storage Technology, Inc. Charge pump systems and methods
US7714636B2 (en) * 2007-11-26 2010-05-11 Elite Semiconductor Memory Technology Inc. Charge pump circuit and cell thereof
JP2010119226A (ja) * 2008-11-13 2010-05-27 Elpida Memory Inc チャージポンプ回路
EP2515957B1 (en) 2009-12-22 2015-07-29 Lifebond Ltd Modification of enzymatic crosslinkers for controlling properties of crosslinked matrices
US9423814B2 (en) * 2010-03-16 2016-08-23 Macronix International Co., Ltd. Apparatus of supplying power while maintaining its output power signal and method therefor
US8508287B2 (en) 2010-11-30 2013-08-13 Infineon Technologies Ag Charge pumps with improved latchup characteristics
US8981836B2 (en) 2010-11-30 2015-03-17 Infineon Technologies Ag Charge pumps with improved latchup characteristics
IT1404156B1 (it) * 2010-12-30 2013-11-15 St Microelectronics Srl Moltiplicatore di tensione
CN102710122B (zh) * 2012-06-05 2014-04-23 北京大学 正高压电荷泵

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3167904B2 (ja) * 1994-12-27 2001-05-21 日本鋼管株式会社 電圧昇圧回路
US5982223A (en) * 1997-06-20 1999-11-09 Integrated Silicon Solution, Inc. Charge pump system with improved programming current distribution
US5978283A (en) * 1998-07-02 1999-11-02 Aplus Flash Technology, Inc. Charge pump circuits

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