JPH11110989A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH11110989A JPH11110989A JP26760497A JP26760497A JPH11110989A JP H11110989 A JPH11110989 A JP H11110989A JP 26760497 A JP26760497 A JP 26760497A JP 26760497 A JP26760497 A JP 26760497A JP H11110989 A JPH11110989 A JP H11110989A
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
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Abstract
(57)【要約】
【課題】 ＩＣチップ面積を増大することなく効率良く
短時間で所望の昇圧電圧を得る。 【解決手段】 ４相クロックの昇圧回路において、電荷
転送トランジスタＭ１のゲートＱ１とドレインＰ１との
間に設けられた昇圧押上げ用トランジスタＮ１のゲート
駆動クロックを、ノードＰ１からＰ２方向に見て所定数
段先の、ノードＰ２と同一のタイミングのクロックとす
る。例えば、ノードＰ４にトランジスタＮ１のゲートを
接続する構成とすることで、このトランジスタＮ１の電
荷伝送効率を向上させることができる。
短時間で所望の昇圧電圧を得る。 【解決手段】 ４相クロックの昇圧回路において、電荷
転送トランジスタＭ１のゲートＱ１とドレインＰ１との
間に設けられた昇圧押上げ用トランジスタＮ１のゲート
駆動クロックを、ノードＰ１からＰ２方向に見て所定数
段先の、ノードＰ２と同一のタイミングのクロックとす
る。例えば、ノードＰ４にトランジスタＮ１のゲートを
接続する構成とすることで、このトランジスタＮ１の電
荷伝送効率を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は昇圧回路に関し、特
に電界効果トランジスタを使用した昇圧回路に関するも
のである。
に電界効果トランジスタを使用した昇圧回路に関するも
のである。
【０００２】
【従来の技術】不揮発性メモリとして、電気的に書込み
可能なＥＥＰＲＯＭやフラッシュメモリ等が一般に知ら
れているが、これ等メモリの書込みや消去時には、一般
的に高電圧が必要となる。
可能なＥＥＰＲＯＭやフラッシュメモリ等が一般に知ら
れているが、これ等メモリの書込みや消去時には、一般
的に高電圧が必要となる。
【０００３】今日、単一電源でのこれ等メモリの書込み
や消去を行うために必要な高電圧を不揮発性メモリ内部
で発生させるため、昇圧回路（チャージポンプ回路）が
内蔵されている方式が広く採用されている。
や消去を行うために必要な高電圧を不揮発性メモリ内部
で発生させるため、昇圧回路（チャージポンプ回路）が
内蔵されている方式が広く採用されている。
【０００４】昇圧回路の第１の従来例として、図１４に
示す様なＮ型電界効果ＭＯＳトランジスタ及び容量素子
を使用した２相クロック方式により構成された回路があ
る。図１４において、トランジスタＭ０〜Ｍｎ（ｎは２
以上の整数）は互いに順次直列接続されており、各トラ
ンジスタの制御電極であるゲートはそのドレインに接続
されている。
示す様なＮ型電界効果ＭＯＳトランジスタ及び容量素子
を使用した２相クロック方式により構成された回路があ
る。図１４において、トランジスタＭ０〜Ｍｎ（ｎは２
以上の整数）は互いに順次直列接続されており、各トラ
ンジスタの制御電極であるゲートはそのドレインに接続
されている。
【０００５】更に、電源電圧ＶccノードＰ０（トランジ
スタＭ０のドレイン）と、最終出力ノードを除く全ての
直列接続ノードのＰ１〜Ｐｎとには、容量素子Ｃ１，Ｃ
３，Ｃ５，Ｃ７，…の各一端が夫々接続されており、こ
れ等容量素子の他端の各々には、図１５に示す位相関係
を有する２相クロック＃１，＃２が供給されており、直
列接続ノードＰｉ（ｉは０〜ｎの整数）の電荷を順次図
の右方向へ伝送制御することで最終段の出力ノードに所
望の昇圧出力を得る様になっている。
スタＭ０のドレイン）と、最終出力ノードを除く全ての
直列接続ノードのＰ１〜Ｐｎとには、容量素子Ｃ１，Ｃ
３，Ｃ５，Ｃ７，…の各一端が夫々接続されており、こ
れ等容量素子の他端の各々には、図１５に示す位相関係
を有する２相クロック＃１，＃２が供給されており、直
列接続ノードＰｉ（ｉは０〜ｎの整数）の電荷を順次図
の右方向へ伝送制御することで最終段の出力ノードに所
望の昇圧出力を得る様になっている。
【０００６】尚、各ノードＰ１〜Ｐｎと電源Ｖccとの間
には、ゲートとドレインとが共通接続されたトランジス
タダイオードＤ１〜Ｄｎが夫々接続されており、各トラ
ンジスタＭ１〜Ｍｎのドレインに対して初期時に（Ｖcc
−Ｖtd）が印加されるようになっている。尚、Ｖtdはト
ランジスタＤ１〜Ｄｎの閾値である。
には、ゲートとドレインとが共通接続されたトランジス
タダイオードＤ１〜Ｄｎが夫々接続されており、各トラ
ンジスタＭ１〜Ｍｎのドレインに対して初期時に（Ｖcc
−Ｖtd）が印加されるようになっている。尚、Ｖtdはト
ランジスタＤ１〜Ｄｎの閾値である。
【０００７】しかしながら、当該昇圧回路には次の欠点
がある。例えば、トランジスタＭ２の電荷の伝達につい
て考える。最初、ノードＰ２，Ｐ３の電圧が夫々Ｖp2，
Ｖp3であったとすると、トランジスタＭ２の電荷の伝達
は、クロック＃１がＬ（ロー）、＃２がＨ（ハイ）のと
きに行われる。
がある。例えば、トランジスタＭ２の電荷の伝達につい
て考える。最初、ノードＰ２，Ｐ３の電圧が夫々Ｖp2，
Ｖp3であったとすると、トランジスタＭ２の電荷の伝達
は、クロック＃１がＬ（ロー）、＃２がＨ（ハイ）のと
きに行われる。
【０００８】このときのトランジスタＭ２のゲートとド
レインとは接続されているので、トランジスタＭ２のゲ
ートには、容量素子Ｃｉの容量値をＣi とし、ノードＰ
ｉの寄生容量値をＣj とすると、 Ｖp2＋｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc の電圧しか印加されず、Ｖp3の電位は、トランジスタＭ
０〜Ｍｎの閾値をＶtmとすると、最高で、 Ｖp2＋｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc−Ｖtm までしか上昇せず、効率の悪い電荷供給となる。この後
も、電荷の伝達と共にノードＰ２の電位Ｖp2は低下して
いくので、更に効率が悪くなる。
レインとは接続されているので、トランジスタＭ２のゲ
ートには、容量素子Ｃｉの容量値をＣi とし、ノードＰ
ｉの寄生容量値をＣj とすると、 Ｖp2＋｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc の電圧しか印加されず、Ｖp3の電位は、トランジスタＭ
０〜Ｍｎの閾値をＶtmとすると、最高で、 Ｖp2＋｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc−Ｖtm までしか上昇せず、効率の悪い電荷供給となる。この後
も、電荷の伝達と共にノードＰ２の電位Ｖp2は低下して
いくので、更に効率が悪くなる。
【０００９】そこで、効率の良い昇圧回路として特開平
７−１１１０９５号公報に開示のものがあり、図１６に
その回路を示しており、図１４と同等部分は、同一符号
により示している。図１６において、互いに直列接続さ
れたトランジスタＭ０〜Ｍｎのゲートとドレインとの間
には、夫々追加押上げ用トランジスタＮ０〜Ｎｎが設け
られている。
７−１１１０９５号公報に開示のものがあり、図１６に
その回路を示しており、図１４と同等部分は、同一符号
により示している。図１６において、互いに直列接続さ
れたトランジスタＭ０〜Ｍｎのゲートとドレインとの間
には、夫々追加押上げ用トランジスタＮ０〜Ｎｎが設け
られている。
【００１０】トランジスタＮ０〜Ｎｎ−１の各ゲートは
次段トランジスタＭ１〜Ｍｎのドレイン（ノードＰ１〜
Ｐｎ）に夫々接続されており、各ノードＰ１〜Ｐｎには
容量素子Ｃ１，Ｃ３，Ｃ５，Ｃ７，…を夫々介してクロ
ック信号＃１，＃３が夫々交互に供給されている。ま
た、各トランジスタＭ０〜Ｍｎのゲートには、容量素子
Ｃ０，Ｃ２，Ｃ４，Ｃ６，Ｃ８，…を夫々介してクロッ
ク信号＃４，＃２が夫々交互に供給されている。尚、こ
れ等４相クロック信号＃１〜＃４の位相関係は図２に示
されているとおりである。
次段トランジスタＭ１〜Ｍｎのドレイン（ノードＰ１〜
Ｐｎ）に夫々接続されており、各ノードＰ１〜Ｐｎには
容量素子Ｃ１，Ｃ３，Ｃ５，Ｃ７，…を夫々介してクロ
ック信号＃１，＃３が夫々交互に供給されている。ま
た、各トランジスタＭ０〜Ｍｎのゲートには、容量素子
Ｃ０，Ｃ２，Ｃ４，Ｃ６，Ｃ８，…を夫々介してクロッ
ク信号＃４，＃２が夫々交互に供給されている。尚、こ
れ等４相クロック信号＃１〜＃４の位相関係は図２に示
されているとおりである。
【００１１】図１７は図１６の回路の動作を示す各ノー
ドの波形を示している。時刻Ｔ１のとき、各ノードＰ
１，Ｐ２，Ｐ３は夫々Ｖp1(T1)，Ｖp2(T1)，Ｖp3(T1)の
電位まで昇圧しているとする。クロック＃２，＃４がＬ
であるが、トランジスタＮ０〜Ｎ２のゲートは夫々ノー
ドＰ１〜Ｐ３に接続されており、Ｖp1(T1)，Ｖp2(T1)，
Ｖp3(T1)の各電圧が当該ゲートに夫々印加される。この
ときのトランジスタＭ０〜Ｍ３のゲートＱ０〜Ｑ３の各
電位Ｖq0(T1)〜Ｖq3(T1)は、次の２とおりがある。
ドの波形を示している。時刻Ｔ１のとき、各ノードＰ
１，Ｐ２，Ｐ３は夫々Ｖp1(T1)，Ｖp2(T1)，Ｖp3(T1)の
電位まで昇圧しているとする。クロック＃２，＃４がＬ
であるが、トランジスタＮ０〜Ｎ２のゲートは夫々ノー
ドＰ１〜Ｐ３に接続されており、Ｖp1(T1)，Ｖp2(T1)，
Ｖp3(T1)の各電圧が当該ゲートに夫々印加される。この
ときのトランジスタＭ０〜Ｍ３のゲートＱ０〜Ｑ３の各
電位Ｖq0(T1)〜Ｖq3(T1)は、次の２とおりがある。
【００１２】昇圧初期や、例えばトランジスタＭ０の様
にそのドレインが電源に接続されているトランジスタや
それに隣接したトランジスタ部では、 Ｖpn+1(T1)−Ｖpn(T1)＞Ｖtn となっている。ここで、ＶtnはトランジスタＮｉの閾値
である。よって、 Ｖqn(T1)＝Ｖpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Ｖpn+1(T1)−Ｖpn(T1)＜Ｖtn となっているために、 Ｖqn(T1)＝Ｖpn+1(T1)−Ｖtn となる。
にそのドレインが電源に接続されているトランジスタや
それに隣接したトランジスタ部では、 Ｖpn+1(T1)−Ｖpn(T1)＞Ｖtn となっている。ここで、ＶtnはトランジスタＮｉの閾値
である。よって、 Ｖqn(T1)＝Ｖpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Ｖpn+1(T1)−Ｖpn(T1)＜Ｖtn となっているために、 Ｖqn(T1)＝Ｖpn+1(T1)−Ｖtn となる。
【００１３】次に、時刻Ｔ２の状態ではクロック＃１が
Ｌとなり、Ｖp1(T2)，Ｖp3(T2)の各電位は夫々、 Ｖp1(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc Ｖp3(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc まで下がることになる。
Ｌとなり、Ｖp1(T2)，Ｖp3(T2)の各電位は夫々、 Ｖp1(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc Ｖp3(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc まで下がることになる。
【００１４】時刻Ｔ３の状態ではクロック＃４がＨとな
り、Ｖq0(T3)，Ｖq2(T3)の各電位は夫々、 Ｖq0(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc Ｖp2(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc となる。尚、Ｃk はトランジスタＭ０〜Ｍｎの各ゲート
に接続された容量素子の容量値、Ｃg はノードＱ０〜Ｑ
ｎの各寄生容量値である。
り、Ｖq0(T3)，Ｖq2(T3)の各電位は夫々、 Ｖq0(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc Ｖp2(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc となる。尚、Ｃk はトランジスタＭ０〜Ｍｎの各ゲート
に接続された容量素子の容量値、Ｃg はノードＱ０〜Ｑ
ｎの各寄生容量値である。
【００１５】この値は図１４の第１の従来技術に比し
て、約｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖccだけ高いゲート電
圧となっており、明らかに４相クロック方式の回路が効
率の良い電荷の伝送が行われることになる。
て、約｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖccだけ高いゲート電
圧となっており、明らかに４相クロック方式の回路が効
率の良い電荷の伝送が行われることになる。
【００１６】時刻Ｔ４になったときクロック＃４がＬと
なり、トランジスタＭ０〜Ｍｎは全てオフとなる。そし
て、時刻Ｔ５になると、今度はＶp1(T5)，Ｖp3(T5)が上
昇し、Ｔ１から１８０度の位相がずれた状態でＴ１と同
じ動作が行われる。
なり、トランジスタＭ０〜Ｍｎは全てオフとなる。そし
て、時刻Ｔ５になると、今度はＶp1(T5)，Ｖp3(T5)が上
昇し、Ｔ１から１８０度の位相がずれた状態でＴ１と同
じ動作が行われる。
【００１７】以上の一連の動作の繰返しにより、電荷は
最終段のトランジスタＭｎのソースノードＰｎ＋１側に
伝達され、所望の電圧まで昇圧可能となる。
最終段のトランジスタＭｎのソースノードＰｎ＋１側に
伝達され、所望の電圧まで昇圧可能となる。
【００１８】
【発明が解決しようとする課題】図１６に示した第２の
従来技術では、出力側の電位が高くなっても、時刻Ｔ１
〜Ｔ２の期間では、Ｖpn(T1)とＶpn+1(T1)との間には最
大Ｖccの電位差しかないために、ノードＱn(T1) に供給
される電荷は少なく、そのためにＴ１〜Ｔ２の期間はト
ランジスタＭ０〜ＭｎのゲートＱ０〜Ｑｎの電位はほと
んど上昇せず、夫々追加押上げ時に加わる電圧分しか出
力側に電荷が伝達されない。
従来技術では、出力側の電位が高くなっても、時刻Ｔ１
〜Ｔ２の期間では、Ｖpn(T1)とＶpn+1(T1)との間には最
大Ｖccの電位差しかないために、ノードＱn(T1) に供給
される電荷は少なく、そのためにＴ１〜Ｔ２の期間はト
ランジスタＭ０〜ＭｎのゲートＱ０〜Ｑｎの電位はほと
んど上昇せず、夫々追加押上げ時に加わる電圧分しか出
力側に電荷が伝達されない。
【００１９】本発明の目的は、集積回路の面積を増大す
ることなく効率良く短時間で所望の電圧を得ることがで
きる昇圧回路を提供することである。
ることなく効率良く短時間で所望の電圧を得ることがで
きる昇圧回路を提供することである。
【００２０】
【課題を解決するための手段】本発明によれば、第１〜
第３のノードと、前記第１のノードの電荷を前記第２の
ノードへ転送して当該第２のノードの電位の絶対値を上
昇せしめるための第１の電荷転送素子と、前記第１のノ
ードと前記第１の電荷転送素子の制御電極との間に設け
られた第２の電荷転送素子と、前記第１のノードに一端
が接続された第１の容量素子と、前記第１の電荷転送素
子の制御電極に一端が接続された第２の容量素子と、前
記第２のノードの電荷を前記第３のノードへ転送して当
該第３のノードの電位の絶対値を上昇せしめるための第
３の電化転送素子と、前記第２のノードと前記第３の電
荷転送素子の制御電極との間に設けられた第４の電荷転
送素子と、前記第２のノードに一端が接続された第３の
容量素子と、前記第３の電荷転送素子の制御電極に一端
が接続された第４の容量素子とからなり、前記第１〜第
４の容量素子の各他端に互いに異なるクロック信号を供
給するようにした昇圧手段が、複数段直列接続されてな
る昇圧回路であって、前記第２の電荷転送素子の制御電
極は、前記第１のノードから前記第２のノードへの方向
の所定数段先の昇圧手段内の前記第３の容量素子と同じ
タイミングのクロック信号を受ける容量素子の一端に接
続され、前記第４の電荷転送素子の制御電極は、前記第
３のノードから前記第４のノードへの方向の所定数段先
の昇圧手段内の前記第１の容量素子と同じタイミングの
クロック信号を受ける容量素子の一端に接続されている
ことを特徴とする昇圧回路が得られる。
第３のノードと、前記第１のノードの電荷を前記第２の
ノードへ転送して当該第２のノードの電位の絶対値を上
昇せしめるための第１の電荷転送素子と、前記第１のノ
ードと前記第１の電荷転送素子の制御電極との間に設け
られた第２の電荷転送素子と、前記第１のノードに一端
が接続された第１の容量素子と、前記第１の電荷転送素
子の制御電極に一端が接続された第２の容量素子と、前
記第２のノードの電荷を前記第３のノードへ転送して当
該第３のノードの電位の絶対値を上昇せしめるための第
３の電化転送素子と、前記第２のノードと前記第３の電
荷転送素子の制御電極との間に設けられた第４の電荷転
送素子と、前記第２のノードに一端が接続された第３の
容量素子と、前記第３の電荷転送素子の制御電極に一端
が接続された第４の容量素子とからなり、前記第１〜第
４の容量素子の各他端に互いに異なるクロック信号を供
給するようにした昇圧手段が、複数段直列接続されてな
る昇圧回路であって、前記第２の電荷転送素子の制御電
極は、前記第１のノードから前記第２のノードへの方向
の所定数段先の昇圧手段内の前記第３の容量素子と同じ
タイミングのクロック信号を受ける容量素子の一端に接
続され、前記第４の電荷転送素子の制御電極は、前記第
３のノードから前記第４のノードへの方向の所定数段先
の昇圧手段内の前記第１の容量素子と同じタイミングの
クロック信号を受ける容量素子の一端に接続されている
ことを特徴とする昇圧回路が得られる。
【００２１】そして、前記昇圧手段の各々は、前記第１
〜第３のノードと回路電源との間に夫々設けられ所定閾
値を有し、かつ前記回路電源電圧から前記閾値を差引い
た電圧を当該第１〜第３のノードへ夫々供給する能動素
子を、更に有することを特徴とする。
〜第３のノードと回路電源との間に夫々設けられ所定閾
値を有し、かつ前記回路電源電圧から前記閾値を差引い
た電圧を当該第１〜第３のノードへ夫々供給する能動素
子を、更に有することを特徴とする。
【００２２】本発明の作用を述べる。第２及び第４の電
荷転送素子の制御電極は第１のノードから第２ノードへ
の方向に対して、所定数段先の第２の容量素子と同一タ
イミングのクロック信号を受ける容量素子の一端に接続
することにより、回路面積を増大することなく第１及び
第３の電荷転送素子の制御電極に十分な電圧を供給する
ことが可能となる。
荷転送素子の制御電極は第１のノードから第２ノードへ
の方向に対して、所定数段先の第２の容量素子と同一タ
イミングのクロック信号を受ける容量素子の一端に接続
することにより、回路面積を増大することなく第１及び
第３の電荷転送素子の制御電極に十分な電圧を供給する
ことが可能となる。
【００２３】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照しつつ説明する。
図面を参照しつつ説明する。
【００２４】図１は本発明の一実施例の回路図であり、
図１６と同等部分は同一符号にて示している。図１にお
いて図１６と相違する部分のみについて説明すると、直
列接続されたトランジスタＭ０〜Ｍｎのゲートとドレイ
ンとの各間に夫々設けられているトランジスタＮ０〜Ｎ
ｎの各ゲートを、図１６の場合のクロック信号と同一タ
イミング位相を有する所定数段先のクロック信号により
駆動する様に構成している。
図１６と同等部分は同一符号にて示している。図１にお
いて図１６と相違する部分のみについて説明すると、直
列接続されたトランジスタＭ０〜Ｍｎのゲートとドレイ
ンとの各間に夫々設けられているトランジスタＮ０〜Ｎ
ｎの各ゲートを、図１６の場合のクロック信号と同一タ
イミング位相を有する所定数段先のクロック信号により
駆動する様に構成している。
【００２５】すなわち、トランジスタＮ０のゲートに
は、ノードＰ３へ容量素子Ｃ５を介して供給されている
クロック信号＃１を供給し、トランジスタＮ１のゲート
には、ノードＰ４へ容量素子Ｃ７を介して供給されてい
るクロック信号＃３を供給する構成となっている。尚、
本例でも４相クロック＃１〜＃４のタイミング位相関係
は図２の如くであるものとする。
は、ノードＰ３へ容量素子Ｃ５を介して供給されている
クロック信号＃１を供給し、トランジスタＮ１のゲート
には、ノードＰ４へ容量素子Ｃ７を介して供給されてい
るクロック信号＃３を供給する構成となっている。尚、
本例でも４相クロック＃１〜＃４のタイミング位相関係
は図２の如くであるものとする。
【００２６】出力ノードの電位がある程度高くなった状
態からの動作について説明する。図３に各ノードの動作
波形を示す。時刻Ｔ１のとき、ノードＰ１〜Ｐ３は夫々
Ｖp1(T1)〜Ｖp3(T1)の電位まで昇圧されているとする。
態からの動作について説明する。図３に各ノードの動作
波形を示す。時刻Ｔ１のとき、ノードＰ１〜Ｐ３は夫々
Ｖp1(T1)〜Ｖp3(T1)の電位まで昇圧されているとする。
【００２７】クロック＃１，＃３がＨ、クロック＃２，
＃４がＬとなっている。トランジスタＮ０〜Ｎ２の各ゲ
ートは夫々ノードＰ３〜Ｐ５に接続されており、よって
Ｖp3(T1)，Ｖp4(T1)，Ｖp5(T1)の電圧が各ゲートに夫々
印加されている。このときのノードＱ０〜Ｑ３の電位Ｖ
q0(T1)〜Ｖq3(T1)は次の２とおりの電位となる。
＃４がＬとなっている。トランジスタＮ０〜Ｎ２の各ゲ
ートは夫々ノードＰ３〜Ｐ５に接続されており、よって
Ｖp3(T1)，Ｖp4(T1)，Ｖp5(T1)の電圧が各ゲートに夫々
印加されている。このときのノードＱ０〜Ｑ３の電位Ｖ
q0(T1)〜Ｖq3(T1)は次の２とおりの電位となる。
【００２８】昇圧初期や、例えばトランジスタＭ０の様
にそのドレインが電源に接続されているトランジスタや
それに隣接したトランジスタ部では、 Ｖpn+1(T1)−Ｖpn(T1)＞Ｖtn となっている。ここで、ＶtnはトランジスタＮｉの閾値
である。よって、 Ｖqn(T1)＝Ｖpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Ｖpn+3(T1)−Ｖpn(T1)＜Ｖtn となっているために、 Ｖqn(T1)＝Ｖpn+3(T1)−Ｖtn となる。
にそのドレインが電源に接続されているトランジスタや
それに隣接したトランジスタ部では、 Ｖpn+1(T1)−Ｖpn(T1)＞Ｖtn となっている。ここで、ＶtnはトランジスタＮｉの閾値
である。よって、 Ｖqn(T1)＝Ｖpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Ｖpn+3(T1)−Ｖpn(T1)＜Ｖtn となっているために、 Ｖqn(T1)＝Ｖpn+3(T1)−Ｖtn となる。
【００２９】Ｖpn(T1)とＶpn+3(T1)との間には最大２・
Ｖccの電位差があるために（第２の従来例の２倍）、第
２の従来例に比して高い電圧がトランジスタＮ０〜Ｎｎ
のゲートに供給される。よって、トランジスタＮ０〜Ｎ
ｎの電荷伝達能力が上昇し、ノードＱ０〜Ｑｎの電位Ｖ
q0(T1)〜Ｖqn(T1)は速やかに所望の電位まで到達する。
Ｖccの電位差があるために（第２の従来例の２倍）、第
２の従来例に比して高い電圧がトランジスタＮ０〜Ｎｎ
のゲートに供給される。よって、トランジスタＮ０〜Ｎ
ｎの電荷伝達能力が上昇し、ノードＱ０〜Ｑｎの電位Ｖ
q0(T1)〜Ｖqn(T1)は速やかに所望の電位まで到達する。
【００３０】次に、時刻Ｔ２の状態ではクロック＃１が
Ｌとなり、ノードＰ１，Ｐ３の各電位値Ｖp1(T2)，Ｖp3
(T2)は夫々、 Ｖp1(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc Ｖp3(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc まで下がることになる。
Ｌとなり、ノードＰ１，Ｐ３の各電位値Ｖp1(T2)，Ｖp3
(T2)は夫々、 Ｖp1(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc Ｖp3(T1)−｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc まで下がることになる。
【００３１】ノードＱ０，Ｑ２には、時刻Ｔ１からＴ２
にかけてある程度高い電圧が既に印加されているので、
この段階で既にトランジスタＭ０，Ｍ２はオン状態にな
り、電荷の伝達が始まる。
にかけてある程度高い電圧が既に印加されているので、
この段階で既にトランジスタＭ０，Ｍ２はオン状態にな
り、電荷の伝達が始まる。
【００３２】時刻Ｔ３の状態ではクロック＃４がＨとな
り、このとき、ノードＱ０，Ｑ２は既に高い電圧になっ
ており、これに更に追加押上げとして、 ｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc が加わるので、トランジスタＭ０，Ｍ２を介して伝達さ
れる各電荷はより効率良く出力側に伝達される。
り、このとき、ノードＱ０，Ｑ２は既に高い電圧になっ
ており、これに更に追加押上げとして、 ｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc が加わるので、トランジスタＭ０，Ｍ２を介して伝達さ
れる各電荷はより効率良く出力側に伝達される。
【００３３】このときのＶq0(T3)，Ｖq2(T3)の各電位は
夫々、 Ｖq0(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc Ｖp2(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc となる。尚、Ｃk はトランジスタＭ０〜Ｍｎの各ゲート
に接続された容量素子の容量値、Ｃg はノードＱ０〜Ｑ
ｎの各寄生容量値である。
夫々、 Ｖq0(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc Ｖp2(T1)＋｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc となる。尚、Ｃk はトランジスタＭ０〜Ｍｎの各ゲート
に接続された容量素子の容量値、Ｃg はノードＱ０〜Ｑ
ｎの各寄生容量値である。
【００３４】時刻Ｔ４になった時にトランジスタＭ０〜
Ｍ２は再度オフする。時刻Ｔ５になると、今度はノード
Ｐ１，Ｐ３の各電位Ｖp1(T5)，Ｖp3(T5)が上昇し、時刻
Ｔ１から１８０度ずれた状態でＴ１の同じ動作が行われ
る。この一連の動作の繰返しにより、新たなトランジス
タを増やすことなく、且つ短時間で効率良く所望の電圧
まで昇圧することが可能となる。
Ｍ２は再度オフする。時刻Ｔ５になると、今度はノード
Ｐ１，Ｐ３の各電位Ｖp1(T5)，Ｖp3(T5)が上昇し、時刻
Ｔ１から１８０度ずれた状態でＴ１の同じ動作が行われ
る。この一連の動作の繰返しにより、新たなトランジス
タを増やすことなく、且つ短時間で効率良く所望の電圧
まで昇圧することが可能となる。
【００３５】図４は第２の従来技術と本発明の第１の実
施例とにおける出力電流と昇圧電位との関係の比較の一
例を示している。縦軸が昇圧電位を示し、横軸がその昇
圧電位時に供給可能な出力電流である。図４からも分か
る様に、本発明の方が電荷伝送効率が良いことが分か
る。
施例とにおける出力電流と昇圧電位との関係の比較の一
例を示している。縦軸が昇圧電位を示し、横軸がその昇
圧電位時に供給可能な出力電流である。図４からも分か
る様に、本発明の方が電荷伝送効率が良いことが分か
る。
【００３６】図５は本発明の第２の実施例を示す回路図
であり、図１と同等部分は同一符号により示す。図１の
実施例では、全てのトランジスタをＮ型ＭＯＳにて構成
し、回路電源を正電圧Ｖccとすることで正電圧昇圧回路
としたものであるが、本実施例では、全てのトランジス
タをＰ型ＭＯＳにて構成して、回路電源をグランドレベ
ルとすることで、負電圧昇圧回路としたものである。
であり、図１と同等部分は同一符号により示す。図１の
実施例では、全てのトランジスタをＮ型ＭＯＳにて構成
し、回路電源を正電圧Ｖccとすることで正電圧昇圧回路
としたものであるが、本実施例では、全てのトランジス
タをＰ型ＭＯＳにて構成して、回路電源をグランドレベ
ルとすることで、負電圧昇圧回路としたものである。
【００３７】図１の例では、ノードＰ０を電源Ｖccとし
ているが、本例では、このノードＰ０を、ゲートとソー
スとを接続したトランジスタダイオードＤ０にてグラン
ド側へプルアップするようになっている。４相クロック
＃１〜＃４のタイミング位相関係は図６に示す様になっ
ており、図７に各ノードの動作波形を示している。他の
構成は図１のそれと同一であり、特にその説明は省略す
る。
ているが、本例では、このノードＰ０を、ゲートとソー
スとを接続したトランジスタダイオードＤ０にてグラン
ド側へプルアップするようになっている。４相クロック
＃１〜＃４のタイミング位相関係は図６に示す様になっ
ており、図７に各ノードの動作波形を示している。他の
構成は図１のそれと同一であり、特にその説明は省略す
る。
【００３８】かかる構成において、出力ノードの電位が
ある程度（負方向に）低くなった状態からの動作につき
述べる。時刻Ｔ１の時、ノードＰ１〜Ｐ３の各々には、
夫々Ｖp1(T1)，Ｖp2(T1)，Ｖp3(T1)の電位まで降圧され
ているとする。
ある程度（負方向に）低くなった状態からの動作につき
述べる。時刻Ｔ１の時、ノードＰ１〜Ｐ３の各々には、
夫々Ｖp1(T1)，Ｖp2(T1)，Ｖp3(T1)の電位まで降圧され
ているとする。
【００３９】このとき、クロック信号＃１，＃３がＬ、
＃２，＃４がＨとなっている。トランジスタＮ０〜Ｎ２
のゲートには夫々ノードＰ３〜Ｐ５が夫々接続されてお
り、よってＶp3(T1)，Ｖp4(T1)，Ｖp5(T1)の電圧が夫々
供給される。このときのノードＱ０〜Ｑ３の電位Ｖq0(T
1)〜Ｖq3(T1)は次の２とおりの電位となる。
＃２，＃４がＨとなっている。トランジスタＮ０〜Ｎ２
のゲートには夫々ノードＰ３〜Ｐ５が夫々接続されてお
り、よってＶp3(T1)，Ｖp4(T1)，Ｖp5(T1)の電圧が夫々
供給される。このときのノードＱ０〜Ｑ３の電位Ｖq0(T
1)〜Ｖq3(T1)は次の２とおりの電位となる。
【００４０】昇圧初期や、例えばトランジスタＭ０の様
にそのドレインがトランジスタＤ０を介して電源（グラ
ンド）に接続されているトランジスタやそれに隣接した
トランジスタ部では、 Ｖpn(T1)−Ｖpn+3(T1)＞Ｖtn となっている。ここで、ＶtnはトランジスタＮｉの閾値
である。よって、 Ｖqn(T1)＝Ｖpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Ｖpn(T1)−Ｖpn+3(T1)＜Ｖtn となっているために、 Ｖqn(T1)＝Ｖpn+3(T1)＋Ｖtn となる。
にそのドレインがトランジスタＤ０を介して電源（グラ
ンド）に接続されているトランジスタやそれに隣接した
トランジスタ部では、 Ｖpn(T1)−Ｖpn+3(T1)＞Ｖtn となっている。ここで、ＶtnはトランジスタＮｉの閾値
である。よって、 Ｖqn(T1)＝Ｖpn(T1) となり、昇圧中後期や、昇圧初期での出力側のトランジ
スタ部では、 Ｖpn(T1)−Ｖpn+3(T1)＜Ｖtn となっているために、 Ｖqn(T1)＝Ｖpn+3(T1)＋Ｖtn となる。
【００４１】Ｖpn+3(T1)とＶpn(T1)との間には最大２・
Ｖcc（図６に示すように、クロックのＨレベルの電圧）
電位差があるために、トランジスタＮｎのゲートにはよ
り低い電圧が供給され、よってノードＱ０〜Ｑｎの電位
Ｖq0(T1)〜Ｖqn(T1)は速やかに所望の電位まで到達す
る。
Ｖcc（図６に示すように、クロックのＨレベルの電圧）
電位差があるために、トランジスタＮｎのゲートにはよ
り低い電圧が供給され、よってノードＱ０〜Ｑｎの電位
Ｖq0(T1)〜Ｖqn(T1)は速やかに所望の電位まで到達す
る。
【００４２】次に、時刻Ｔ２の状態ではクロック＃３が
Ｈとなり、ノードＰ２の電位値Ｖp2(T2)は、 Ｖp2(T1)＋｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc と上昇する。
Ｈとなり、ノードＰ２の電位値Ｖp2(T2)は、 Ｖp2(T1)＋｛Ｃi ／（Ｃi ＋Ｃj ）｝Ｖcc と上昇する。
【００４３】時刻Ｔ３ではクロック＃２がＬとなる。こ
のとき、ノードＱ１は既に低い電圧になっており、これ
に更に追加押下げとして、 −｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc が加わるので、トランジスタＭ１を介して伝達される電
荷は効率良く出力側へ伝達される。このときのノードＱ
１の電位Ｖq1(T3)は、 Ｖq1(T1)−｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc となる。
のとき、ノードＱ１は既に低い電圧になっており、これ
に更に追加押下げとして、 −｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc が加わるので、トランジスタＭ１を介して伝達される電
荷は効率良く出力側へ伝達される。このときのノードＱ
１の電位Ｖq1(T3)は、 Ｖq1(T1)−｛Ｃk ／（Ｃk ＋Ｃg ）｝Ｖcc となる。
【００４４】時刻Ｔ４になった状態で、トランジスタＭ
０〜Ｍ２は再度オフする。時刻Ｔ５になると、今度はノ
ードＰ２の電位Ｖp2が下降し、時刻Ｔ１から１８０度位
相ずれた状態で時刻Ｔ１と同じ動作が行われる。
０〜Ｍ２は再度オフする。時刻Ｔ５になると、今度はノ
ードＰ２の電位Ｖp2が下降し、時刻Ｔ１から１８０度位
相ずれた状態で時刻Ｔ１と同じ動作が行われる。
【００４５】この一連の動作の繰返しにより、新たにト
ランジスタを増すことなく、且つ短時間で効率の良い所
望の電圧まで負電圧を昇圧（降圧）することができる。
ランジスタを増すことなく、且つ短時間で効率の良い所
望の電圧まで負電圧を昇圧（降圧）することができる。
【００４６】図８は第３の実施例を示す回路図であり、
図１，５と同等部分は同一符号により示す。本例でも、
図５の回路と同様に負電圧昇圧回路であるが、トランジ
スタＭ０〜Ｍｎ及びトランジスタＮ０〜ＮｎをＮ型ＭＯ
Ｓにて構成し、トランジスタＤ０〜ＤｎをＰ型ＭＯＳに
て構成したものである。この場合の回路電源もグランド
レベルであり、クロック信号＃１〜＃４（ＨがＶcc、Ｌ
がグランド）のタイミング位相が図９に示されており、
各部動作波形が図１０に示されている。
図１，５と同等部分は同一符号により示す。本例でも、
図５の回路と同様に負電圧昇圧回路であるが、トランジ
スタＭ０〜Ｍｎ及びトランジスタＮ０〜ＮｎをＮ型ＭＯ
Ｓにて構成し、トランジスタＤ０〜ＤｎをＰ型ＭＯＳに
て構成したものである。この場合の回路電源もグランド
レベルであり、クロック信号＃１〜＃４（ＨがＶcc、Ｌ
がグランド）のタイミング位相が図９に示されており、
各部動作波形が図１０に示されている。
【００４７】図１１は本発明の第４の実施例を示すもの
で、図１，５，８と同等部分は同一符号により示す。本
例では、図１の回路と同様に正電圧昇圧回路であるが、
トランジスタＭ０〜Ｍｎ及びトランジスタＮ０〜Ｎｎを
Ｐ型ＭＯＳにて構成し、トランジスタＤ０〜ＤｎをＮ型
ＭＯＳにて構成したものである。この場合の回路電源は
Ｖcc（正）レベルであり、クロック信号＃１〜＃４（Ｈ
がＶcc、Ｌがグランド）のタイミング位相が図１２に示
されており、各部動作波形が図１３に示されている。
で、図１，５，８と同等部分は同一符号により示す。本
例では、図１の回路と同様に正電圧昇圧回路であるが、
トランジスタＭ０〜Ｍｎ及びトランジスタＮ０〜Ｎｎを
Ｐ型ＭＯＳにて構成し、トランジスタＤ０〜ＤｎをＮ型
ＭＯＳにて構成したものである。この場合の回路電源は
Ｖcc（正）レベルであり、クロック信号＃１〜＃４（Ｈ
がＶcc、Ｌがグランド）のタイミング位相が図１２に示
されており、各部動作波形が図１３に示されている。
【００４８】
【発明の効果】以上述べたように、本発明によれば、第
２及び第４の電荷転送素子の制御電極を所定数段先（現
実的には１〜３段先）の第２の容量素子と同じタイミン
グのクロック信号を受ける容量素子の一端に接続して、
第１及び第３の電荷転送素子の制御電極に十分な電圧を
供給するようにしたので、新たにトランジスタを増やす
ことなく、短時間でかつ効率良く所望の電圧まで昇圧
（絶対値）することが可能となるという効果がある。
２及び第４の電荷転送素子の制御電極を所定数段先（現
実的には１〜３段先）の第２の容量素子と同じタイミン
グのクロック信号を受ける容量素子の一端に接続して、
第１及び第３の電荷転送素子の制御電極に十分な電圧を
供給するようにしたので、新たにトランジスタを増やす
ことなく、短時間でかつ効率良く所望の電圧まで昇圧
（絶対値）することが可能となるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路における４相クロック信号のタイミ
ング位相関係を示す図である。
ング位相関係を示す図である。
【図３】図１の回路の各部動作波形図である。
【図４】本発明の特性を、従来例との比較において示す
図である。
図である。
【図５】本発明の他の実施例の回路図である。
【図６】図５の回路における４相クロック信号のタイミ
ング位相関係を示す図である。
ング位相関係を示す図である。
【図７】図５の回路の各部動作波形図である。
【図８】本発明の更に他の実施例の回路図である。
【図９】図８の回路における４相クロック信号のタイミ
ング位相関係を示す図である。
ング位相関係を示す図である。
【図１０】図８の回路の各部動作波形図である。
【図１１】本発明の別の実施例の回路図である。
【図１２】図１１の回路における４相クロック信号のタ
イミング位相関係を示す図である。
イミング位相関係を示す図である。
【図１３】図１１の回路の各部動作波形図である。
【図１４】従来の昇圧回路の一例を示す図である。
【図１５】図１４の回路の２相クロック信号のタイミン
グ位相関係を示す図である。
グ位相関係を示す図である。
【図１６】従来の昇圧回路の他の例を示す図である。
【図１７】図１６の回路の各部動作波形図である。
【符号の説明】 Ｃ０〜Ｃ８ 容量素子 Ｄ１〜Ｄ４ トランジスタダイオード Ｍ１〜Ｍ４ 電荷転送素子 Ｎ１〜Ｎ４ 追加押上げ用トランジスタ ＃１〜＃４ ４相クロック信号
Claims (4)
- 【請求項１】 第１〜第３のノードと、前記第１のノー
ドの電荷を前記第２のノードへ転送して当該第２のノー
ドの電位の絶対値を上昇せしめるための第１の電荷転送
素子と、前記第１のノードと前記第１の電荷転送素子の
制御電極との間に設けられた第２の電荷転送素子と、前
記第１のノードに一端が接続された第１の容量素子と、
前記第１の電荷転送素子の制御電極に一端が接続された
第２の容量素子と、前記第２のノードの電荷を前記第３
のノードへ転送して当該第３のノードの電位の絶対値を
上昇せしめるための第３の電荷転送素子と、前記第２の
ノードと前記第３の電荷転送素子の制御電極との間に設
けられた第４の電荷転送素子と、前記第２のノードに一
端が接続された第３の容量素子と、前記第３の電荷転送
素子の制御電極に一端が接続された第４の容量素子とか
らなり、前記第１〜第４の容量素子の各他端に互いに異
なるクロック信号を供給するようにした昇圧手段が、複
数段直列接続されてなる昇圧回路であって、 前記第２の電荷転送素子の制御電極は、前記第１のノー
ドから前記第２のノードへの方向の所定数段先の昇圧手
段内の前記第３の容量素子と同じタイミングのクロック
信号を受ける容量素子の一端に接続され、 前記第４の電荷転送素子の制御電極は、前記第３のノー
ドから前記第４のノードへの方向の所定数段先の昇圧手
段内の前記第１の容量素子と同じタイミングのクロック
信号を受ける容量素子の一端に接続されていることを特
徴とする昇圧回路。 - 【請求項２】 前記昇圧手段の各々は、前記第１〜第３
のノードと回路電源との間に夫々設けられ所定閾値を有
し、かつ前記回路電源電圧から前記閾値を差引いた電圧
を当該第１〜第３のノードへ夫々供給する能動素子を、
更に有することを特徴とする請求項１記載の昇圧回路。 - 【請求項３】 前記回路電源は正電圧であり、正電圧方
向の昇圧をなすようにしたことを特徴とする請求項１ま
たは２記載の昇圧回路。 - 【請求項４】 前記回路電源はアース電位であり、負電
圧方向の昇圧をなすようにしたことを特徴とする請求項
１または２記載の昇圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26760497A JP3164032B2 (ja) | 1997-10-01 | 1997-10-01 | 昇圧回路 |
| KR1019980041447A KR100287548B1 (ko) | 1997-10-01 | 1998-10-01 | 승압회로 |
| US09/163,907 US6137344A (en) | 1997-10-01 | 1998-10-01 | High speed charge pump circuit having field effect transistors possessing an improved charge transfer efficiency |
| CNB981201199A CN1161790C (zh) | 1997-10-01 | 1998-10-05 | 升压电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26760497A JP3164032B2 (ja) | 1997-10-01 | 1997-10-01 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110989A true JPH11110989A (ja) | 1999-04-23 |
| JP3164032B2 JP3164032B2 (ja) | 2001-05-08 |
Family
ID=17447043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26760497A Expired - Fee Related JP3164032B2 (ja) | 1997-10-01 | 1997-10-01 | 昇圧回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6137344A (ja) |
| JP (1) | JP3164032B2 (ja) |
| KR (1) | KR100287548B1 (ja) |
| CN (1) | CN1161790C (ja) |
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| US7514984B2 (en) | 2004-11-11 | 2009-04-07 | Samsung Sdi Co., Ltd. | Charge pumping circuit and direct current converting apparatus using the same |
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| KR101460818B1 (ko) * | 2007-01-23 | 2014-11-11 | 인터실 아메리카스 엘엘씨 | 파이프라인 전하영역 아날로그 디지털 변환기의 아날로그 오차 정정 |
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| US8981836B2 (en) | 2010-11-30 | 2015-03-17 | Infineon Technologies Ag | Charge pumps with improved latchup characteristics |
| IT1404156B1 (it) | 2010-12-30 | 2013-11-15 | St Microelectronics Srl | Moltiplicatore di tensione |
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Family Cites Families (3)
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-
1997
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