KR19990036784A

KR19990036784A - 승압회로

Info

Publication number: KR19990036784A
Application number: KR1019980041447A
Authority: KR
Inventors: 아쓰노리 미키
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-10-01
Filing date: 1998-10-01
Publication date: 1999-05-25
Also published as: JPH11110989A; CN1213835A; KR100287548B1; CN1161790C; JP3164032B2; US6137344A

Abstract

IC칩 면적을 증대하지 않으면서, 단시간에 효율적으로 소망하는 승압전압을 얻는 승압회로가 제공된다. 제공되는 4상클럭의 승압회로에 있어서, 전하전송트랜지스터 M1의 게이트 Q1과 드레인 P1의 사이에 설치되는 승압압상용트랜지스터 N1의 게이트구동클럭을, 노드 P1으로부터 P2방향으로 볼때 소정수만큼 앞서는 단의, 노드 P2와 동일한 타이밍의 클럭으로 한다. 예를 들면, 노드 P4에 트랜지스터 N1의 게이트를 접속하는 식으로 구성한다. 이 것에 의해, 트랜지스터 N1의 전하전송효율이 향상된다.

Description

승압회로

본 발명은 승압회로에 관한 것이며, 보다 상세하게는, 전계효과트랜지스터를 사용하는 승압회로에 관한 것이다.

비휘발성메모리로서, 전기적으로 기록가능한 EEPROM이나 플래쉬메모리 등이 일반적으로 알려져 있다. 이들 메모리의 기록과 소거시에는, 일반적으로 고전압이 필요하다.

최근에는, 비휘발성메모리내부에서 단일 전원으로부터 이들 메모리의 기록과 소거를 실행하는데에 필요한 고전압을 발생시키기 때문에, 승압회로(Charge Pump Circuit)가 내장되어 있는 방식이 널리 채용되고 있다.

승압회로의 제1종래예로, 도 14에 도시된 바와 같이, N형전계효과MOS트랜지스터 및 용량소자를 사용하는 2상클럭방식에 의해 구성된 회로가 있다. 도 14의 승압회로에 있어서, 트랜지스터(M0∼Mn: n은 2이상의 정수)은 순차적으로 서로 직렬접속되며, 각 트랜지스터의 제어전극인 게이트는 그 드레인에 접속된다.

전원전압Vcc노드(P0: 트랜지스터 M0의 드레인)와 최종출력노드를 제외한 모든 직렬접속노드(P1∼Pn) 각각에는 용량소자(C1, C3, C5, C7,…)의 한쪽 끝이 각각 접속된다. 이들 용량소자의 다른 끝 각각에는, 도 15에 도시된 위상관계를 가지는 2상클럭 #1 및 #2가 공급되며, 직렬접속노드(Pi: i는 0∼n의 정수)의 전하를 도면의 오른쪽방향으로 순차적으로 전송제어함으로써, 최종단의 출력노드에서 소망하는 승압출력을 얻도록 구성된다.

한편, 각 노드(P1∼Pn)와 전원 Vcc 사이에는, 게이트와 드레인이 공통 접속된 트랜지스터다이오드(D1∼Dn)가 각각 접속되며, 각 트랜지스터(M1∼Mn)의 드레인에 대해 초기시의 (Vcc-Vtd)가 인가된다. Vtd는 트랜지스터 Dl∼Dn의 한계치이다.

그렇지만, 이러한 승압회로에는 다음과 같은 문제점이 있다. 예를 들어, 트랜지스터(M2)의 전하의 전달에 대해 고려하면, 다음과 같다. 최초에 노드(P2 및 P3)의 전압이 각각 Vp2, Vp3라고 하면, 트랜지스터(M2)의 전하의 전달은, 클럭 #1이 L(Low), #2가 H(High)일 때에 실행된다.

이때, 트랜지스터(M2)의 게이트와 드레인은 접속되어 있기 때문에, 트랜지스터(M2)의 게이트에는 Vp2 + {Ci / (Ci + Cj)}Vcc의 전압밖에 인가되지 않으며, Vp3의 전위는, 최고 VP2 + {Ci / (Ci+Cj)}Vcc-Vtm까지 밖에 상승하지 않으므로, 효율이 나쁜 전하공급이 된다. Ci는 용량소자(Ci)의 용량값, Cj는 노드(Pi)의 기생용량값, Vtm은 트랜지스터(M0∼Mn)의 한계치이다. 이후에도, 전하의 전달과 함께 노드(P2)의 전위 Vp2는 저하되어 가기 때문에, 더욱 전하공급의 효율이 나쁘게 된다.

도 16은, 도 14의 종래 승압회로보다 전하공급효율이 좋은 승압회로의 회로도를 나타낸 도면으로, 일본국 평7-111095호 공보에 개시된 승압회로의 회로도를 나타낸 도면이다. 도 16의 참조부호 중 도 14와 동등한 구성요소를 나타낸 부분은 동일참조부호로 표시한다. 도 16에 도시된 승압회로에서, 서로 직렬접속된 트랜지스터(M0∼Mn)의 게이트와 드레인의 사이에는, 각각 압상용 트랜지스터(N0∼Nn)가 설치된다.

트랜지스터(N0∼Nn-1)의 각 게이트는 차단 트랜지스터(M1∼Mn)의 드레인(노드 P1∼Pn)에 각각 접속되며, 각 노드(P1∼Pn)에는 각 용량소자(C1, C3, C5, C7,…)를 통해 클럭신호(#1, #3)가 각각 교대로 공급된다. 또한, 각 트랜지스터(M0∼Mn)의 게이트에는, 각 용량소자(C0, C2, C4, C6, C8, …)를 통해 클럭신호(#4, #2)가 각각 교대로 공급된다. 한편, 이들 4상클럭신호 #1∼#4의 위상관계는 도 2에 도시된 바와 같다.

도 17은, 도 16의 회로 동작을 나타내는 각 노드의 파형을 도시한다. 설명의 편이를 위하여, 시각 T1일 때, 각 노드(P1, P2 및 P3)는 각각 Vp1(T1), Vp2(T1) 및 Vp3(T1)의 전위까지 승압된다고 가정한다. 클럭 #2, #4가 L이지만, 트랜지스터 (N0∼N2)의 게이트는 각각 노드(P1∼P3)에 접속되며, Vp1(T1), Vp2(T1) 및 Vp3(T1)의 각 전압이 해당 게이트에 각각 인가된다. 이때, 트랜지스터(M0∼M3)의 게이트 (Q0∼Q3)의 각 전위 Vq0(T1)∼Vq3(T1)는 다음과 같이 2가지가 된다.

승압초기에 있어서, 예를들면, 트랜지스터 M0와 같이 그 드레인이 전원에 접속된 트랜지스터와 그에 인접한 트랜지스터부에서는, Vpn + 1(T1) - Vpn(T1) > Vtn이 된다. 여기서, Vtn은 트랜지스터 Ni의 한계치이다. 따라서, Vqn(T1) = Vpn(T1)이 된다.

승압중 후기에 있어서, 승압초기의 출력측 트랜지스터부에서는, Vpn + 1(T7) - Vpn(T1) < Vtn이 된다. 따라서, vqn(T1) = Vpn + 1(T1) - Vtn이 된다.

이어서, 시각 T2의 상태에서는 클럭 #1이 L이 되며, Vp1(T2) 및 Vp3(T2)의 전위는 각각, Vp1(T1) - {Ci / (Ci+Cj)}vcc 및 Vp3(T1) - {Ci / (Ci+Cj)}Vcc까지 내려가게 된다. 시각 T3의 상태에서는 클럭 #4가 H가 되며, Vq0(T3) 및 Vq2(T3)의 전위는 각각, Vq0(T1) + {Ck / (Ck+Cg)}Vcc 및 Vp2(T1) + {Ck / (Ck+Cg)}Vcc가 된다. Ck는 트랜지스터(M0∼Mn)의 각 게이트에 접속된 용량소자의 용량값이며, Cg는 노드(Q0∼Qn)의 각 기생용량값이다. 이 값은, 도 14의 제1종래기술에 비교하여, 약 {Ck/(Ck+Cg)}Vcc만큼 높은 게이트전압이 된다. 따라서, 4상클럭방식의 회로가 2상클럭방식의 회로보다 효율이 좋은 전하전송을 실행한다.

시각 T4가 되었을 때, 클럭 #4는 L이 되고, 트랜지스터(M0∼Mn)은 모두 오프가 된다. 그리고, 시각 T5가 되면, 이번에는 Vp1(T5), Vp3(T5)가 상승하며, T1부터 180도의 위상이 어긋난 상태로 T1과 같은 동작이 실행된다.

이상과 같은 일련동작의 반복에 따라, 전하는 최종단의 트랜지스터 Mn의 소스노드 Pn+1측에 전달되어, 소망하는 전압까지 승압된다.

도 16에 도시된 제2종래예에서는, 출력측 전위가 높아져도, 시각 T1∼T2 기간에서 Vpn(T1)과 Vpn+1(T1)간의 최대전위차는 Vcc에 불과하기 때문에, 노드 Qn(T1)에 공급되는 전하의 양이 적어진다. 이와 같은 이유로, T1∼T2의 기간 동안 트랜지스터(M0∼Mn)의 게이트(Q0∼Qn)의 전위는 거의 상승하지 않게 되며, 각각 압상할 때에 가해지는 전압분 밖에 출력측에 전하가 전달되지 않는다.

본 발명의 목적은, 집적회로의 면적을 증대하지 않으면서 단시간에 효율적으로 소망하는 전압을 얻을 수 있는 승압회로를 제공함에 있다.

상술과 같은 목적을 달성하기 위한 본 발명은,

제1 내지 제3노드;

상기 제1노드의 전하를 상기 제2노드로 전송하여 해당 제2노드의 전위의 절대치를 상승시키기 위한 제1전하전송소자;

상기 제1노드와 상기 제1전하전송소자의 제어전극의 사이에 설치된 제2전하전송소자;

상기 제1노드에 한쪽 끝이 접속된 제1용량소자;

상기 제1전하전송소자의 제어전극에 한쪽 끝이 접속된 제2용량소자;

상기 제2노드의 전하를 상기 제3노드로 전송하여 해당 제3노드의 전위의 절대치를 상승시키기 위한 제 3전하전송소자;

상기 제2노드와 상기 제3전하전송소자의 제어전극의 사이에 설치된 제4전하전송소자;

상기 제2노드에 한쪽 끝이 접속된 제3용량소자;

상기 제3전하전송소자의 제어전극에 한쪽 끝이 접속된 제4용량소자; 및

상기 제1 내지 제4용량소자의 각 다른 끝에 서로 상이한 클럭신호를 공급하도록 복수단직렬접속된 승압수단을 구비하며,

상기 제2전하전송소자의 제어전극은, 상기 제1노드로부터 상기 제 2노드로의 방향에 대해 소정수만큼 앞서는 단의 승압수단 내의 상기 제3용량소자와 동일한 타이밍의 클럭신호를 받는 용량소자의 한쪽 끝에 접속되며,

상기 제4전하전송소자의 제어전극은, 상기 제3노드로부터 상기 제 4노드로의 방향에 대해 소정수만큼 앞서는 단의 승압수단 내의 상기 제1용량소자와 동일 타이밍의 클럭신호를 받는 용량소자의 한쪽 끝에 접속되며,

상기 승압수단 각각은 상기 제 1∼제 3노드와 회로전원의 사이에 각각 설치되어 소정 한계치를 가지며, 또한 상기 회로전원전압에서 상기 한계치를 공제한 전압을 해당 제 1∼제 3노드로 각각 공급하는 능동소자를 더 구비하는 것을 특징으로 하는 승압회로이다.

본 발명의 작용을 서술한다. 본 발명의 승압회로에 있어서, 제2 및 제4전하전송소자의 제어전극은, 제l노드로부터 제2노드로의 방향에 대해 소정수만큼 앞서는 단락의, 제 2용량소자와 동일 타이밍의 클럭신호를 받는 용량소자의 한쪽 끝에 접속된다. 이 것에 의해, 회로면적을 증대하지 않으면서, 제1 및 제3전하전송소자의 제어전극에 충분한 전압을 공급하는 것이 가능해진다.

도 1은, 본 발명의 제1실시예에 따르는 승압회로를 나타낸 회로도,

도 2는, 도 1에 도시된 회로에서 4상클럭신호의 타이밍위상관계를 나타낸 도면,

도 3은, 도 1에 도시된 회로에서의 각부동작파형도,

도 4는, 본 발명의 특성과 종래예의 특성을 비교한 도면,

도 5는, 본 발명의 제2실시예에 따르는 승압회로를 나타낸 회로도,

도 6은, 도 5에 도시된 회로에서 4상클럭신호의 타이밍위상관계를 나타낸 도면,

도 7은, 도 5에 도시된 회로에서의 각부동작파형도,

도 8은, 본 발명의 제3실시예에 따르는 승압회로를 나타낸 회로도,

도 9는, 도 8에 도시된 회로에서 4상클럭신호의 타이밍위상관계를 나타낸 도면,

도 10은, 도 8에 도시된 회로에서의 각부동작파형도,

도 11은, 본 발명의 제4실시예에 따르는 승압회로를 나타낸 회로도,

도 12는, 도 11에 도시된 회로에서 4상클럭신호의 타이밍위상관계를 나타낸 도면,

도 13은, 도 11에 도시된 회로에서의 각부동작파형도,

도 14는, 종래의 승압회로의 제1예를 나타낸 도면,

도 15는, 도 14에 도시된 회로에서 2상클럭신호의 타이밍위상관계를 나타낸 도면,

도 16은, 종래의 승압회로의 제2예를 나타낸 도면,

도 17은, 도 16에 도시된 회로의 각부동작파형도이다.

※ 도면의 주요부분에 대한 부호의 설명

C0∼C8: 용량소자

D1∼D4: 트랜지스터다이오드

Ml∼M4: 전하전송소자

N1∼N4: 추가압상용트랜지스터

#1∼#4: 4상클럭신호

이하, 도면을 참조하여 본 발명의 실시예에 관해 설명한다.

도 1은 본 발명의 제1실시예에 따르는 승압회로의 회로도이다. 도 1의 구성요소중 도 16과 동일한 참조부호로 표시되는 구성요소는 동등한 기능을 수행한다. 도 1의 회로의 설명에 있어, 도 16과 상이한 부분에 대해서만 설명하면 다음과 같다.

직렬접속된 트랜지스터(M0∼Mn)의 게이트와 드레인의 각 사이에 각각 설치되는 트랜지스터 N0∼Nn의 각 게이트는, 도 16의 경우의 클럭신호와 동일한 타이밍위상을 갖는 소정수만큼 앞서는 단의 클럭신호에 의해 구동된다.

즉, 트랜지스터 N0의 게이트에는, 노드 P3로부터 용량소자 C5를 통해 공급되는 클럭신호 #1이 공급된다. 그리고, 트랜지스터 N1의 게이트에는, 노드 P4로부터 용량소자 C7을 통해 공급되는 클럭신호 #3이 공급된다. 한편, 본 예에 있어서, 4상클럭(#1∼#4)의 타이밍위상관계는 도2의 경우와 동일한 것으로 한다.

출력노드의 전위가 어느 정도 높아진 상태에서의 동작에 대하여 설명한다. 도 3은 각 노드의 동작파형을 도시한다. 설명의 편이를 위하여, 시각 T1일 때, 노드 P1∼P3은 각각 Vp1(T1)∼Vp3(T1)의 전위까지 승압된다고 가정한다.

클럭 #1 및 #3은 H, 클럭 #2, #4는 L로 되어 있다. 트랜지스터(N0∼N2)의 각 게이트는 각각 노드(P3∼P5)에 접속되며, Vp3(T1), Vp4(T1), Vp5(T1)의 전압이 각 게이트에 각각 인가된다. 이 때의 노드 Q0∼Q3의 전위 Vq0(T1)∼Vq3(T1)는 다음과 같이 두가지의 전위가 된다.

승압초기에 있어서, 예를들면, 트랜지스터 M0와 같이 그 드레인이 전원에 공급된 트랜지스터와 그에 인접한 트랜지스터부에서는, Vpn+l(T1)-Vpn(T1) > Vtn이 된다. 여기서, Vtn은 트랜지스터 Ni의 한계치이다. 따라서, Vqn(T1) = Vpn(T1)이 된다.

승압중 후기에 있어서, 승압초기에서의 출력측 트랜지스터부에서는, Vpn+3(T1)-Vpn(T1) < Vtn이 된다. 따라서, Vqn(T1) = Vpn+3(T1) - Vtn이 된다.

Vpn(T1)과 Vpn+3(T1) 간에는 최대 2·Vcc의 전위차가 있기 때문에(제2종래예와 비교하여 2배), 제2종래예에 비하여 높은 전압이 트랜지스터(N0∼Nn)의 게이트에 공급된다. 따라서, 트랜지스터(N0∼Nn)의 전하전달능력이 상승하여, 노드(Q0∼Qn)의 전위 Vq0(T1)∼Vqn(T1)는 빠르게 소망하는 전위까지 도달한다

이어서, 시각 T2 상태에서는 클럭 #1이 L이 되고, 노드(P1, P3)의 각 전위값 Vp1(T2), Vp3(T2)는 각각, Vp1(T1)-{Ci/(Ci+Cj)}Vcc 및 Vp3(T1)-{Ci/(Ci+Cj)}Vcc까지 내려가게 된다.

노드(Q0, Q2)에는 시각 T1부터 T2에 걸쳐 어느 정도 높은 전압이 이미 인가되어 있기 때문에, 이 단계에서 이미 트랜지스터(M0, M2)는 온상태가 되고, 전하의 전달이 시작된다.

시각 T3의 상태에서는, 클럭 #4이 H가 된다. 이 때, 노드(Q0, Q2)는 이미 높은 전압에 도달 된 상태이며, 이것에 더욱 추가압상되어, {Ck/(Ck+Cg)}Vcc가 더해지기 때문에, 트랜지스터 M0, M2를 통해 전달되는 각 전하는 보다 좋은 전하전송효율로 출력측에 전달된다.

이때, Vq0(T3) 및 Vq2(T3)의 전위는, 각각, Vq0(T1)+{Ck/(Ck+Cg)}Vcc 및 Vp2(T1)+{Ck/(Ck+Cg)}Vcc가 된다. 한편, Ck는 트랜지스터(M0∼Mn)의 각 게이트에 접속된 용량소자의 용량값, Cg는 노드(Q0∼Qn)의 각 기생용량값이다.

시각 T4가 되면, 트랜지스터 M0∼M2는 다시 오프된다. 시각 T5가 되면, 이번에는 노드(P1, P3)의 각 전위 Vp1(T5) 및 Vp3(T5)가 상승하며, 시각 Tl에서 180도 어긋난 상태로 T1과 같은 동작이 실행된다. 이 일련동작의 반복에 따라, 새로운 트랜지스터를 증대하지 않으면서, 단시간에 효율적으로 소망하는 전압까지 승압하는 것이 가능해진다.

도 4는, 제2종래기술과 본 발명의 제1실시예에서의 출력전류와 승압전위의 관계를 비교한 예를 나타낸 도면이다. 세로축은 승압전위를 나타내고, 가로축은 그 승압전위 때에 공급가능한 출력전류이다. 도 4로부터 알 수 있듯이, 본 발명 쪽이 전하전송효율이 좋은 것을 알 수 있다.

도 5는, 본 발명의 제2실시예를 도시하는 회로도이며, 도 1과 동등부분은 동일부호에 따라 나타낸다. 도 1의 실시예에서는, 모든 트랜지스터를 N형 MOS로 구성하고, 회로전원을 정전압 Vcc로 하는 것으로 정전압승압회로로 한 것이지만, 본 실시예에서는, 모든 트랜지스터를 P형 M0S로 구성하여, 회로전원을 그라운드레벨로 하는 것으로, 부전압승압회로로 한 것이다.

도 1의 예에서는, 노드(P0)를 전원 Vcc로 하고 있지만, 본 예에서는, 이 노드(P0)를, 게이트와 소스를 접속한 트랜지스터다이오드(D0)를 이용하여 그라운드측으로 풀업(pull up)하도록 구성되어 있다. 4상클럭 #1∼#4의 타이밍 위상관계는 도 6에 도시한 것과 동일하며, 도 7에 각 노드의 동작파형을 도시하고 있다. 그 밖의 구성은 도 1의 경우와 동일하므로, 그 설명은 생략한다.

이러한 구성에 있어서, 출력노드의 전위가 부방향으로 어느 정도 낮아지게 된 상태부터의 동작에 대하여 서술한다. 설명의 편이를 위하여, 시각 T1일 때, 노드 P1∼P3의 전위는 각각, Vp1(T1), Vp2(T1) 및 Vp3(T1)의 전위까지 강압된다고 가정한다.

이 때, 클럭신호 #1 및 #3가 L, #2 및 #4가 H로 된다. 트랜지스터(N0∼N2)의 게이트에는 각각 노드(P3∼P5)가 접속되며, 따라서 Vp3(T1), Vp4(T1) 및 Vp5(T1)의 전압이 각각 공급된다. 이때, 노드(QO∼Q3)의 전위 Vq0(T1)∼Vq3(T1)는 다음과 같이 2개의 전위가 된다.

승장초기에 있어서, 예를들면, 트랜지스터 M0와 같이 그 드레인이 트랜지스터(D0)를 통하여 GROUND전원에 접속된 트랜지스터와 그에 인접한 트랜지스터부에서는, Vpn(T1)-Vpn+3(T1)>Vtn이 된다. 여기서, Vtn은 트랜지스터 Ni의 한계치이다. 따라서, Vqn(T1)=Vpn(T1)이 된다.

승압중 후기에 있어서, 승압초기에서의 출력측 트랜지스터부에는, Vpn(T1)-Vpn+3(T1)<Vtn이 되므로, Vqn(T1)=Vpn+3(T1)+Vtn이 된다.

Vpn+3(T1)과 Vpn(T1)의 사이에는, 도 6에 도시된 바와 같이 클럭의 H레벨의 전압인, 최대 2·Vcc 전위차가 발생하기 때문에, 트랜지스터 Nn의 게이트에는 보다 낮은 전압이 공급된다. 따라서 노드(Q0∼Qn)의 전위 Vq0(T1))∼Vqn(T1)는 신속하게 소망하는 전위까지 도달한다.

이어서, 시각 T2의 상태에서는 클럭 #3이 H가 된다. 이때, 노드(P2)의 전위값 Vp2(T2)는, Vp2(T1)+{Ci/(Ci+Cj)}Vcc로 상승된다.

시각 T3에서는 클럭 #2이 L이 된다. 이 때, 노드(Q1)은 이미 낮은 전압의 상태이며, 이 전압에 더욱 추가 압하되어, -{Ck/(Ck+Cg)}Vcc가 더해지기 때문에, 트랜지스터(M1)를 통해 전달되는 전하는 효율적으로 출력측으로 전달된다. 이때의 노드(Ql)의 전위 Vq1(T3)는, Vq1(T1)-{Ck/(Ck+Cg)}Vcc가 된다.

시각 T4로 된 상태에서, 트랜지스터(M0∼M2)는 다시 오프된다. 시각 T5가 되면, 이번에는 노드(P2)의 전위 Vp2가 하강하여, 시각 T1으로부터 180도 위상 어긋난 상태에서 시각 T1에서의 동작과 동일한 동작이 실행된다.

이 일련동작의 반복에 따라, 새롭게 트랜지스터를 늘리는 일없이, 단시간에 효율적으로 소망하는 전압까지 부전압을 승압(강압)할 수가 있다.

도 8은, 본 발명의 제 3실시예에 따르는 승압회로를 나타낸 회로도이며, 도1 및 5와 동등부분은 동일부호에 의해 표시된다. 본 예에서도, 도 5의 회로와 동일하게 부전압승압회로이지만, 트랜지스터(M0∼Mn) 및 트랜지스터(N0∼Nn)를 N형MOS로 구성하며, 트랜지스터(D0∼Dn)를 P형MOS로 구성한 것이다. 이 경우의 회로전원도 그라운드레벨(GROUND LEVEL)이다. 도 9는, 도 8의 회로에서의 4상클럭신호 #1∼#4(H가 Vcc, L이 그라운드)의 타이밍위상관계를 도시한 도면이며, 도 10은 도 8의 회로의 각부동작파형을 나타낸 도면이다.

도 l1은 본 발명의 제 4실시예에 따르는 승압회로를 나타낸 회로도이며, 도1, 2 및 8과 동등부분은 동일부호에 따라 나타낸다. 본 예에서는, 도 1의 회로와 동일하게 정전압승압회로이지만, 트랜지스터(M0∼Mn) 및 트랜지스터(N0∼Nn)를 P형MOS로 구성하고, 트랜지스터(D0∼Dn)를 N형MOS로 구성한 것이다. 이 경우의 회로전원은 Vcc(정)레벨이다. 도 12는 도 11의 회로의 4상클럭신호 #1∼#4(H가 Vcc, L이 그라운드)의 타이밍위상관계를 도시한 도면이며, 도 13은 도 11의 회로의 각부동작파형을 나타낸 도면이다.

상술한 바와 같이, 본 발명에 의하면, 제2 및 제4전하전송소자의 제어전극을 소정수만큼 앞서는 단(현실적으로는 1∼3단만큼 앞서는 단)의 제2용량소자와 동일한 타이밍의 클럭신호를 받는 용량소자의 한쪽 끝에 접속하여, 제1 및 제3전하전송소자의 제어전극에 충분한 전압을 공급하기 때문에, 새롭게 트랜지스터를 늘리는 일 없이, 단시간에 효율적으로 소망하는 전압까지 승압(절대치)하는 것이 가능하게 되는 효과가 있다.

Claims

승압회로에 있어서,

제1 내지 제3노드;

상기 제1노드의 전하를 상기 제2노드로 전송하여 해당 제2노드의 전위의 절대치를 상승시키기 위한 제1전하전송소자;

상기 제1노드와 상기 제1전하전송소자의 제어전극의 사이에 설치된 제2전하전송소자;

상기 제1노드에 한쪽 끝이 접속된 제1용량소자;

상기 제1전하전송소자의 제어전극에 한쪽 끝이 접속된 제2용량소자;

상기 제2노드의 전하를 상기 제3노드로 전송하여 해당 제3노드의 전위의 절대치를 상승시키기 위한 제 3전하전송소자;

상기 제2노드와 상기 제3전하전송소자의 제어전극의 사이에 설치된 제4전하전송소자;

상기 제2노드에 한쪽 끝이 접속된 제3용량소자;

상기 제3전하전송소자의 제어전극에 한쪽 끝이 접속된 제4용량소자 및

상기 제1 내지 제4용량소자의 각 다른 끝에 서로 상이한 클럭신호를 공급하도록 복수단직렬접속된 승압수단을 구비하며,

상기 제2전하전송소자의 제어전극은, 상기 제1노드로부터 상기 제 2노드로의 방향에 대해 소정수만큼 앞서는 단의 승압수단 내의 상기 제3용량소자와 동일 타이밍의 클럭신호를 받는 용량소자의 한쪽 끝에 접속되며,

상기 제4전하전송소자의 제어전극은, 상기 제3노드로부터 상기 제 4노드로의 방향에 대해 소정수만큼 앞서는 단의 승압수단 내의 상기 제1용량소자와 동일 타이밍의 클럭신호를 받는 용량소자의 한쪽 끝에 접속되는 것을 특징으로 하는 승압회로.
제 1항에 있어서, 상기 승압수단 각각은, 상기 제1 내지 제3노드와 회로전원과의 사이에 각각 설치되어 소정한계치를 가지며, 또한 상기 회로전원전압에서 상기 한계치를 공제한 전압을 해당 제1 내지 제3노드로 각각 공급하는 능동소자를 더 구비하는 것을 특징으로 하는 승압회로.
제 1항 또는 제 2항에 있어서, 상기 회로전원은 정전압이고, 정전압방향의 승압을 이루도록 한 것을 특징으로 하는 승압회로.
제 1항 또는 제 2항에 있어서, 상기 회로전원은 접지전위이고, 부전압방향의 승압을 이루도록 한 것을 특징으로 하는 승압회로.