TWI724524B - 記憶體子系統及用於記憶體子系統之功率管理之方法 - Google Patents

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Abstract

一種記憶體子系統包含一功率管理積體電路(PMIC)，該PMIC與在比該記憶體子系統之一主要供應電壓低之一最高PMIC供應電壓下之操作相容。該PMIC經組態以基於一PMIC供應電壓而輸出用於操作該記憶體子系統之多個電壓。該記憶體子系統進一步包含耦合至該PMIC之一電容性電壓修改器(CVM)。該CVM經組態以接收該記憶體子系統之該主要供應電壓作為一輸入且將一第一經修改主要供應電壓(MPSV)作為該PMIC供應電壓提供至該PMIC，其中該第一MPSV不高於該最高PMIC供應電壓。

Description

記憶體子系統及用於記憶體子系統之功率管理之方法
本發明一般而言係關於記憶體子系統，且更特定而言係關於一種用於一記憶體子系統之功率管理之電容性電壓修改器。
一記憶體子系統可係一儲存系統，諸如一固態磁碟機(SSD)，且可包含儲存資料之一或多個記憶體組件。舉例而言，該等記憶體組件可包含揮發性記憶體組件及非揮發性記憶體組件。該記憶體子系統可包含一控制器，該控制器可管理該等記憶體組件且分配待儲存於該等記憶體組件處之資料。一般而言，一主機系統可利用一記憶體子系統來將資料儲存於該等記憶體組件處且經由該控制器自該等記憶體組件擷取資料。各種記憶體子系統包含用以管理功率分配之一功率管理組件。
本發明揭示一種記憶體子系統，其包括：一功率管理積體電路(PMIC)，其與在比該記憶體子系統之一主要供應電壓低之一最高PMIC供應電壓下之操作相容，該PMIC經組態以基於一PMIC供應電壓而輸出用於操作該記憶體子系統之複數個電壓；及一電容性電壓修改器(CVM)，其耦合至該PMIC，該CVM經組態以接收該記憶體子系統之該主 要供應電壓作為一輸入；及將一第一經修改主要供應電壓(MPSV)作為該PMIC供應電壓提供至該PMIC，其中該第一MPSV不高於該最高PMIC供應電壓。
本發明揭示一種記憶體子系統，其包括：一電容性電壓修改器(CVM)，其經組態以降低自耦合至該記憶體子系統之一主要電源供應器(PPS)接收之一主要供應電壓；其中該降低以可選擇方式經判定以提供比該主要供應電壓低且與功率管理積體電路(PMIC)之操作相容之一PMIC供應電壓。
本發明揭示一種方法，其包括：接收高於一功率管理積體電路(PMIC)經組態以在其下操作之一最高供應電壓之一主要供應電壓；及將一第一經修改主要供應電壓(MPSV)作為一PMIC供應電壓以可選擇方式提供至該PMIC，其中該第一MPSV不高於該PMIC經組態以在其下操作之該最高供應電壓。
100:運算環境
101:主要電源供應器
102:主要供應電壓
103:連接器/介面
104:記憶體子系統/記憶體裝置
105:記憶體裝置控制器/控制器
106:處理器/處理裝置
107-1至107-N:記憶體組件
108:主要供應電壓
109:指導
110:功率管理組件
111:備用電源組件
112:第二經修改主要供應電壓
113:備用電壓
114:電容性電壓修改器
115:第二經修改主要供應電壓/經修改主要供應電壓
116:功率管理積體電路
130:經進一步減小的電壓
201:主要電源供應器
202:主要供應電壓
210:功率管理組件
211:備用電源組件
212:經增加電壓/輸出電壓/第二經修改主要供應電壓
213:輸入/備用電壓
214:電容性電壓修改器
215:經減少輸出電壓/輸出電壓/第一經修改主要供應電壓
216:功率管理積體電路
219:監測單元
220:功率管理積體電路電源控制組件
221:備用電源控制組件
222:電容器
223:電壓偵測器
224:電源關斷信號
225:電壓轉換器/電壓轉換器組件
226:低壓降調節器
227:降壓-升壓轉換器
228:降壓調節器
229:升壓調節器
230:經進一步減小的電壓
335:方法
336:區塊
337:區塊
440:流程圖
441:區塊
442:區塊
443:區塊
444:區塊
445:區塊
502:資料儲存系統
510:功率管理組件
550:電腦系統
552:處理裝置
553:指令/指令集
554:主記憶體
555:介面裝置
556:網路
557:匯流排
558:靜態記憶體
559:機器可讀儲存媒體
Vin:輸入
將自下文所給出之詳細說明及自本發明之各種實施例之附圖更充分地理解本發明。然而，該等圖式不應被視為將本發明限制於具體實施例，而是僅為了闡釋及理解。
圖1圖解說明根據本發明之某些實施例之包含一記憶體子系統之一實例性運算環境。
圖2圖解說明根據本發明之某些實施例之一功率管理組件之一實例。
圖3係根據本發明之某些實施例之用以操作一電容性電壓修改器之一實例性方法之一流程圖。
圖4係根據本發明之某些實施例之圖3中所圖解說明之實例性方法之一額外流程圖。
圖5係其中本發明之實施例可操作之一實例性電腦系統之一方塊圖。
本發明之態樣針對於一種用於一記憶體子系統中之功率管理之電容性電壓修改器(CVM)。一記憶體子系統亦在下文稱為一「記憶體裝置」。一記憶體子系統之一實例係一儲存系統，諸如一固態磁碟機(SSD)。各種記憶體子系統可包含一功率管理(PM)組件以管理來自一電功率源之一主要供應電壓之接收且適當地分配電功率(例如，電壓之量值)以便與一特定記憶體子系統之一或多個記憶體組件之操作相容。該PM組件可包含一備用電源組件(BPC)以在來自該源之電功率經中斷及/或低於一臨限量值時將電功率供應至該記憶體子系統。該PM組件亦可包含一功率管理積體電路(PMIC)。
某些習用PMIC組件可包含蝕刻或硬編碼邏輯以提供對一記憶體裝置之各種要求之控制。在利用蝕刻或硬編碼邏輯之方法中，PMIC組件可經組態以提供對一特定記憶體裝置之各種要求之控制。因此，此等習用PMIC組件可僅用於一特定應用及/或用於一特定記憶體裝置。若記憶體裝置之要求改變，則(舉例而言)此等習用PMIC組件可停止恰當地發揮作用或操作，此可導致習用PMIC組件之庫存變得過時且因此不可替代。
為了減少經蝕刻或包含硬編碼邏輯之PMIC組件之浪費庫存，某些習用PMIC組件採用電熔絲，此可允許PMIC組件之態樣在製造之 後改變。在採用電熔絲之PMIC組件中，若(舉例而言)由於設計PMIC組件所針對之一記憶體裝置之各種要求之改變而不再使用或需要一特定PMIC組件，則該等電熔絲中之一或多者可被燒毀(例如，燒斷)。此可允許PMIC組件重新程式化至一特定程度以與已使其各種要求在PMIC組件之製造之後改變之一記憶體裝置一起發揮作用。然而，由於電熔絲之本質(例如，當一電熔絲已被燒斷時，其無法再次被燒斷)，可僅將利用電熔絲之習用PMIC組件重新程式化有限數目次。
此外，使用電熔絲之習用PMIC組件通常在製造之後及/或在一銷售點之前經程式化(例如，該等電熔絲被燒斷)以根據一特定組記憶體裝置要求來操作。若該等記憶體裝置要求在該等電熔絲被燒斷之後改變，則一般不可重新程式化習用PMIC組件，此可導致習用PMIC組件之庫存變得過時且因此不可替代。因此，類似於其中PMIC組件經蝕刻或硬編碼之習用方法，針對利用電熔絲之PMIC組件之習用方法可導致PMIC組件之浪費庫存。舉例而言，由於電熔絲之單次使用本質，當設計PMIC組件所針對之一記憶體裝置之要求改變時，利用電熔絲之PMIC組件可變得不可替代。
一習用PMIC可經組態以將一記憶體裝置之主要供應電壓轉換為用於操作記憶體組件之各種輸出電壓(例如，電軌)。然而，各種習用PMIC經組態而以一特定供應電壓或在一有限供應電壓範圍內操作。因此，未經設計以在其他主要供應電壓下操作之不同習用PMIC經設計以適應不同主要供應電壓以便(舉例而言)避免對PMIC之構成組件之損壞。在習用實施方案中，一PMIC可在(舉例而言)12伏特(V)下接收一主要供應電壓且可在一單個操作中使用一電壓轉換器(例如，一降壓調節器以及 PMIC上之其他可能類型之調節器)來減小主要供應電壓。經組態以執行一大電壓減小(例如，自12V至1V)之一電壓轉換器所使用之能量比經組態以執行一較小電壓減小(例如，自4V至1V)之一電壓轉換器多。另外，此一電壓轉換器可佔據之面積及/或體積(例如，在一電路板上)比經組態以執行一較小電壓減小之一電壓轉換器多。
此外，在習用實施方案中，主要供應電壓(例如，低於一臨限電壓)之一量值之一減小可導致來自記憶體組件(例如，一記憶體單元陣列)之資料之損失。舉例而言，一記憶體裝置與一主要電源供應器之一連接之中斷可導致來自一揮發性記憶體單元陣列(將資料儲存於其上及/或在其上執行各種操作)之資料之損失，以及主要供應電壓之減小之其他可能結果。
本發明之態樣藉由提供如本文中所闡述之CVM作為PM組件之一部分而解決以上及其他缺陷。在主要供應電壓之一輸入與經組態以與在比主要供應電壓低之一電壓下操作相容之PMIC之間包含CVM可解決一習用PMIC實施方案之以上及其他缺陷。舉例而言，CVM可將12V或更高之一主要供應電壓轉換至與PMIC之操作相容之在3V至5V之一範圍中之一PMIC供應電壓。CVM可經組態以藉由將多個不同主要供應電壓轉換為與一特定PMIC之操作相容之一供應電壓(例如，在一有限供應電壓範圍內)而適應多個不同主要供應電壓。PM組件之CVM可經組態以儲存如本文中進一步闡述之多種組態設定檔，可基於由經由CVM自一主要電源供應器輸入至記憶體子系統之主要供應電壓之一量值之改變引起之各種要求而動態地選擇該等組態設定檔。
如此組態而且使用PMIC將PMIC供應電壓進一步調整至與 記憶體子系統之記憶體組件之操作相容之電壓的CVM之一雙級實施方案可提供經改良能量效率。此一經改良能量效率可高於利用使用一單個電壓轉換器(例如，一降壓調節器)之習用單級減小或針對此一大電壓減小使用兩個此類電壓轉換器之習用雙極減小來達成之能量效率。此外，與經組態以執行一較大電壓減小之一電壓轉換器相比較，較少電壓轉換器及/或經組態以執行一較小電壓減小之一電壓轉換器(例如，執行一4V至1V而非12V至1V減小之一電壓轉換器)可佔據較少面積及/或體積(例如，在一電路板上之一PMIC內)。與一PMIC(其經組態以在自CVM輸出之一電壓下操作)組合之一CVM亦可花費少於經組態以在(舉例而言)12V下操作之一習用PMIC且產生1V之一輸出電壓。
圖1圖解說明根據本發明之某些實施例之包含一記憶體子系統104之一實例性運算環境100。圖1中所圖解說明之運算環境100展示係記憶體子系統104之一部分或耦合至記憶體子系統104之各種組件。舉例而言，一主要電源供應器(PPS)101可耦合至記憶體子系統104。如本文中所使用，「耦合至」一般係指組件之間的一連接，該連接可係一間接通信連接或直接通信連接(例如，不具有介入組件)，無論是有線的還是無線的，包含諸如電連接、光學連接、磁性連接等連接。
記憶體子系統104可包含一PM組件110。在各種實施例中，PM組件110可包含一CVM 114、一BPC 111及一PMIC 116。記憶體子系統104可包含耦合至一記憶體裝置控制器105(在下文稱為「控制器」)之PM組件110。
記憶體子系統104上之PM組件110可包含經組態以調整一特定輸入電壓以便與記憶體子系統104之各種組件之操作相容的一PMIC 116。PMIC 116可與在一最高PMIC供應電壓下之操作相容。該PMIC供應電壓低於記憶體子系統104之一主要供應電壓102。主要供應電壓102由PPS 101提供。PMIC 116可經組態以基於一PMIC供應電壓而輸出用於操作記憶體子系統104之一或多個電壓。在若干個實施例中，可基於將PMIC供應電壓轉換為對應於與記憶體子系統104之一或多個組件(其可包含控制器105、記憶體組件107-1、...、107-N及/或與其相關聯之電路，諸如控制電路、輸入/輸出(I/O)電路、位址電路等)之操作相容之電壓的一或多個經減小電壓而判定待輸出之電壓。
如本文中所使用，陳述一電壓「與」一特定組件之操作「相容」意欲意味供應一較高電壓可使經組態以在一較低電壓範圍中操作之一組件之一熔絲、一電晶體、一電容器等無法啟動(例如，斷裂、燒毀等)或供應一較低電壓可低於用於操作組件之一電壓臨限值。舉例而言，主要供應電壓102可係12V或更高且與PMIC 116及/或其組件之操作相容之一電壓可係大約4V。若12V或更高(舉例而言)之一主要供應電壓輸入至與在5V之一最高電壓下之操作相容之一組件，則可使此一組件無法啟動。將此一高主要供應電壓減小至4V(舉例而言)可有助於減小此無法啟動之一概率。
PM組件110可包含耦合至PMIC 116之一CVM 114。可利用CVM 114來修改(例如，減小及/或增加)主要供應電壓102及/或供應至BPC 111及/或由BPC 111供應之一電壓，如本文中所闡述。CVM 114可耦合至連接器/介面103。可利用連接器/介面103來輸入來自PPS 101之主要供應電壓102(Vin)及/或輸出信號以控制來自PPS 101之主要供應電壓102之輸出。
CVM 114可經組態以接收主要供應電壓108作為Vin且將一第一經修改主要供應電壓(MPSV)115作為PMIC供應電壓提供至PMIC 116。在若干個實施例中，可經由連接器/介面103自記憶體子系統104之PPS 101接收主要供應電壓102。第一MPSV 115可係已由CVM 114自主要供應電壓102轉換為不高於PMIC 116經組態以在其下操作之最高PMIC供應電壓之一電壓的一電壓(例如，在3V至5V之一範圍內之一電壓)。
CVM 114可經組態以接收高於最高PMIC供應電壓之多個不同主要供應電壓作為輸入。舉例而言，該等主要供應電壓之範圍可在記憶體子系統104之操作期間在各種時間處介於自大於最高PMIC供應電壓(例如，5V)至係240V或更多。主要供應電壓之此等波動可由各種原因引起，諸如用於執行特定操作之經增加電功率至PPS 101之既定輸入、電功率至PPS 101之非既定輸入及/或未調節輸入及/或PPS 101之不適當操作(例如，由其受損壞及/或不可操作組件導致)以及其他原因。
當不同主要供應電壓由PPS 101透過連接器/介面103提供時CVM 114可經組態以減小不同主要供應電壓中之每一者以將第一MPSV 115作為與PMIC 116之操作相容之PMIC供應電壓提供至PMIC 116。CVM 114可經組態以劃分不同主要供應電壓以產生第一MPSV 115，使得第一MPSV 115可以可選擇方式經判定以提供與PMIC 116之操作相容之PMIC供應電壓。舉例而言，在不同主要供應電壓中之每一者由PPS 101提供至CVM 114之不同時間處，CVM 114可經組態以藉由調整包含於CVM 114上之多個電容器之連接而適當地減小不同主要供應電壓以便與PMIC 116及其他記憶體組件之操作相容，如本文中所闡述。
CVM 114之多個電容器可以可調整方式(例如，以可選擇 方式)組態成多種組態。產生第一MPSV 115可藉由將CVM 114之多個電容器以可選擇方式連接於多種組態中而執行。舉例而言，CVM 114可經組態以經由以可選擇方式連接之多個串聯耦合之電容器將主要供應電壓102以可選擇方式調整(例如，減小)至第一MPSV 115。連接之組態及/或以可選擇方式連接之多個電容器之數量可取決於主要供應電壓102有多高及/或主要供應電壓102待減小以與PMIC 116及/或BPC 111之操作相容之一量。舉例而言，可利用串聯連接(耦合)之電容器來將主要供應電壓102減小至與PMIC 116之操作相容之一第一MPSV 115以便輸出至PMIC 116。相比之下，可利用並聯連接(耦合)之電容器來將主要供應電壓102放大至與給BPC 111充電相容之一第二MPSV 112以便輸出至BPC 111。
基於一經修改電源供應電壓將提供至PMIC 116還是BPC 111，CVM 114之控制電路可(舉例而言)包含圖2中在220處展示之一PMIC電源控制組件及在221處展示之一備用電源控制組件，該PMIC電源控制組件及該備用電源控制組件經組態以判定多個電容器之適當連接以達成第一MPSV 115至PMIC 116之適當輸出且判定多個電容器之適當連接以達成第二MPSV 112至BPC 111之適當輸出。
PMIC 116可包含結合圖2更加詳細地闡述之可操作為一電壓轉換器組件之多個調節器。PMIC 116可經組態以將自CVM 114接收之第一MPSV 115轉換為用於操作記憶體子系統104之各種組件之多個電壓以自PMIC 116輸出。在若干個實施例中，PMIC 116之多個調節器可包含經組態以將自CVM 114接收之第一MPSV 115減小至與記憶體組件107之操作相容之一或多個電壓的一第一調節器。舉例而言，PMIC 116可經組態以將第一MPSV 115減小至與記憶體子系統104之一記憶體單元陣列之 操作相容之一經減小電壓且該經減小電壓可以可選擇方式自PMIC 116輸出以用於操作該陣列。在若干個實施例中，PMIC 116可包含經組態以增加自CVM 114接收之第一MPSV 115以用於操作記憶體子系統104之一或多個組件的一第二調節器。
在某些實施例中，PM組件110可包含BPC 111。BPC 111可經組態以作為記憶體子系統104來操作之一備用電源供應器(BPS)。BPC 111可包含各種類型之電磁能量儲存裝置及/或電容性儲存組件(CSC)，如本文中進一步闡述，以提供BPS以使得能夠在將主要供應電壓102之一量值減小至低於一臨限值之情況下(例如，在PPS 101不可操作或在其他方面不輸出充足電壓時)執行若干個操作。
在若干個實施例中，CVM 114可進一步經組態以提供一第二MPSV 112以將經組態以作為記憶體子系統104之BPS來操作之BPC 111充電。BPC 111可經組態以將一備用電壓113提供至CVM 114以使得能夠在將主要供應電壓102之一量值減小至低於臨限值之情況下執行該若干個操作。
CVM 114可經組態以放大經由連接器/介面103自PPS 101接收之主要供應電壓102以產生第二MPSV 112。可至少部分地基於BPC 111之一特性而以可選擇方式判定第二MPSV 112之電壓位準。在若干個實施例中，第二MPSV 112可自主要供應電壓102增加，使得第二MPSV 112不低於主要供應電壓102以便(舉例而言)與作為特性中之一者的BPC 111之一儲存容量相容。因此，對應於第二MPSV 112之一經放大電壓可以可選擇方式自CVM 114輸出以將BPC 111充電。舉例而言，CVM 114可經組態以經由以可選擇方式連接之多個並聯耦合之電容器以可選擇方式 調整(例如，放大)主要供應電壓102以產生第二MPSV 112。
本發明之PMIC 116可包含一電壓轉換器組件。該電壓轉換器組件可包含(舉例而言)經組態以對一第一經減小電壓(例如，第一MPSV 115)進行操作且提供與記憶體組件之操作相容之一第二經減小電壓的一降壓調節器以及其他類型之調節器。該第二經減小電壓可係在230處展示且結合圖2所闡述之經進一步減小的電壓。舉例而言，主要供應電壓102可係12V且自CVM 114輸出以用於操作PMIC 116之第一MPSV 115可係4V，且作為經進一步減小的電壓130自PMIC 116輸出以用於操作一記憶體單元陣列之電壓可係大約1V。CVM 114可經組態以執行第一減小以便使用CVM 114作為具有多個(例如，兩個或兩個以上)電容器(在若干個實施例中，其經組態而以一組態連接以產生第一MPSV 115)之一電容性分壓器(CVD)而達成用於輸出至PMIC 116之第一MPSV 115。
舉例而言，第一MPSV 115可藉由以可選擇方式將電容器串聯連接為一CVD以輸出主要供應電壓102之三分之一(12÷3=4)而產生。CVM 114之PMIC電源控制組件220可經組態以針對主要供應電壓102之一特定位準判定多個電容器之適當連接，以基於指定一供應電壓待提供至PMIC 116之一信號(例如，來自控制器105)而達成第一MPSV 115之適當輸出。如此，該CVD可經組態以使主要供應電壓102比例縮放(例如，除以)一可選擇比率以提供MPSV 115。
CVM 114可經組態以提供一第二MPSV 112以給經組態以作為BPS來操作之BPC 111充電以用於操作記憶體子系統104。在若干個實施例中，BPC 11可經組態以儲存一電壓且具有足以供應充足電壓(V)、電流(安培數(A))及/或電力(1瓦特(W)=1V×1A)之一儲存容量，以使得 能夠在將主要供應電壓102之一量值減小至低於一臨限值之情況下執行若干個操作。在若干個實施例中，BPC 111可係各種類型之電磁能量儲存裝置(例如，可再充電電池)中之一或多者。另一選擇係，如本文中進一步闡述，BPC可係一電容性儲存組件(CSC)，在若干個實施例中，該電容性儲存組件可包含各自經組態以儲存一特定電壓之一或多個電容器且具有足以使得能夠執行該若干個操作之一儲存容量。CVM 114可經組態以作為一電容性電壓放大器(CVA)操作以藉由多個電容器放大主要供應電壓102從而產生第二MPSV 112，該多個電容器經連接以輸出第二MPSV 112。舉例而言，該多個電容器可以可選擇方式並聯連接以產生待自CVM 114輸出且經接收以給BPC 111(例如，CSC及/或可再充電電池)充電之第二MPSV 112。
BPC 111可經組態以用作BPS以便在將主要供應電壓102減小至低於臨限值之情況下減小(例如，阻止)來自記憶體組件之資料之損失。BPC 111之一CSC可經組態以用作替代或除了一習用電池之BPS以及CSC之其他可能用途。舉例而言，記憶體裝置與PPS 101之一連接之中斷或PPS 101之不可操作性可致使經充電BPC 111及/或其CSC提供足以使儲存於記憶體子系統104上之一記憶體單元陣列上之資料移動之電功率(例如，電壓及/或電流)。在若干個實施例中，可使資料移動以用於由一非揮發性記憶體(NVM)陣列儲存。
在若干個實施例中，記憶體子系統104可包含一或多個記憶體組件107-1、...、107-N。在各種實施例中，記憶體組件107-1、...、107-N可包含不同類型之NVM組件及/或揮發性記憶體(VM)組件之任一組合。舉例而言，該等記憶體組件可包含至少一個VM單元陣列、至少一個 NVM單元陣列或與NVM單元之至少一個陣列組合的VM單元之至少一個陣列。在某些實施例中，記憶體子系統104係一儲存系統。一儲存系統之一實例係一SSD。在若干個實施例中，記憶體子系統104可係一SSD或記憶體子系統104可形成為一SSD之一部分。在某些實施例中，記憶體子系統104係一混合式記憶體/儲存子系統。
記憶體組件107-1、...、107-N中之每一者可包含一或多個記憶體單元(諸如單位階單元(SLC)或多位階單元(MLC))陣列。在若干個實施例中，該等MLC可包含三位階單元(TLC)及/或四位階單元(QLC)。在某些實施例中，一特定記憶體組件可包含記憶體單元之一SLC部分及一MLC部分兩者。該等記憶體單元中之每一者可儲存一或多個資料位元(例如，資料區塊)。
NVM組件之一實例包含一反及(NAND)類型快閃記憶體。儘管闡述諸如NAND類型快閃記憶體之NVM組件，但記憶體組件107-1、...、107-N可基於各種其他類型之記憶體，諸如VM。在若干個實施例中，記憶體組件107-1、...、107-N可係但不限於隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變記憶體(PCM)、磁隨機存取記憶體(MRAM)、NAND快閃記憶體、反或(NOR)快閃記憶體、電可抹除可程式化唯讀記憶體(EEPROM)及一NVM單元交叉點陣列。一NVM交叉點陣列可連同一可堆疊交叉網格資料存取陣列基於體電阻之一改變而執行位元儲存。另外，與諸多基於快閃之記憶體相比較，交叉點NVM可執行一寫入就位操作，其中可在先前未抹除NVM單元之情況下程式化一NVM單元。此外，記憶體組件107-1、...、107-N之記憶體單元可經分組為可係指用 於儲存資料之記憶體組件之一單元之記憶體頁或資料區塊。
PPS 101可係可將用於輸入(Vin)之主要供應電壓102供應至記憶體子系統104以用於操作PMIC 116及/或記憶體組件107-1、...、107-N以及記憶體子系統104之其他組件的一電功率源。舉例而言，PPS 101可係一電插座、一電池及/或一AC/DC轉換器以及其他可能電源。在若干個實施方案中，主要供應電壓102可高於與PMIC 116之操作相容之一電壓。
控制器105可與記憶體組件107-1、...、107-N通信以執行操作(諸如在記憶體組件107-1、...、107-N處讀取、寫入及/或抹除資料以及其他此類操作)。控制器105可包含硬體，諸如一或多個積體電路及/或離散組件、一緩衝器記憶體或其一組合。控制器105可係一微控制器、專用邏輯電路(例如，一場可程式化閘陣列(FPGA)、一特殊應用積體電路(ASIC)等)或任何其他適合處理器。控制器105可包含經組態以執行儲存於區域記憶體(未展示)中之指令之一處理裝置(例如，處理器106)。控制器105之區域記憶體可包含經組態以儲存用於執行控制記憶體子系統104之操作(包含處置記憶體子系統104與一主機(未展示)之間的通信)之各種程序、操作、邏輯流程及/或常式之指令的一嵌入式記憶體。在某些實施例中，區域記憶體可包含儲存記憶體指標、所提取資料等之記憶體暫存器。區域記憶體亦可包含用於儲存微代碼之唯讀記憶體(ROM)。
雖然圖1中所展示之實例性記憶體子系統104已經圖解說明為包含控制器105，但在本發明之其他實施例中，一記憶體子系統104可不包含一控制器105且可替代地依賴於外部控制。在若干個實施例中，此外部控制可由一外部主機及/或由與記憶體子系統104分開之一處理器或控制器提供。
一般而言，控制器105可自一主機系統(未展示且在下文中稱為一「主機」)接收用於操作之命令且可將該等用於操作之命令轉換為指令或適當命令以達成對記憶體組件107-1、...、107-N之存取以用於執行此等操作。控制器105可負責與記憶體組件107-1、...、107-N相關聯之其他操作，諸如耗損均衡操作、無用單元收集操作、錯誤偵測及錯誤校正碼(ECC)操作、加密操作、快取操作及/或一邏輯區塊位址與一實體區塊位址之間的位址轉換。控制器105可經由一實體主機介面(例如，連接器/介面103)與主機通信。
記憶體子系統104亦可包含未圖解說明之額外電路或組件。在若干個實施例中，記憶體組件107-1、...、107-N可包含記憶體組件107可藉以與控制器105及/或主機通信之控制電路、位址電路、感測電路及/或輸入/輸出(I/O)電路。舉例而言，控制電路可包含圖2中在220處所展示之一PMIC電源控制組件及在221處所展示之一備用電源控制組件以及其他控制電路。舉例而言，位址電路可包含列及行解碼電路。作為一實例，在某些實施例中，位址電路可自控制器105接收一位址且將該位址解碼以存取記憶體組件107-1、...、107-N。舉例而言，感測電路可包含資料值可藉以寫入於與一陣列之一列及/或行中之一位址對應之一特定記憶體單元處及/或自該特定記憶體單元讀取的電路。在若干個實施例中，可經由指定電路(未展示)將自PMIC 116輸出以用於操作記憶體組件107-1、...、107-N(例如，若干個記憶體單元陣列)之經進一步減小的電壓130提供(如由控制器105指導109)至記憶體組件。
一般而言，運算環境100可包含可利用包含一或多個記憶體組件107之記憶體子系統104之一主機(未展示)。在若干個實施例中， PPS 101可在主機上及/或耦合至主機及/或主要供應電壓102可來自主機。主機可提供待儲存(寫入)於記憶體子系統104處之資料及/或可請求待自記憶體子系統104擷取(讀取)之資料。記憶體子系統104可包含至一或多個主機之多個介面連接(例如，埠)。一主機可經由一埠將資料命令(例如，讀取、寫入、抹除、程式化等)發送至記憶體子系統104。
該主機可係一運算裝置，諸如一桌上型電腦、膝上型電腦、網路伺服器、行動裝置或包含一記憶體及一處理裝置之此運算裝置。該主機可包含或耦合至記憶體子系統104，使得主機可自記憶體子系統104讀取資料或將資料寫入至記憶體子系統104。該主機可經由一實體主機介面(例如，連接器/介面103)耦合至記憶體子系統104。該實體主機介面可包含控制、位址、資料匯流排組件等，以提供用於在記憶體子系統104與主機之間傳遞控制、位址、資料及其他信號之一介面。一實體主機介面之實例可包含但不限於一串列進階技術附接(SATA)介面、一高速周邊組件互連(PCIe)介面、通用串列匯流排(USB)介面、光纖通道、串列附接SCSI(SAS)等。該主機可進一步利用一NVM高速(NVMe)介面以在記憶體子系統104藉由PCIe介面與主機耦合時存取記憶體組件107-1、...、107-N。
圖2圖解說明一功率管理(PM)組件210之一實例。PM組件210可係圖1中所展示之PM組件110。在此實例中，PM組件210可包含可用於管理記憶體子系統104、記憶體組件107-1、...、107-N及/或耦合至其之其他電子裝置之各種功率要求的CVM 214、PMIC 216及BPC 211。
舉例而言，PMIC 216可經組態以根據一或多種組態設定檔來操作，該一或多種組態設定檔可控制更改自CVM 214接收之一電壓 以將一或多個電壓提供至記憶體子系統104之各種記憶體組件107。此等組態設定檔可包含(例如，儲存)待使用本文中進一步詳細闡述之電壓轉換器225之調節器中之一或多者來實施之指令、參數等，電壓轉換器225用於將自CVM 214接收之一電壓轉換為與記憶體組件107之操作相容之一電壓(例如，自4V減小至1V)。
在若干個實施例中，可基於關於系統功率要求之資訊而選擇PMIC 216之一特定組態設定檔。可(舉例而言)自耦合至記憶體子系統104及/或記憶體子系統104之控制器105之一主機(未展示)接收此資訊。系統功率要求之非限制性實例可包含用於控制器105/處理器106、PM組件210之功能性及/或記憶體組件107(包含記憶體單元陣列、感測電路、ASIC、狀態機等)之操作電壓、控制信號，諸如電壓信號、控制邏輯、定時信號及/或與特定組態設定檔、功率模式(例如，睡眠模式)定序、主/從組態、串列ATA(SATA)輸入電壓、高速周邊互連(PCIe)輸入電壓、功率備用操作、定時特性、操作特性等對應之其他控制信號。某些系統功率要求可由控制器105、其處理裝置106、PM組件210之CVM 214、PMIC 216及/或BPC 211基於由CVM 214及/或PMIC 216提供(例如，儲存於CVM 214及/或PMIC 216上)之組態設定檔而控制。
PM組件210之CVM 214可儲存可基於由經由CVM 214自PPS 201輸入至記憶體子系統104之主要供應電壓202之一量值之改變產生的各種要求而動態地選擇之多種組態設定檔。如本文中所使用，一「組態設定檔」一般係指一協定、一組操作電壓、主/從組態、電源備用狀態、規格或與一主機或另一組件(諸如一記憶體子系統104(例如，一SSD)、一視訊卡、一音訊卡或其他電腦組件107，諸如一或多個記憶體單元陣列、 用於陣列之感測電路等)之操作對應之其他資訊。舉例而言，本發明之態樣包含上面安置有記憶體(諸如NVM)之PM組件210(例如，PM組件210之BPC 211、CVM 214及/或PMIC 216)。用於CVM 214之此記憶體在圖2中(舉例而言)在220處展示為一PMIC電源控制組件(PPCC)且在221處展示為一備用電源控制組件(BPCC)。
舉例而言，CVM 214之記憶體可經組態以儲存可與用於CVM 214之多個電容器222之連接及/或用於來自BPC 211之BPS之存取(例如，輸入213)之多個不同設定檔對應之多個可選擇組態設定檔。可取決於(例如，經由連接器/介面103)自PPS 201輸入至CVM 214之主要供應電壓202之量值而選擇用以針對多個電容器222之連接實施之多個不同設定檔中之一特定設定檔。舉例而言，高於與PMIC 216之操作相容之一電壓範圍之一主要供應電壓202之輸入可致使選擇儲存於CVM 214之PPCC 220上之一特定設定檔，該特定設定檔包含用以使得能夠連接多個電容器222中之特定數目個電容器以便提供與PMIC 216之操作相容之一經減小輸出電壓215(例如，第一MPSV)之指令。任一數目之多個電容器222可具有相同電容及/或不同電容。
另一選擇係，低於一臨限值之一主要供應電壓202之輸入可致使選擇用以存取BPC 211(例如，一或多個電池及/或其電容器)之一設定檔以便提供與CVM 214之操作相容之備用電壓213以將第一MPSV 215輸出至PMIC 216。在若干個實施例中，低於與PMIC 216之操作相容之電壓範圍之主要供應電壓202及/或指示與PPS 201之一中斷連接之一電壓可低於該臨限值。舉例而言，低於與PMIC 216之操作相容之電壓範圍之一主要供應電壓202之輸入可致使選擇儲存於CVM 214之BPCC 221上之 一特定設定檔以達成對BPC 211之備用電壓213之存取。CVM 214可經組態以減小自BPC 211輸出之備用電壓213以提供與PMIC 216之操作相容之一輸出電壓215(例如，第一MPSV)。
本文中所闡述之CVM 214之實施方案可使得能夠使用針對在一有限PMIC供應電壓範圍內之操作所設計及/或與該操作相容之PMIC 216之組件(例如，電壓轉換器225之組件)，其中輸入至CVM 214之主要供應電壓202之該電壓範圍可比PMIC供應電壓之範圍寬及/或高。舉例而言，PMIC供應電壓範圍可係3V至5V，然而輸入至CVM 214之電壓範圍可係12V至240V或更多。因此，經設計以在一有限PMIC供應電壓範圍內操作之PMIC組件可在不重新程式化及/或重新組態之情況下基於高於與PMIC組件相容之範圍的一特定記憶體子系統104之一特定輸入主要供應電壓202而用於PM組件210。因此，利用針對PM組件210如此設計之PMIC組件可減小如此設計之PMIC組件之數目以免發生庫存浪費。本文中所闡述之CVM 214之實施方案亦可減小針對一較寬PMIC供應電壓範圍而設計及/或經設計以執行一較大電壓減小(例如，自12V至1V而非自4V至1V)之PMIC組件之使用。使用一PMIC組件之一單個電壓轉換器進行之此單級電壓減小可比使用本文中所闡述之CVM 214結合經組態以執行一較小電壓減小(例如，自5-3V至1V)之PMIC 216之一電壓轉換器組件225進行之雙級減小能量低效。
在若干個實施例中，可選擇儲存於CVM 214之BPCC 221上之一特定設定檔以提供待自CVM 214輸出之一經增加電壓212(例如，第二MPSV)以將BPC 211充電。此協定可包含用以使得能夠連接多個電容器222中之特定數目個電容器以便提供一適當地增加之輸出電壓212(例 如，第二MPSV)以將BPC 211充電之指令。
與本發明一致之一PMIC 216之實施例可包含經組態以提供與記憶體子系統104之記憶體組件107以及其他組件之操作相容之多個位準之電功率(例如，電壓)的一或多個組件。在若干個實施例中，PMIC 216可包含一電壓偵測器223及一電壓轉換器組件225。圖2中所圖解說明之PMIC 216之實施例藉由實例之方式來展示且實施例不如此受限制。因此，與本發明一致之一PMIC可包含比圖2中所展示的多或少之組件。
電壓偵測器223可偵測第一MPSV 215是否超過與PMIC 216之操作相容之一電壓範圍。電壓偵測器223可基於偵測到此一第一MPSV 215之一結果而產生一電源關斷信號224。在若干個實施例中，電源關斷信號224可經發送以達成PPS 201、連接器/介面103及/或CVM 214之一斷開連接從而不供應此一第一MPSV 215。電壓偵測器223可包含比較第一MPSV 215與一參考電壓且輸出電源關斷信號224作為比較之一結果的一比較器。舉例而言，當與PMIC 216之操作相容之一最高電壓(例如，第一MPSV 215)係5V時，參考電壓可設定至5V。在若干個實施例中，第一MPSV 215之一範圍及一對應參考電壓可設定至各種電壓量值。在某些實施例中，該比較器可在第一MPSV 215高於一第一參考電壓時以一邏輯高位準產生電源關斷信號224且可在第一MPSV 215低於一第二參考電壓時以一邏輯低位準產生電源關斷信號224。舉例而言，該第一參考電壓可高於該第二參考電壓。
電壓轉換器組件225可將第一MPSV 215轉換為與本文中所闡述之記憶體組件107之操作相容之一經進一步減小的電壓230。相對於最初自PPS 201或BPC 211提供至CVM 214之一電壓，第一MPSV 215可 係一經減小電壓。電壓轉換器組件225可包含一低壓降(LDO)調節器226、一降壓-升壓轉換器227、一降壓調節器228及/或一升壓調節器229。
LDO調節器226可係以一非常小的輸入-輸出差動電壓操作之一線性電壓調節器，該線性電壓調節器可調節降壓-升壓轉換器227之一輸出電壓以輸出經進一步減小的電壓230。多個LDO調節器226可基於在圖1之記憶體子系統104中所使用之經進一步減小的電壓230之數目而提供。
降壓-升壓轉換器227可偵測第一MPSV 215且可在第一MPSV 215高於一既定經進一步減小的電壓230以自降壓-升壓轉換器227輸出時在一降壓模式中操作。降壓-升壓轉換器227可在所偵測到之第一MPSV 215低於一既定電壓以自降壓-升壓轉換器227輸出時在一升壓模式中操作。在若干個實施例中，降壓-升壓轉換器227可促成一恆定電壓之輸出。
降壓調節器228可係可藉由減小一輸入電壓(例如，將第一MPSV 215減小至經進一步減小的電壓230)而產生一預定輸出電壓的一電壓減小類型直流電(DC)/DC轉換器。降壓調節器228可使用在一特定週期中接通/關斷之一切換裝置，且可具有其中一輸入電源供應器(例如，第一MPSV 215)在接通開關時連接至一電路且在關斷開關時不連接至該電路之一結構。降壓調節器228可藉由透過一電感器-電容器(LC)濾波器平均化具有以此方式週期性地連接至一電路或與該電路斷開連接之一脈衝形狀之一電壓而輸出一DC電壓。降壓調節器228可使用藉由以下方式產生一輸出電壓之一原理：藉由週期性截斷一DC電壓而平均化一脈衝電壓，使得降壓調節器228之輸出電壓(例如，經進一步減小的電壓230)可具有比降壓調節 器228之一輸入電壓(例如，第一MPSV 215)小之一電壓。
升壓調節器229可係一電壓升壓類型DC/DC轉換器。在升壓調節器229中，當接通一開關時，第一MPSV 215可連接至一電感器之兩個端子以形成一充電電流。當關斷該開關時，該充電電流可傳送至一負載。因此，升壓調節器229之一輸出端子之電流量可少於升壓調節器229之一輸入端子之電流量。由於不存在損失(歸因於升壓調節器229之一操作原理)，因此基於一「輸入電流*輸入電壓=輸出電流*輸出電壓」關係，升壓調節器229之一輸出電壓可高於升壓調節器229之一輸入電壓(例如，第一MPSV 215)。
CVM 214可耦合至PMIC 216且可經組態以將自PPS 201接收之一主要供應電壓202降低至第一MPSV 215。可以可選擇方式判定該降低以向PMIC 216提供比主要供應電壓202低且與PMIC 216之操作相容之一供應電壓。CVM 214亦可耦合至BPC 211且可經組態以增加自PPS 201接收之主要供應電壓202。可至少部分地基於經由CVM 214耦合至PMIC 216之BPC 211(例如，一或多個可再充電電池及/或其電容器)之一特性而以可選擇方式判定該增加。
CVM 214可經組態以基於由CVM 214之一部分之一監測單元219監測的主要供應電壓202之一狀態而提供信號以在CVM 214之多個電容器222之多個不同連接之間進行選擇。回應於由監測單元219判定主要供應電壓202高於與PMIC 216之操作相容之一電壓範圍，監測單元219可將一信號發送至係CVM 214之一部分之PPCC 220。在若干個實施例中，PPCC 220可經組態以判定連接CVM 214之多個電容器222中之特定數目個(例如，哪些)電容器以將主要供應電壓202之一特定電壓量值減 小至與PMIC 216之操作相容之第一MPSV 215，指導CVM 214連接多個電容器222中之該特定數目個電容器，且指導CVM 214將第一MPSV 215輸出至PMIC 216。
在由監測單元219判定PPS 201提供與記憶體子系統104及/或PMIC 216之操作相容之比一臨限電壓低之一主要供應電壓202之前，CVM 214(例如，其監測單元219)可經組態以將一信號發送至BPCC 221。第一MPSV 215及第二MPSV 212可各自具有不同電壓量值。舉例而言，在某些實施例中，第一MPSV 215可係4V且第二MPSV 212可係36V，儘管實施例不如此受限制。BPCC 221可經組態以指導CVM 214增加主要供應電壓202以用於由BPC 211儲存，指導連接CVM 214之多個電容器222中之特定數目個(例如，哪些)電容器以將主要供應電壓202增加至經一增加主要供應電壓。該經增加主要供應電壓之一量值可至少部分地基於BPC 211(例如，一或多個可再充電電池及/或其電容器)之一特性。BPCC 221可進一步經組態以指導該經增加主要供應電壓(例如，第二MPSV 212)自CVM 214輸出至BPC 211以用於由BPC 211儲存。
回應於由監測單元219判定主要供應電壓202低於一臨限電壓以用於操作記憶體子系統104及/或PMIC 216，監測單元219可經組態以將一信號發送至BPCC 221以將一備用電壓213自BPC 211提供至CVM 214。回應於來自BPCC 221之一信號，CVM 214可自BPC 211接收備用電壓213。如本文中所闡述，備用電壓213之量值不低於主要供應電壓202。舉例而言，在若干個實施例中，備用電壓213之量值可高於主要供應電壓202。CVM 214可產生一經降低備用電壓以用於輸出至PMIC 216，且PMIC 216可將該經降低備用電壓轉換為與一記憶體組件107之操 作相容之一經減小電壓。主要供應電壓202低於臨限電壓可基於主要供應電壓202之量值之一減小及/或基於與PPS 201之一連接之中斷，以及主要供應電壓202之一降低之其他可能原因。
回應於來自監測單元219之信號，CVM 214之BPCC 221可經組態以判定連接CVM 214之多個電容器222中之特定數目個(例如，哪些)電容器以將自BPC 211接收之備用電壓減小至經降低備用電壓。BPCC 221可指導CVM 214連接多個電容器222中之特定數目個電容器且指導CVM 214將經降低備用電壓輸出至PMIC 216。舉例而言，在若干個實施例中，由BPC 211儲存(例如，藉由經由自CVM 214接收之第二MPSV 212充電)之備用電壓可係36V且BPCC 221可判定多個電容器中之特定數目個電容器可串聯連接以將備用電壓之九分之一(36÷9=4)輸出至PMIC 216。
回應於由監測單元219判定主要供應電壓202低於臨限電壓，至PPS 201之連接器/介面103可經組態以將記憶體子系統104與PPS 201斷開連接。在若干個實施例中，監測單元219可發送一信號以指導連接器/介面103將記憶體子系統104與PPS 201斷開連接。BPCC 221可指導CVM 214自BPC 211接收備用電壓以使得能夠由記憶體組件107-1、...、107-N中之一或多者執行若干個操作。在若干個實施例中，此等操作可包含由一記憶體組件107儲存之資料值自記憶體組件107移動以用於由若干個NVM單元儲存。舉例而言，至少某些資料值可儲存於VM組件上(例如，一或多個DRAM單元陣列以及其他可能類型之VM上)且此等資料值可因在主要供應電壓202低於臨限電壓時未經儲存而丟失。
為如此減小(例如，阻止)資料值損失之可能性，資料值可 自VM組件移動以用於儲存於NVM組件之NVM單元上。在若干個實施例中，NVM組件可係NAND快閃單元以及其他可能類型之NVM之一或多個陣列。VM組件可位於(例如，形成於)記憶體子系統104(例如，圖1中所展示之SSD)上。在若干個實施例中，NVM組件可位於(例如，形成於)記憶體子系統104上或另一記憶體子系統(未展示)上。自BPC 211接收備用電壓及/或將備用電壓減小至與PMIC 216及/或記憶體組件107之操作相容之電壓可使得能夠由記憶體組件107執行一或多個操作，包含移動以減小資料值之損失之可能性。
圖3係根據本發明之某些實施例之用以操作如圖1中在114處及圖2中在214處所展示之一CVM之一實例性方法335之一流程圖。方法335可由可包含硬體、軟體(例如，在一處理裝置上運行或執行之指令)或其一組合之處理邏輯執行。在若干個實施例中，此硬體可包含一處理裝置、電路、專用邏輯、可程式化邏輯、微碼、一裝置之硬體、積體電路等中之一或多者。
在若干個實施例中，方法335可由在110處所展示且結合圖1所闡述及/或在210處所展示且結合圖2所闡述之控制器105、處理器106及/或PM組件之一或多個組件執行。儘管以一特定序列或次序來展示，但除非另有規定，否則可修改方法335中之程序之次序。因此，所圖解說明實施例應僅被理解為實例，且所圖解說明程序可以一不同次序來執行，且某些程序可並行執行。另外，在各種實施例中，可省略一或多個程序。因此，並非所有程序在每個實施例中係需要的。其他程序流程亦係可能的。
在區塊336處，處理裝置接收主要供應電壓202之一量值之一判定。主要供應電壓202可高於PMIC 216經組態以在其下操作之一最高 供應電壓。在若干個實施例中，主要供應電壓202可輸入至記憶體子系統104(例如，SSD)上之CVM 214。在若干個實施例中，主要供應電壓202之量值可由形成為係CVM 214之一部分之監測單元219、形成為連接器/介面103、控制器105及/或處理器106之一部分或形成於記憶體子系統104上別處之一電壓偵測器(未展示)判定。CVM 214可耦合至記憶體子系統104之一PMIC 216。
在區塊337處，處理裝置將一第一MPSV 215作為一PMIC供應電壓以可選擇方式提供(例如，由CVM 214)至PMIC 216。在若干個實施例中，第一MPSV 215不高於PMIC 216經組態以在其下操作之最高供應電壓。
在若干個實施例中，處理裝置可將一第二MPSV 212以可選擇方式提供(例如，由CVM 214)至記憶體子系統104之一BPC 211。在若干個實施例中，第二MPSV不低於主要供應電壓202。可利用第二MPSV 212來將BPC 211充電。
在若干個實施例中，處理裝置指導使用PMIC 216之一電壓轉換器組件225將第一MPSV 215以可選擇方式減小至與記憶體子系統104之一選定記憶體組件107之操作相容之一經進一步減小的電壓。在若干個實施例中，處理裝置指導BPC 211經由第二MPSV 212來充電以使得能夠回應於一經減小主要供應電壓202而對記憶體子系統104之一記憶體組件107執行一操作。
在若干個實施例中，記憶體子系統104之處理裝置可經組態以自與記憶體子系統104分開之一主機接收指令以用於對SSD之選定記憶體組件107執行一操作。記憶體子系統104之處理裝置可進一步經組態 以指導操作之執行。操作可由以下兩者以可選擇方式執行：CVM 214之一PPCC 220，其指導CVM 214對主要供應電壓202執行一調整以致使第一MPSV 215在與PMIC 216之操作相容之一預定電壓範圍內；及/或CVM 214之一BPCC 221，其指導CVM 214對自BPC 211接收之一備用電壓執行一調整以致使一經減小備用電壓在與PMIC 216之操作相容之一預定電壓範圍內。
圖4係根據本發明之某些實施例之圖3中所圖解說明之實例性方法350之一額外流程圖440。在區塊441處，處理裝置回應於一經減小主要供應電壓202之偵測而指導一備用電壓自BPC 211至CVM 214之輸出。在區塊442處，處理裝置指導由CVM 214對備用電壓執行一粗略調整以致使一經減小備用電壓在與PMIC 216之操作相容之一預定電壓範圍內。在區塊443處，處理裝置指導由PMIC 216對自CVM 214接收之經減小備用電壓執行一精細調整以致使一經進一步減小的電壓在一預定電壓範圍內，該預定電壓範圍與對記憶體子系統104上之一選定記憶體組件107(例如，一記憶體單元陣列)執行一操作相容。
在區塊444處，執行粗略調整可包含與PMIC 216之操作相容之預定電壓範圍比由精細調整導致之與選定陣列之操作相容之預定電壓範圍寬。舉例而言，粗略調整可致使36V之一備用電壓由CVM 214減小至具有與PMIC 216之操作相容之一3V至5V範圍之經減小備用電壓(例如，第一MPSV 215)，而由PMIC 216執行之精細調整可致使經進一步減小的電壓在與選定陣列之操作相容之一0.5V至1.5V範圍內。在若干個實施例中，可對未減小至低於一臨限電壓之一主要供應電壓202執行剛剛闡述之粗略調整以提供具有3V至5V範圍之第一MPSV 215。舉例而言，可 對在輸入電壓之一正常操作範圍內之具有12V之一量值之一主要供應電壓202執行粗略調整。
在區塊445處，執行精細調整可包含與對選定陣列執行若干個操作相容之經進一步減小的電壓之值小於與PMIC 216之操作相容之經減小備用電壓(或第一MPSV 215)之值。舉例而言，在與選定陣列之操作相容之0.5V至1.5V範圍內之電壓之量值小於在與PMIC 216之操作相容之3V至5V範圍內之電壓之量值。
圖5圖解說明一電腦系統550之一實例性機器，可在電腦系統550內執行用於致使該機器執行本文中所論述之方法中之任何一或多者之一指令集。在某些實施例中，電腦系統550可對應於一主機系統(例如，結合圖1所闡述之主機系統)，該主機系統包含、耦合至及/或利用諸如圖1之記憶體裝置/SSD 104之一記憶體子系統。電腦系統550可用於執行一作業系統上之一控制器105及/或處理器106之操作以執行包含由圖1之PM組件110及/或圖2之PM組件210執行之操作的操作。在若干個實施例中，可將該機器連接(例如，網路連接)至一LAN、一內部網路、一外部網路及/或網際網路中之其他機器。該機器可以用戶端-伺服器網路環境中之一伺服器或一用戶端機器之能力操作為一同級間(或分散式)網路環境中之一同級機器或一雲端運算基礎設施或環境中之一伺服器或一用戶端機器。
該機器可係一個人電腦(PC)、一平板PC、一機上盒(STB)、一個人數位助理(PDA)、一蜂窩式電話、一web器具、一伺服器、一網路路由器、一交換機或橋接器或能夠執行指定將由彼機器採取之動作之一指令集(順序的或其他)的任何機器。此外，雖然圖解說明一單個機器，但術語「機器」亦應視為包含個別地或聯合地執行用以執行本文中 所論述之方法中之任何一或多者之一指令集(或多個指令集)之機器之任何集合。
實例性電腦系統550包含經由一匯流排557彼此通信之一處理裝置552、一主記憶體554、一靜態記憶體558及一資料儲存系統502。在若干個實施例中，主記憶體554可係唯讀記憶體(ROM)、快閃記憶體、動態隨機存取記憶體(DRAM)，諸如同步DRAM(SDRAM)或隨機DRAM(RDRAM)以及其他可能性。在若干個實施例中，靜態記憶體558可係快閃記憶體、靜態隨機存取記憶體(SRAM)以及其他可能性。資料儲存系統502可對應於結合圖1所闡述之記憶體子系統104。
處理裝置552表示一或多個一般用途處理裝置，諸如一微處理器、一中央處理單元或諸如此類。更特定而言，處理裝置可係一複雜指令集運算(CISC)微處理器、精簡指令集運算(RISC)微處理器、超長指令字(VLIW)微處理器或實施其他指令集之一處理器或實施一指令集組合之處理器。處理裝置552亦可係一或多個特殊用途處理裝置，諸如一特殊應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)、一數位信號處理器(DSP)、網路處理器或諸如此類。處理裝置552經組態以執行用於執行本文中所論述之操作及步驟之指令553。電腦系統550可進一步包含用以經由一網路556通信之一網路介面裝置555。
資料儲存系統502可包含其上儲存有體現本文中所闡述之方法或功能中之任何一或多者之一或多個指令集553或軟體之一機器可讀儲存媒體559(亦稱作一電腦可讀媒體)。指令553亦可在其由電腦系統550執行期間完全或至少部分地駐存於主記憶體554內及/或處理裝置552內。主記憶體554及處理裝置552亦促成機器可讀儲存媒體。機器可讀儲存媒 體559、資料儲存系統502及/或主記憶體554可對應於圖1之記憶體子系統104。
在若干個實施例中，指令553可包含用以實施與一功率管理組件510對應之功能性之指令。舉例而言，該等功能性可對應於圖2之PM組件210(包含BPC 211、CVM 214及PMIC 216以及其他)之功能性。雖然機器可讀儲存媒體559在一實例性實施例中經展示為係一單個媒體，但術語「機器可讀儲存媒體」應被視為包含儲存一或多個指令集之一單個媒體或多個媒體。術語「機器可讀儲存媒體」亦應被視為包含能夠儲存或編碼用於由機器執行之一指令集且可致使機器執行本發明之方法中之任何一或多者之任何媒體。因此，術語「機器可讀儲存媒體」應被視為包含但並不限於固態記憶體、光學媒體及磁性媒體。
已在演算法及對一電腦記憶體內之資料值(位元)之操作之符號表示方面呈現前述詳細說明之某些部分。此等演算法說明及表示係由熟習資料處理技術者用以最有效地將其工作之實質傳達至其他熟習此項技術者之方法。此處且一般而言，將一演算法設想為達到一期望結果之一自洽操作序列。該等操作係需要對實體量之實體操縱之彼等操作。通常(但未必)，此等量採取能夠被儲存、組合、比較及以其他方式加以操縱之電信號或磁信號之形式。已證明，主要出於常用之原因，將此等信號稱作位元、值、元素、符號、字元、項、數字或諸如此類有時比較方便。
然而，應記住，所有此等術語及類似術語皆與適當之實體量相關聯，且僅僅為應用於此等量之方便標籤。本發明可係指將表示為在電腦系統之暫存器及記憶體內之實體(電子)量之資料操縱且轉變為類似地表示為在電腦系統記憶體或暫存器或其他此類資訊儲存系統內之實體量之 其他資料的一電腦系統或類似電子運算裝置之動作及程序。
本發明亦係關於一種用於執行本文中之操作之設備。此設備可具體針對預期目的而構造，或其可包括一般用途電腦，該一般用途電腦由儲存於該電腦中之一電腦程式來選擇性地啟動或重新組態。此一電腦程式可儲存於一電腦可讀儲存媒體中，諸如但並不限於任何類型之碟(包含軟碟、光碟、CD-ROM及磁光碟)、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、EPROM、EEPROM、磁卡或光卡或適合於儲存電子指令之任何類型之媒體，其各自耦合至一電腦系統匯流排。
本文中所呈現之演算法及顯示器並不與任何特定電腦或其他設備內在地相關。各種一般用途系統可與根據本文中之教示之程式一起使用，或可證明構造用以執行方法之一更專門化設備為方便的。用於各種此等系統之結構將顯現為在下文中之說明中所陳述。另外，本發明並非參考任何特定程式化語言而闡述。將瞭解，各種程式化語言可用於實施如本文中所闡述之本發明之教示。
本發明可提供為一電腦程式產品或軟體，該電腦程式產品或軟體可包含其上儲存有指令之一機器可讀媒體，該等指令可用以程式化一電腦系統(或其他電子裝置)以執行根據本發明之一程序。一機器可讀媒體包含用於以由一機器(例如，一電腦)可讀之一形式儲存資訊之任何機構。在某些實施例中，一機器可讀(例如，電腦可讀)媒體包含一機器可讀儲存媒體，諸如一唯讀記憶體(「ROM」)、隨機存取記憶體(「RAM」)、磁盤儲存媒體、光學儲存媒體、快閃記憶體裝置等。
在前述說明書中，已參考本發明之具體實例性實施方案闡述本發明之實施例。將顯而易見，在不背離如以下申請專利範圍中所陳述 之本發明之實施例之較寬廣精神及範疇之情況下，可對本發明做出各種修改。因此，應將本說明書及圖式視為具有一說明性意義而非一限制性意義。
100:運算環境
101:主要電源供應器
102:主要供應電壓
103:連接器/介面
104:記憶體子系統/記憶體裝置
105:記憶體裝置控制器/控制器
106:處理器/處理裝置
107-1至107-N:記憶體組件
108:主要供應電壓
109:指導
110:功率管理組件
111:備用電源組件
112:第二經修改主要供應電壓
113:備用電壓
114:電容性電壓修改器
115:第二經修改主要供應電壓/經修改主要供應電壓
116:功率管理積體電路
130:經進一步減小的電壓

Claims (19)

  1. 一種記憶體子系統，其包括：一功率管理積體電路(PMIC)，其與在比該記憶體子系統之一主要供應電壓低之一最高(uppermost)PMIC供應電壓下之操作相容，該PMIC經組態以基於一PMIC供應電壓而輸出用於操作該記憶體子系統之複數個電壓；及一電容性電壓修改器(CVM)，其耦合至該PMIC，該CVM經組態以：接收該記憶體子系統之該主要供應電壓作為一輸入；及將一第一經修改主要供應電壓(MPSV)作為該PMIC供應電壓提供至該PMIC，其中該第一MPSV不高於該最高PMIC供應電壓。
  2. 如請求項1之記憶體子系統，其進一步包括：一備用電源組件(BPC)，其耦合至該CVM，該BPC經組態以作為該記憶體子系統之一備用電源供應器來操作；且其中：該CVM進一步經組態以提供一第二MPSV以將該BPC充電；該第二MPSV不低於該記憶體子系統之該主要供應電壓；且該CVM進一步經組態以經由複數個並聯耦合之電容器將該主要供應電壓以可選擇方式調整至一第二MPSV以將一備用電源組件充電。
  3. 如請求項1至2中任一項之記憶體子系統，其中：該CVM進一步經組態以經由複數個串聯耦合之電容器將該主要供應 電壓以可選擇方式調整至該第一MPSV；且該PMIC進一步經組態以將自該CVM接收之該第一MPSV轉換至用於操作該記憶體子系統之該複數個電壓以自該PMIC輸出。
  4. 如請求項1至2中任一項之記憶體子系統，其中該CVM進一步經組態以：接收高於該最高PMIC供應電壓之複數個不同主要供應電壓作為該輸入；減小該複數個不同主要供應電壓中之每一者以將該第一MPSV作為該PMIC供應電壓提供至該PMIC；及基於監測該主要供應電壓之一狀態，提供信號以在使得能夠進行以下操作的該CVM之複數個電容器之複數個連接之間進行選擇：將該第一MPSV輸出至該PMIC；及將一第二MPSV輸出至一備用電源組件；且其中該第一MPSV及該第二MPSV各自具有不同電壓量值。
  5. 如請求項1之記憶體子系統，其進一步包括一連接器，透過該連接器接收該主要供應電壓，其中：該CVM進一步經組態以按一可選擇比率將該主要供應電壓比例縮放以提供該第一MPSV；該CVM進一步經組態以按一可選擇量將該主要供應電壓放大至一第二MPSV；且該可選擇量係至少部分地基於一備用電源組件之一特性而判定。
  6. 如請求項1之記憶體子系統，其中該PMIC包括：一第一調節器，其經組態以減小自該CVM接收之該第一MPSV；及一第二調節器，其經組態以增加自該CVM接收之該第一MPSV。
  7. 如請求項1之記憶體子系統，其中：該PMIC進一步經組態以將自該CVM接收之該第一MPSV減小至與該記憶體子系統之一記憶體單元陣列之操作相容之一經減小電壓；該經減小電壓以可選擇方式自該PMIC輸出以用於操作該陣列；且對應於一第二MPSV之一經放大電壓以可選擇方式自該CVM輸出以將一備用電源組件充電。
  8. 一種記憶體子系統，其包括：一電容性電壓修改器(CVM)，其經組態以降低自耦合至該記憶體子系統之一主要電源供應器(PPS)接收之一主要供應電壓；其中回應於自該PPS接收之該主要供應電壓高於一功率管理積體電路(PMIC)可在其下相容以被操作之一最高電壓位準，以可選擇方式判定該降低以提供比該主要供應電壓低且與該PMIC之操作相容之一PMIC供應電壓。
  9. 如請求項8之記憶體子系統，其中：該CVM進一步經組態以增加自該PPS接收之該主要供應電壓；且該增加係至少部分地基於經由該CVM耦合至該PMIC之一備用電源 組件(BPC)之一特性而以可選擇方式判定。
  10. 如請求項8之記憶體子系統，其中：回應於該主要供應電壓低於用於操作該記憶體子系統之一臨限電壓，該記憶體子系統經組態以將一備用電壓自該BPC提供至該CVM；該CVM自該BPC接收該備用電壓，其中該備用電壓不低於該主要供應電壓；該CVM產生一經降低備用電壓以用於輸出至該PMIC；且該PMIC將該經降低備用電壓轉換為與一記憶體組件之操作相容之一經減小電壓。
  11. 如請求項8至10中任一項之記憶體子系統，其進一步包括：一備用電源控制組件，其係該CVM之一部分且經組態以：判定連接該CVM之複數個電容器中之特定數目個電容器以將自該BPC接收之一備用電壓減小至一經降低備用電壓；指導(direct)該CVM連接該複數個電容器中之該特定數目個電容器；及指導該CVM將該經降低備用電壓輸出至該PMIC。
  12. 如請求項8至10中任一項之記憶體子系統，其進一步包括：一備用電源控制組件，其係該CVM之一部分且經組態以：在判定該PPS提供低於一臨限電壓之一主要供應電壓之前，指導該CVM增加該主要供應電壓以用於由該BPC之電容性儲存組件 (CSC)儲存；至少部分地基於該CSC之一特性而指導連接該CVM之複數個電容器中之特定數目個電容器以將該主要供應電壓增加至一經增加主要供應電壓；及指導該CVM輸出該經增加主要供應電壓以用於由該CSC儲存。
  13. 如請求項8之記憶體子系統，其中：回應於由係該CVM之一部分之一監測單元判定該主要供應電壓低於用於操作該記憶體子系統之一臨限電壓，至該PPS之一連接器經組態以將該記憶體子系統與該PPS斷開連接；該CVM自該BPC接收使得能夠由一記憶體組件執行若干個操作之一備用電壓；且該若干個操作包含使由該記憶體組件儲存之資料值移動以用於由若干個非揮發性記憶體單元儲存。
  14. 一種用於一記憶體子系統之功率管理之方法，其包括：接收高於一功率管理積體電路(PMIC)經組態以在其下操作之一最高供應電壓之一主要供應電壓；及將一第一經修改主要供應電壓(MPSV)作為一PMIC供應電壓以可選擇方式提供至該PMIC，其中該第一MPSV不高於該PMIC經組態以在其下操作之該最高供應電壓。
  15. 如請求項14之方法，其進一步包括由一電容性電壓修改器(CVM)將 該第一MPSV以可選擇方式提供至該PMIC。
  16. 如請求項14之方法，其進一步包括：由一電容性電壓修改器(CVM)將一第二MPSV以可選擇方式提供至一備用電源組件(BPC)，其中該第二MPSV不低於該主要供應電壓；及經由該第二MPSV將該BPC充電。
  17. 如請求項14之方法，其進一步包括：回應於該主要供應電壓之一減小，將一備用電源組件(BPC)之一輸出電壓提供至一電容性電壓修改器(CVM)；及修改該BPC之該輸出電壓以供電給該PMIC。
  18. 如請求項14至17中任一項之方法，其進一步包括使用該PMIC之一電壓轉換器將該第一MPSV以可選擇方式減小至與一固態磁碟機之一選定記憶體組件之操作相容之一經進一步減小的電壓。
  19. 如請求項14之方法，其進一步包括：回應於偵測到一經減小主要供應電壓而將一備用電壓自一備用電源組件(BPC)輸出至一電容性電壓修改器(CVM)；由該CVM對該備用電壓執行一粗略調整以致使一經減小備用電壓在與該PMIC之操作相容之一預定電壓範圍內；及由該PMIC對自該CVM接收之該經減小備用電壓執行一精細調整以致使一經進一步減小的電壓在一預定電壓範圍內，該預定電壓範圍與對一固態磁碟機上之一選定記憶體單元陣列執行一操作相容；且其中： 執行該粗略調整包含與該PMIC之操作相容之該預定電壓範圍比由該精細調整導致之與該選定陣列之操作相容之該預定電壓範圍寬；且執行該精細調整包含與對該選定陣列執行該若干個操作相容之該等經進一步減小的電壓之值小於與該PMIC之操作相容之該等經減小備用電壓之值。
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