KR102320647B1 - 전력 관리를 위한 용량성 전압 수정기 - Google Patents

전력 관리를 위한 용량성 전압 수정기 Download PDF

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Abstract

메모리 서브시스템은 상기 메모리 서브시스템의 1차 공급 전압보다 더 낮은 최고 PMIC 공급 전압의 동작과 호환되는 전력 관리 집적 회로(PMIC)를 포함한다. 상기 PMIC는 PMIC 공급 전압에 기초하여 상기 메모리 서브시스템의 동작을 위한 다수의 전압을 출력하도록 구성된다. 상기 메모리 서브시스템은 상기 PMIC에 결합된 용량성 전압 수정기(CVM)를 더 포함한다. 상기 CVM은 상기 메모리 서브시스템의 1차 공급 전압을 입력으로서 수신하고, 제1 수정된 1차 공급 전압(MPSV)을 상기 PMIC 공급 전압으로서 상기 PMIC에 제공하도록 구성되며, 여기서 상기 제1 MPSV는 상기 최고 PMIC 공급 전압보다 더 높지 않다.

Description

전력 관리를 위한 용량성 전압 수정기
본 발명은 일반적으로 메모리 서브시스템에 관한 것으로, 보다 상세하게는 메모리 서브시스템에 대한 전력 관리를 위한 용량성 전압 수정기(capacitive voltage modifier)에 관한 것이다.
메모리 서브시스템은 솔리드 스테이트 드라이브(solid-state drive: SSD)와 같은 저장 시스템일 수 있으며, 데이터를 저장하는 하나 이상의 메모리 구성 요소를 포함할 수 있다. 메모리 구성 요소는, 예를 들어, 휘발성 메모리 구성 요소 및 비휘발성 메모리 구성 요소를 포함할 수 있다. 메모리 서브시스템은, 메모리 구성 요소를 관리하고 메모리 구성 요소에 저장될 데이터를 할당할 수 있는 제어기를 포함할 수 있다. 일반적으로, 호스트 시스템은 메모리 서브시스템을 이용하여 메모리 구성 요소에 데이터를 저장하고, 제어기를 통해 메모리 구성 요소로부터 데이터를 검색할 수 있다. 다양한 메모리 서브시스템은 전력 할당을 관리하기 위한 전력 관리 구성 요소를 포함한다.
본 발명은 이하에 주어진 상세한 설명 및 본 발명의 다양한 실시형태의 첨부 도면으로부터 보다 완전히 이해될 수 있을 것이다. 그러나 본 도면은 본 발명을 특정 실시형태로 제한하기 위한 것이 아니라 설명 및 이해를 위한 것일 뿐이다.
도 1은 본 발명의 일부 실시형태에 따라 메모리 서브시스템을 포함하는 예시적인 컴퓨팅 환경을 도시한다.
도 2는 본 발명의 일부 실시형태에 따른 전력 관리 구성 요소의 일례를 예시한다.
도 3은 본 발명의 일부 실시형태에 따라 용량성 전압 수정기를 동작시키는 예시적인 방법의 흐름도이다.
도 4는 본 발명의 일부 실시형태에 따라 도 3에 예시된 예시적인 방법의 추가 흐름도이다.
도 5는 본 발명의 실시형태가 동작할 수 있는 예시적인 컴퓨터 시스템의 블록도이다.
본 발명의 양태는 메모리 서브시스템에서 전력을 관리하기 위한 용량성 전압 수정기(capacitive voltage modifier: CVM)에 관한 것이다. 메모리 서브시스템은 이하에서 "메모리 디바이스"라고도 지칭된다. 메모리 서브시스템의 일례는 솔리드 스테이트 드라이브(SSD)와 같은 저장 시스템이다. 다양한 메모리 서브시스템은, 전력원으로부터 1차 공급 전압의 수신을 관리하고, 특정 메모리 서브시스템의 하나 이상의 메모리 구성 요소의 동작과 호환되도록 전기 전력(예를 들어, 전압의 크기)을 적절히 할당하기 위한 전력 관리(power management: PM) 구성 요소를 포함할 수 있다. PM 구성 요소는 공급원으로부터의 전력이 중단되고/되거나 임계 크기 미만일 때 메모리 서브시스템에 전력을 공급하기 위한 백업 전력 구성 요소(BPC)를 포함할 수 있다. PM 구성 요소는 전력 관리 집적 회로(power management integrated circuit: PMIC)를 더 포함할 수 있다.
일부 기존 PMIC 구성 요소는 메모리 디바이스의 다양한 요구 사항에 대한 제어를 제공하기 위해 에칭된 또는 하드 코딩된 논리 회로를 포함할 수 있다. 에칭된 또는 하드 코딩된 논리 회로를 이용하는 접근 방식에서 PMIC 구성 요소는 특정 메모리 디바이스의 다양한 요구 사항에 대한 제어를 제공하도록 구성될 수 있다. 그 결과, 이러한 기존 PMIC 구성 요소는 특정 애플리케이션 및/또는 특정 메모리 디바이스에만 사용될 수 있다. 메모리 디바이스의 요구 사항이 변하면, 예를 들어, 이러한 기존 PMIC 구성 요소는 적절히 기능하거나 동작하지 않을 수 있고, 이 경우 기존 PMIC 구성 요소의 비축(stockpile)이 쓸모 없게 되어 대체 불가능하게 될 수 있다.
에칭된 또는 하드 코딩된 논리 회로를 포함하는 PMIC 구성 요소의 낭비되는 비축품을 줄이기 위해, 일부 기존 PMIC 구성 요소는 제조 후 PMIC 구성 요소의 양태를 변경시킬 수 있는 전자 퓨즈(eFuse)를 사용한다. 전자 퓨즈를 사용하는 PMIC 구성 요소에서, 예를 들어, PMIC 구성 요소가 설계된 메모리 디바이스의 다양한 요구 사항이 변하는 것으로 인해, 특정 PMIC 구성 요소를 더 이상 사용할 수 없거나 요구할 수 없는 경우, 하나 이상의 전자 퓨즈를 단절시킬 수 있다(예를 들어, 끊을 수 있다). 이것은 PMIC 구성 요소가 PMIC 구성 요소를 제조한 후 변경된 다양한 요구 사항을 갖는 메모리 디바이스와 어느 정도까지 기능하도록 재프로그래밍될 수 있게 한다. 그러나 전자 퓨즈의 특성(예를 들어, 전자 퓨즈가 끊어지면 전자 퓨즈는 다시 끊어질 수 없음)으로 인해, 전자 퓨즈를 사용하는 기존 PMIC 구성 요소는 유한한 횟수로만 재프로그래밍될 수 있다.
또한, 전자 퓨즈를 사용하는 기존 PMIC 구성 요소는 종종 제조 후 및/또는 판매 시점 전에 특정 세트의 메모리 디바이스 요구 사항에 따라 동작하도록 프로그래밍된다(예를 들어, 전자 퓨즈가 끊어진다). 전자 퓨즈가 끊어진 후 메모리 디바이스 요구 사항이 변하면, 기존 PMIC 구성 요소는 일반적으로 재프로그래밍될 수 없고, 이 경우 기존 PMIC 구성 요소의 비축품은 쓸모 없게 되어 대체 불가능하게 될 수 있다. 따라서, PMIC 구성 요소를 에칭하거나 하드 코딩하는 기존 접근 방식과 유사하게, 전자 퓨즈를 사용하는 PMIC 구성 요소에 대한 기존 접근 방식은 PMIC 구성 요소의 비축품의 낭비를 초래할 수 있다. 예를 들어, 전자 퓨즈의 특성이 일회용인 것으로 인해 PMIC 구성 요소가 설계된 메모리 디바이스의 요구 사항이 변하면 전자 퓨즈를 사용하는 PMIC 구성 요소가 대체 불가능하게 될 수 있다.
기존 PMIC는 메모리 디바이스의 1차 공급 전압을 메모리 구성 요소를 동작시키기 위한 다양한 출력 전압(예를 들어, 레일)으로 변환하도록 구성될 수 있다. 그러나, 다양한 기존 PMIC는 특정 공급 전압에서 또는 제한된 공급 전압 범위 내에서 동작하도록 구성된다. 따라서, 다른 1차 공급 전압에서 동작하도록 설계되지 않은 다른 기존 PMIC는 예를 들어 PMIC의 성분 구성 요소에 대한 손상을 방지하기 위해 다른 1차 공급 전압을 수용하도록 설계되었다. 기존 구현에서, PMIC는 예를 들어 12 볼트(V)의 1차 공급 전압을 수신할 수 있으며, 전압 변환기(예를 들어, PMIC에서 다른 가능한 유형의 조정기 중에서도 특히 벅 조정기(buck regulator))를 사용하여 단일 동작으로 1차 공급 전압을 감소시킬 수 있다. (예를 들어, 12V로부터 1V로) 큰 전압 감소를 수행하도록 구성된 전압 변환기는 (예를 들어, 4V로부터 1V로) 더 작은 전압 감소를 수행하도록 구성된 전압 변환기보다 더 많은 에너지를 사용한다. 또한, 이러한 전압 변환기는 더 작은 전압 감소를 수행하도록 구성된 전압 변환기보다 (예를 들어, 회로 기판 상에) 더 많은 면적 및/또는 부피를 차지할 수 있다.
더욱이, 1차 공급 전압의 크기를 (예를 들어, 임계 전압 미만으로) 감소시키면 기존 구현에서 메모리 구성 요소(예를 들어, 메모리 셀 어레이)로부터 데이터의 손실을 초래할 수 있다. 예를 들어, 1차 전력 공급원으로 메모리 디바이스의 연결이 중단되면 1차 공급 전압의 감소의 다른 가능한 결과 중에서도 특히, 데이터가 저장되고/되거나 다양한 동작이 수행되는 휘발성 메모리 셀 어레이로부터 데이터의 손실을 초래할 수 있다.
본 발명의 양태는 PM 구성 요소의 일부로서 본 명세서에 설명된 바와 같은 CVM을 제공함으로써 상기 결함 및 다른 결함을 해결한다. 1차 공급 전압의 입력과, 이 1차 공급 전압보다 더 낮은 전압에서 동작하는 것과 호환되도록 구성된 PMIC 사이에 CVM을 포함시키면 기존 PMIC 구현의 상기 결함 및 다른 결함을 해결할 수 있다. 예를 들어, CVM은 12V 이상의 1차 공급 전압을 PMIC의 동작과 호환되는 3-5V 범위의 PMIC 공급 전압으로 변환할 수 있다. CVM은 다수의 상이한 1차 공급 전압을 특정 PMIC의 동작과 호환되는 (예를 들어, 제한된 공급 전압 범위 내) 공급 전압으로 변환함으로써 다수의 상이한 1차 공급 전압을 수용하도록 구성될 수 있다. PM 구성 요소의 CVM은 1차 전력 공급원으로부터 CVM을 통해 메모리 서브시스템으로 입력되는 1차 공급 전압의 크기가 변경된 것으로 인한 다양한 요구 사항에 기초하여 동적으로 선택될 수 있는 본 명세서에 추가로 설명된 다수의 구성 프로파일을 저장하도록 구성될 수 있다.
PMIC를 사용하여 PMIC 공급 전압을 메모리 서브시스템의 메모리 구성 요소의 동작과 호환되는 전압으로 더 조절하는 것과 함께 이와 같이 구성된 CVM의 2 단계 구현은 개선된 에너지 효율을 제공할 수 있다. 이러한 개선된 에너지 효율은 단일 전압 변환기(예를 들어, 벅 조정기)를 사용하는 기존 1 단계 감소 또는 이러한 큰 전압 감소를 위해 2개의 이러한 전압 변환기를 사용하는 기존 2 단계 감소를 통해 달성되는 에너지 효율보다 더 높을 수 있다. 더욱이, 더 큰 전압 감소를 수행하도록 구성된 전압 변환기보다 더 작은 전압 감소를 수행하도록 구성된 전압 변환기(예를 들어, 12V로부터 1V로의 감소보다 4V로부터 1V로의 감소를 수행하는 전압 변환기) 및/또는 더 적은 전압 변환기는 (예를 들어, 회로 기판 상의 PMIC 내에) 더 적은 면적 및/또는 부피를 차지할 수 있다. CVM으로부터 출력되는 전압에서 동작하도록 구성된 PMIC와 결합된 CVM은 또한 예를 들어 12V에서 동작하고 1V의 출력 전압을 생성하도록 구성된 기존 PMIC보다 비용이 저렴할 수 있다.
도 1은 본 발명의 일부 실시형태에 따라 메모리 서브시스템(104)을 포함하는 예시적인 컴퓨팅 환경(100)을 도시한다. 도 1에 도시된 컴퓨팅 환경(100)은 메모리 서브시스템(104)의 일부이거나 메모리 서브시스템에 결합되는 다양한 구성 요소를 도시한다. 예를 들어, 1차 전력 공급원(PPS)(101)은 메모리 서브시스템(104)에 결합될 수 있다. 본 명세서에서 사용된 바와 같이 "결합된"이란 일반적으로 전기, 광학, 자기 등과 같은 연결을 포함하여 유선이든 무선이든 간접 통신 연결 또는 직접 통신 연결(예를 들어, 중간 구성 요소 없는 연결)일 수 있는 구성 요소 간의 연결을 의미한다.
메모리 서브시스템(104)은 PM 구성 요소(110)를 포함할 수 있다. PM 구성 요소(110)는 다양한 실시형태에서 CVM(114), BPC(111) 및 PMIC(116)를 포함할 수 있다. 메모리 서브시스템(104)은 메모리 디바이스 제어기(105)(이하 "제어기"라고 지칭됨)에 결합된 PM 구성 요소(110)를 포함할 수 있다.
메모리 서브시스템(104) 상의 PM 구성 요소(110)는 메모리 서브시스템(104)의 다양한 구성 요소의 동작과 호환되도록 특정 입력 전압을 조절하도록 구성된 PMIC(116)를 포함할 수 있다. PMIC(116)는 최고 PMIC 공급 전압에서 동작하는 것과 호환될 수 있다. PMIC 공급 전압은 메모리 서브시스템(104)의 1차 공급 전압(102)보다 더 낮다. 1차 공급 전압(102)은 PPS(101)에 의해 제공된다. PMIC(116)는 PMIC 공급 전압에 기초하여 메모리 서브시스템(104)을 동작시키기 위한 하나 이상의 전압을 출력하도록 구성될 수 있다. 출력될 전압은, 소정 개수의 실시형태에서, 제어기(105), 메모리 구성 요소(107-1, ..., 107-N), 및/또는 이와 연관된 회로부, 예를 들어, 제어 회로부, 입력/출력(I/O) 회로부, 어드레스 회로부 등을 포함할 수 있는 메모리 서브시스템(104)의 하나 이상의 구성 요소의 동작과 호환되는 전압에 대응하는 하나 이상의 감소된 전압으로 PMIC 공급 전압을 변환한 것에 기초하여 결정될 수 있다.
본 명세서에서 사용된 바와 같이, 전압이 특정 구성 요소의 동작과 "호환"된다는 것은 더 높은 전압을 공급하면 더 낮은 전압 범위에서 동작하도록 구성된 구성 요소의 퓨즈, 트랜지스터, 커패시터 등이 비활성화(예를 들어, 파열, 단절 등)될 수 있거나 또는 더 낮은 전압을 공급하면 구성 요소가 동작하기 위한 전압 임계값 미만이 될 수 있음을 의미하는 것으로 의도된다. 예를 들어, 1차 공급 전압(102)은 12V 이상일 수 있고, PMIC(116) 및/또는 그 구성 요소의 동작과 호환되는 전압은 약 4V일 수 있다. 예를 들어, 12V 이상의 1차 공급 전압이 5V의 최고 전압에서 동작하는 것과 호환되는 구성 요소에 입력되면 이러한 구성 요소는 비활성화될 수 있다. 예를 들어, 이러한 높은 1차 공급 전압을 4V로 감소시키면 이러한 비활성화 가능성을 줄이는 데 기여할 수 있다.
PM 구성 요소(110)는 PMIC(116)에 결합된 CVM(114)을 포함할 수 있다. CVM(114)은 본 명세서에 설명된 바와 같이 1차 공급 전압(102), 및/또는 BPC(111)에 공급되고/되거나 BPC에 의해 공급되는 전압을 수정(예를 들어, 감소 및/또는 증가)시키는 데 사용될 수 있다. CVM(114)은 커넥터/인터페이스(103)에 결합될 수 있다. 커넥터/인터페이스(103)는 PPS(101)로부터의 1차 공급 전압(102)(Vin)의 입력을 위해 및/또는 PPS(101)로부터의 1차 공급 전압(102)의 출력을 제어하는 신호의 출력을 위해 이용될 수 있다.
CVM(114)은 1차 공급 전압(102)을 Vin으로서 수신하고, 제1 수정된 1차 공급 전압(MPSV)(115)을 PMIC 공급 전압으로서 PMIC(116)에 제공하도록 구성될 수 있다. 1차 공급 전압(102)은, 소정 개수의 실시형태에서, 메모리 서브시스템(104)의 PPS(101)로부터 커넥터/인터페이스(103)를 통해 수신될 수 있다. 제1 MPSV(115)는 CVM(114)에 의해 1차 공급 전압(102)으로부터, PMIC(116)가 동작하도록 구성된 최고 PMIC 공급 전압보다 더 높지 않은 전압으로 변환된 전압(예를 들어, 3-5V 범위 내의 전압)일 수 있다.
CVM(114)은 최고 PMIC 공급 전압보다 더 높은 다수의 상이한 1차 공급 전압을 입력으로서 수신하도록 구성될 수 있다. 예를 들어, 1차 공급 전압은 메모리 서브시스템(104)의 동작 동안 다양한 시간에 최고 PMIC 공급 전압(예를 들어, 5V)보다 더 큰 값으로부터 240V 이상의 값에 이르는 범위를 가질 수 있다. 1차 공급 전압의 이러한 변동은, 다른 원인 중에서 특히, 예를 들어, 특정 동작의 수행을 위해 PPS(101)에 증가된 전력의 의도된 입력, PPS(101)에 전력의 의도되지 않은 입력 및/또는 조정되지 않은 입력, 및/또는 (예를 들어, 손상된 및/또는 동작하지 않는 구성 요소에 의해 기여된) PPS(101)의 부적절한 동작과 같은 다양한 원인으로 인해 발생할 수 있다.
각각의 상이한 1차 공급 전압이 PPS(101)에 의해 커넥터/인터페이스(103)를 통해 제공될 때 CVM(114)은 상이한 1차 공급 전압 각각을 감소시켜 제1 MPSV(115)를 PMIC(116)의 동작과 호환되는 PMIC 공급 전압으로서 PMIC(116)에 제공하도록 구성될 수 있다. CVM(114)은 PMIC(116)의 동작과 호환되는 PMIC 공급 전압을 제공하도록 제1 MPSV(115)를 선택적으로 결정할 수 있도록 상이한 1차 공급 전압을 분할하여 제1 MPSV(115)를 생성하도록 구성될 수 있다. 예를 들어, 상이한 시간에, 상이한 1차 공급 전압 각각이 PPS(101)에 의해 CVM(114)에 제공될 때, CVM(114)은 본 명세서에 설명된 바와 같이 CVM(114)에 포함된 다수의 커패시터의 연결을 조절함으로써 PMIC(116) 및 기타 메모리 구성 요소의 동작과 호환되도록 상이한 1차 공급 전압을 적절히 감소시키도록 구성될 수 있다.
CVM(114)의 다수의 커패시터는 다수의 구성으로 조절 가능하게 (예를 들어, 선택 가능하게) 구성될 수 있다. 제1 MPSV(115)를 생성하는 것은 다수의 구성에서 CVM(114)의 다수의 커패시터를 선택적으로 연결함으로써 수행될 수 있다. 예를 들어, CVM(114)은 선택 가능하게 연결된 다중 직렬 결합 커패시터를 통해 1차 공급 전압(102)을 제1 MPSV(115)로 선택 가능하게 조절(예를 들어, 감소)하도록 구성될 수 있다. 연결의 구성 및/또는 다수의 커패시터 중 선택적으로 연결되는 커패시터의 수는 1차 공급 전압(102)의 크기 및/또는 1차 공급 전압(102)이 PMIC(116) 및/또는 BPC(111)의 동작과 호환되도록 감소되어야 하는 양에 의존할 수 있다. 예를 들어, 직렬로 연결된(결합된) 커패시터는 PMIC(116)에 출력되기 위해 PMIC(116)의 동작과 호환되는 제1 MPSV(115)로 1차 공급 전압(102)을 감소시키는 데 사용될 수 있다. 이와 달리, 병렬로 연결된(결합된) 커패시터는 BPC(111)로 출력되기 위해 BPC(111)를 충전하는 것과 호환되는 제2 MPSV(112)로 1차 공급 전압(102)을 증폭시키는 데 사용될 수 있다.
수정된 전력 공급 전압이 PMIC(116)에 제공되어야 하는지 또는 BPC(111)에 제공되어야 하는지에 기초하여, CVM(114)의 제어 회로부는 예를 들어 PMIC(116)에 제1 MPSV(115)를 적절히 출력하는 것이 가능하도록 다수의 커패시터를 적절히 연결하는 방식과, BPC(111)에 제2 MPSV(112)를 적절히 출력하는 것이 가능하도록 다수의 커패시터를 적절히 연결하는 방식을 결정하도록 구성된 도 2의 220에 도시된 PMIC 전력 제어 구성 요소 및 221에 도시된 백업 전력 제어 구성 요소를 포함할 수 있다.
PMIC(116)는 도 2와 관련하여 보다 상세히 설명되는 전압 변환기 구성 요소로서 동작할 수 있는 다수의 조정기를 포함할 수 있다. PMIC(116)는, CVM(114)으로부터 수신된 제1 MPSV(115)를 메모리 서브시스템(104)의 다양한 구성 요소의 동작을 위해 PMIC(116)로부터 출력될 다수의 전압으로 변환하도록 구성될 수 있다. PMIC(116)의 다수의 조정기는 소정 개수의 실시형태에서 CVM(114)으로부터 수신된 제1 MPSV(115)를 메모리 구성 요소(107)의 동작과 호환되는 하나 이상의 전압으로 감소시키도록 구성된 제1 조정기를 포함할 수 있다. 예를 들어, PMIC(116)는 제1 MPSV(115)를 메모리 서브시스템(104)의 메모리 셀 어레이의 동작과 호환되는 감소된 전압으로 감소시키도록 구성될 수 있고, 감소된 전압은 어레이의 동작을 위해 PMIC(116)로부터 선택적으로 출력될 수 있다. PMIC(116)는 소정 개수의 실시형태에서 메모리 서브시스템(104)의 하나 이상의 구성 요소의 동작을 위해 CVM(114)으로부터 수신된 제1 MPSV(115)를 증가시키도록 구성된 제2 조정기를 포함할 수 있다.
일부 실시형태에서, PM 구성 요소(110)는 BPC(111)를 포함할 수 있다. BPC(111)는 메모리 서브시스템(104)의 백업 전력 공급원(BPS)으로서 동작하도록 구성될 수 있다. BPC(111)는 1차 공급 전압(102)의 크기가 임계값 아래로 감소하는 경우에(예를 들어, PPS(101)가 동작하지 않거나 충분한 전압을 출력하지 않는 경우) 소정 개수의 동작을 수행할 수 있도록 BPS를 제공하기 위해 본 명세서에 더 설명된 바와 같이, 다양한 유형의 전기 화학 에너지 저장 디바이스 및/또는 용량성 저장 구성 요소(CSC)를 포함할 수 있다.
CVM(114)은 소정 개수의 실시형태에서 메모리 서브시스템(104)의 BPS로서 동작하도록 구성된 BPC(111)를 충전하기 위해 제2 MPSV(112)를 제공하도록 더 구성될 수 있다. BPC(111)는 1차 공급 전압(102)의 크기가 임계값 아래로 감소하는 경우에 소정 개수의 동작을 수행할 수 있도록 백업 전압(113)을 CVM(114)에 제공하도록 구성될 수 있다.
CVM(114)은 PPS(101)로부터 커넥터/인터페이스(103)를 통해 수신된 1차 공급 전압(102)을 증폭하여 제2 MPSV(112)를 생성하도록 구성될 수 있다. 제2 MPSV(112)의 전압 레벨은 BPC(111)의 특성에 적어도 부분적으로 기초하여 선택 가능하게 결정될 수 있다. 제2 MPSV(112)는 소정 개수의 실시형태에서 1차 공급 전압(102)으로부터 증가되어서, 제2 MPSV(112)가, 예를 들어, 특성 중 하나로서 BPC(111)의 저장 용량과 호환되도록 1차 공급 전압(102)보다 더 낮지 않게 될 수 있다. 따라서, 제2 MPSV(112)에 대응하는 증폭된 전압은 BPC(111)를 충전하기 위해 CVM(114)으로부터 선택적으로 출력될 수 있다. 예를 들어, CVM(114)은 선택 가능하게 연결된 다수의 병렬 결합된 커패시터를 통해 제2 MPSV(112)를 생성하기 위해 1차 공급 전압(102)을 선택 가능하게 조절(예를 들어, 증폭)하도록 구성될 수 있다.
본 발명의 PMIC(116)는 전압 변환기 구성 요소를 포함할 수 있다. 전압 변환기 구성 요소는, 예를 들어, 제1 감소된 전압(예를 들어, 제1 MPSV(115))에서 동작하고, 메모리 구성 요소의 동작과 호환되는 제2 감소된 전압을 제공하도록 구성된 다른 유형의 조정기 중에서도 특히 벅 조정기를 포함할 수 있다. 제2 감소된 전압은 도 2와 관련하여 설명되고 230에 도시된 더 감소된 전압일 수 있다. 예를 들어, 1차 공급 전압(102)은 12V일 수 있고, PMIC(116)의 동작을 위해 CVM(114)으로부터 출력되는 제1 MPSV(115)는 4V일 수 있고, 메모리 셀 어레이의 동작을 위해 더 감소된 전압(130)으로서 PMIC(116)로부터 출력되는 전압은 약 1V일 수 있다. CVM(114)은, 소정 개수의 실시형태에서, 제1 MPSV(115)를 생성하기 위한 구성으로 연결되도록 구성된 다수의 (예를 들어, 2개 이상의) 커패시터를 갖는 용량성 전압 분배기(CVD)로서 CVM(114)을 사용하여 PMIC(116)로 출력되기 위한 제1 MPSV(115)를 달성하기 위해 제1 감소를 수행하도록 구성될 수 있다.
예를 들어, 제1 MPSV(115)는 1차 공급 전압(102)의 1/3(12 ÷ 3 = 4)을 출력하기 위해 커패시터를 CVD로서 직렬로 선택적으로 연결함으로써 생성될 수 있다. CVM(114)의 PMIC 전력 제어 구성 요소(220)는 공급 전압이 PMIC(116)에 제공될 것을 지정하는 (예를 들어, 제어기(105)로부터의) 신호에 기초하여 제1 MPSV(115)를 적절히 출력하는 것이 가능하도록, 1차 공급 전압(102)의 특정 레벨을 위해 다수의 커패시터를 적절히 연결하는 방식을 결정하도록 구성될 수 있다. 이와 같이, CVD는 MPSV(115)를 제공하기 위해 선택 가능한 비율에 의해 1차 공급 전압(102)을 스케일링(예를 들어, 분할)하도록 구성될 수 있다.
CVM(114)은 메모리 서브시스템(104)의 동작을 위해 BPS로서 동작하도록 구성된 BPC(111)를 충전하기 위해 제2 MPSV(112)를 제공하도록 구성될 수 있다. BPC(11)는 소정 개수의 실시형태에서 1차 공급 전압(102)의 크기가 임계값 아래로 감소하는 경우 전압을 저장하여 소정 개수의 동작을 수행할 수 있을 만큼 충분한 전압(V), 전류(암페어(A)), 및/또는 전력(1 와트(W) = 1V x 1A)을 공급하기에 충분한 저장 용량을 갖도록 구성될 수 있다. BPC(111)는, 소정 개수의 실시형태에서, 하나 이상의 다양한 유형의 전기 화학 에너지 저장 디바이스(예를 들어, 재충전 가능한 배터리)일 수 있다. 대안적으로, 본 명세서에 더 설명된 바와 같이, BPC는 소정 개수의 실시형태에서 특정 전압을 저장하여 소정 개수의 동작을 수행할 수 있을 만큼 충분한 저장 용량을 갖도록 각각 구성된 하나 이상의 커패시터를 포함할 수 있는 용량성 저장 구성 요소(CSC)일 수 있다. CVM(114)은 다수의 커패시터가 제2 MPSV(112)를 출력하도록 연결된 것에 의해 제2 MPSV(112)를 생성하도록 1차 공급 전압(102)을 증폭하는 용량성 전압 증폭기(CVA)로서 동작하도록 구성될 수 있다. 예를 들어, 다수의 커패시터는, CVM(114)으로부터 출력되고 BPC(111)(예를 들어, CSC 및/또는 재충전 가능한 배터리)를 충전하기 위해 수신될 제2 MPSV(112)를 생성하도록 병렬로 선택 가능하게 연결될 수 있다.
BPC(111)는 1차 공급 전압(102)이 임계값 아래로 감소하는 경우 메모리 구성 요소로부터의 데이터 손실을 감소(예를 들어, 방지)하기 위해 BPS로서 기능하도록 구성될 수 있다. BPC(111)의 CSC는 CSC의 다른 가능한 용도 중에서도 특히 기존 배터리 대신 또는 기존 배터리에 더하여 BPS로 기능하도록 구성될 수 있다. 예를 들어, PPS(101)에 메모리 디바이스의 연결이 중단되거나 또는 PPS가 동작하지 않는 경우 충전된 BPC(111) 및/또는 그 CSC가 메모리 서브시스템(104) 상의 메모리 셀 어레이에 저장된 데이터를 이동시킬 만큼 충분한 전력(예를 들어, 전압 및/또는 전류)을 제공할 수 있다. 데이터는 소정 개수의 실시형태에서 비휘발성 메모리(NVM) 어레이에 의해 저장하기 위해 이동될 수 있다.
소정 개수의 실시형태에서, 메모리 서브시스템(104)은 하나 이상의 메모리 구성 요소(107-1, ..., 107-N)를 포함할 수 있다. 메모리 구성 요소(107-1, ..., 107-N)는 다양한 실시형태에서 상이한 유형의 NVM 구성 요소 및/또는 휘발성 메모리(VM) 구성 요소의 임의의 조합을 포함할 수 있다. 예를 들어, 메모리 구성 요소는 적어도 하나의 VM 셀 어레이, 적어도 하나의 NVM 셀 어레이, 또는 적어도 하나의 NVM 셀 어레이와 함께 적어도 하나의 VM 셀 어레이를 포함할 수 있다. 일부 실시형태에서, 메모리 서브시스템(104)은 저장 시스템이다. 저장 시스템의 일례는 SSD이다. 메모리 서브시스템(104)은 소정 개수의 실시형태에서 SSD일 수 있고 또는 메모리 서브시스템(104)은 SSD의 일부로서 형성될 수 있다. 일부 실시형태에서, 메모리 서브시스템(104)은 하이브리드 메모리/저장 서브시스템이다.
각각의 메모리 구성 요소(107-1, ..., 107-N)는 단일 레벨 셀(SLC) 또는 다중 레벨 셀(MLC)과 같은 메모리 셀의 하나 이상의 어레이를 포함할 수 있다. MLC는 소정 개수의 실시형태에서 삼중 레벨 셀(TLC) 및/또는 사중 레벨 셀(QLC)을 포함할 수 있다. 일부 실시형태에서, 특정 메모리 구성 요소는 메모리 셀의 SLC 부분 및 MLC 부분을 모두 포함할 수 있다. 각각의 메모리 셀은 하나 이상의 데이터 비트(예를 들어, 데이터 블록)를 저장할 수 있다.
NVM 구성 요소의 일례는 네거티브-AND(NAND)형 플래시 메모리를 포함한다. NAND형 플래시 메모리와 같은 NVM 구성 요소가 설명되지만, 메모리 구성 요소(107-1, ..., 107-N)는 VM과 같은 다양한 다른 유형의 메모리에 기초할 수 있다. 소정 개수의 실시형태에서, 메모리 구성 요소(107-1, ..., 107-N)는 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 위상 변화 메모리(PCM), 자기 랜덤 액세스 메모리(MRAM), NAND 플래시 메모리, 네거티브 OR(NOR) 플래시 메모리, 전기적으로 소거 가능 프로그래밍 가능 판독 전용 메모리(EEPROM), 및 NVM 셀의 교차점 어레이일 수 있지만 이들로 제한되지는 않는다. NVM의 교차점 어레이는 적층형 교차 그리드 데이터 액세스 어레이와 함께 벌크 저항의 변화에 기초하여 비트 저항을 수행할 수 있다. 추가적으로, 많은 플래시 기반 메모리와 달리 교차점 NVM은 NVM 셀을 미리 소거하지 않고도 NVM 셀을 프로그래밍할 수 있는 그 자리 기입(write-in-place) 동작을 수행할 수 있다. 더욱이, 메모리 구성 요소(107-1, ..., 107-N)의 메모리 셀은 데이터를 저장하는 데 사용되는 메모리 구성 요소의 단위를 나타낼 수 있는 메모리 페이지 또는 데이터 블록으로 그룹화될 수 있다.
PPS(101)는 메모리 서브시스템(104)의 다른 구성 요소 중에서도 특히, PMIC(116) 및/또는 메모리 구성 요소(107-1, ..., 107-N)의 동작을 위해 메모리 서브시스템(104)에 입력되기 위한 1차 공급 전압(102)(Vin)을 공급할 수 있는 전력원일 수 있다. PPS(101)는 예를 들어, 다른 가능한 전력원 중에서도 특히, 전기 콘센트, 배터리 및/또는 AC/DC 변환기일 수 있다. 소정 개수의 구현예에서, 1차 공급 전압(102)은 PMIC(116)의 동작과 호환되는 전압보다 더 높을 수 있다.
제어기(105)는 메모리 구성 요소(107-1, ..., 107-N)와 통신하며 메모리 구성 요소(107-1, ..., 107-N)의 데이터를 판독하거나, 메모리 구성 요소에 데이터를 기입하고/하거나 메모리 구성 요소에서 데이터를 소거하는 것과 같은 동작 및 다른 이러한 동작을 수행할 수 있다. 제어기(105)는 하나 이상의 집적 회로 및/또는 개별 구성 요소, 버퍼 메모리, 또는 이들의 조합과 같은 하드웨어를 포함할 수 있다. 제어기(105)는 마이크로제어기, 특수 목적 논리 회로(예를 들어, 전계 프로그래밍 가능 게이트 어레이(FPGA), 주문형 집적 회로(ASIC) 등) 또는 임의의 다른 적절한 프로세서일 수 있다. 제어기(105)는 로컬 메모리(도시되지 않음)에 저장된 명령어를 실행하도록 구성된 처리 디바이스(예를 들어, 프로세서(106))를 포함할 수 있다. 제어기(105)의 로컬 메모리는 메모리 서브시스템(104) 및 호스트(도시되지 않음) 간의 통신 처리를 포함하여 메모리 서브시스템(104)의 동작을 제어하는 다양한 프로세스, 동작, 논리 흐름 및/또는 루틴을 수행하기 위한 명령어를 저장하도록 구성된 내장형 메모리를 포함할 수 있다. 일부 실시형태에서, 로컬 메모리는 메모리 포인터, 페치된 데이터 등을 저장하는 메모리 레지스터를 포함할 수 있다. 로컬 메모리는 또한 마이크로코드를 저장하기 위한 판독 전용 메모리(ROM)를 포함할 수 있다.
도 1에 도시된 예시적인 메모리 서브시스템(104)은 제어기(105)를 포함하는 것으로 예시되었지만, 본 발명의 다른 실시형태에서 메모리 서브시스템(104)은 제어기(105)를 포함하지 않을 수 있고, 대신 외부 제어에 의존할 수 있다. 이러한 외부 제어는 소정 개수의 실시형태에서 외부 호스트에 의해 제공되고/되거나 메모리 서브시스템(104)과 분리된 프로세서 또는 제어기에 의해 제공될 수 있다.
일반적으로, 제어기(105)는 호스트 시스템(도시되어 있지 않고 이하에서 "호스트"라고 지칭됨)으로부터 동작을 위한 커맨드를 수신할 수 있고, 동작을 위한 커맨드를 이러한 동작을 수행하기 위해 메모리 구성 요소(107-1, ..., 107-N)에 액세스하기 위한 명령어 또는 적절한 커맨드로 변환할 수 있다. 제어기(105)는 마모 평준화 동작, 가비지 수집 동작, 에러 검출 및 에러 정정 코드(ECC) 동작, 암호화 동작, 캐싱 동작, 및/또는 메모리 구성 요소(107-1, ..., 107-N)와 연관된 논리적 블록 어드레스와 물리적 블록 어드레스 사이의 어드레스 변환과 같은 다른 동작을 담당할 수 있다. 제어기(105)는 물리적 호스트 인터페이스(예를 들어, 커넥터/인터페이스(103))를 통해 호스트와 통신할 수 있다.
메모리 서브시스템(104)은 도시되지 않은 추가 회로부 또는 구성 요소를 더 포함할 수 있다. 메모리 구성 요소(107-1, ..., 107-N)는 소정 개수의 실시형태에서 메모리 구성 요소(107)가 제어기(105) 및/또는 호스트와 통신할 수 있게 하는 제어 회로부, 어드레스 회로부, 감지 회로부 및/또는 입력/출력(I/O) 회로부를 포함할 수 있다. 제어 회로부는 다른 제어 회로 중에서 특히 도 2에서 예를 들어, 220에 도시된 PMIC 전력 제어 구성 요소 및 221에 도시된 백업 전력 제어 구성 요소를 포함할 수 있다. 어드레스 회로부는 예를 들어, 행 및 열 디코드 회로부를 포함할 수 있다. 예로서, 일부 실시형태에서, 어드레스 회로부는 제어기(105)로부터 어드레스를 수신하고, 메모리 구성 요소(107-1, ..., 107-N)에 액세스하기 위해 어드레스를 디코딩할 수 있다. 감지 회로부는 예를 들어 데이터 값을 어레이의 행 및/또는 열의 어드레스에 대응하는 특정 메모리 셀에 기입하고/하거나 특정 메모리 셀로부터 데이터 값을 판독할 수 있는 회로부를 포함할 수 있다. 메모리 구성 요소(107-1, ..., 107-N)(예를 들어, 소정 개수의 메모리 셀 어레이)의 동작을 위해 PMIC(116)로부터 출력된 더 감소된 전압(130)은 소정 개수의 실시형태에서 제어기(105)에 의해 지시된 바에 따라 지정된 회로부(도시되지 않음)를 통해 메모리 구성 요소에 제공될 수 있다.
일반적으로, 컴퓨팅 환경(100)은 하나 이상의 메모리 구성 요소(107)를 포함하는 메모리 서브시스템(104)을 이용할 수 있는 호스트(도시되지 않음)를 포함할 수 있다. 소정 개수의 실시형태에서, PPS(101)는 호스트 상에 있고/있거나 호스트에 결합될 수 있고/있거나 1차 공급 전압(102)은 호스트로부터 올 수 있다. 호스트는 메모리 서브시스템(104)에 저장(기입)될 데이터를 제공할 수 있고/있거나 메모리 서브시스템(104)으로부터 검색(판독)될 데이터를 요청할 수 있다. 메모리 서브시스템(104)은 하나 이상의 호스트와 다수의 인터페이스 연결(예를 들어, 포트)을 포함할 수 있다. 호스트는 포트를 통해 데이터 커맨드(예를 들어, 판독, 기입, 소거, 프로그램 등)를 메모리 서브시스템(104)에 전송할 수 있다.
호스트는 데스크톱 컴퓨터, 랩톱 컴퓨터, 네트워크 서버, 모바일 디바이스와 같은 컴퓨팅 디바이스, 또는 메모리와 처리 디바이스를 포함하는 이러한 컴퓨팅 디바이스일 수 있다. 호스트는 메모리 서브시스템(104)으로부터 데이터를 판독하거나 메모리 서브시스템에 데이터를 기입할 수 있도록 호스트는 메모리 서브시스템(104)을 포함하거나 메모리 서브시스템에 결합될 수 있다. 호스트는 물리적 호스트 인터페이스(예를 들어, 커넥터/인터페이스(103))를 통해 메모리 서브시스템(104)에 결합될 수 있다. 물리적 호스트 인터페이스는 메모리 서브시스템(104)과 호스트 사이에 제어, 어드레스, 데이터 및 기타 신호를 전달하기 위한 인터페이스를 제공하도록 제어, 어드레스, 데이터 버스 구성 요소 등을 포함할 수 있다. 물리적 호스트 인터페이스의 예로는 직렬 고급 기술 부착(Serial Advanced Technology Attachment: SATA) 인터페이스, 주변 구성 요소 상호 연결 익스프레스(Peripheral Component Interconnect Express: PCIe) 인터페이스, 범용 직렬 버스(Universal Serial Bus: USB) 인터페이스, 파이버 채널(Fibre Channel), 직렬 부착 SCSI(Serial Attached SCSI: SAS) 등을 포함할 수 있지만 이들로 제한되지는 않는다. 호스트는 메모리 서브시스템(104)이 PCIe 인터페이스에 의해 호스트와 결합될 때 메모리 구성 요소(107-1, ..., 107-N)에 액세스하기 위해 NVM 익스프레스(NVMe) 인터페이스를 더 이용할 수 있다.
도 2는 전력 관리(PM) 구성 요소(210)의 일례를 도시한다. PM 구성 요소(210)는 도 1에 도시된 PM 구성 요소(110)일 수 있다. 이 예에서, PM 구성 요소(210)는 CVM(214), PMIC(216) 및 BPC(211)를 포함할 수 있으며, 이는 메모리 서브시스템(104), 메모리 구성 요소(107-1, ..., 107-N) 및/또는 이에 결합된 다른 전자 디바이스의 다양한 전력 요구 사항을 관리하는 데 사용될 수 있다.
예를 들어, PMIC(216)는 메모리 서브시스템(104)의 다양한 메모리 구성 요소(107)에 하나 이상의 전압을 제공하기 위해 CVM(214)으로부터 수신된 전압을 변경하는 것을 제어할 수 있는 하나 이상의 구성 프로파일에 따라 동작하도록 구성될 수 있다. 이러한 구성 프로파일은 CVM(214)으로부터 수신된 전압을 메모리 구성 요소(107)의 동작과 호환되는 전압(예를 들어, 4V로부터 1V로 감소된 전압)으로 변환하기 위해 본 명세서에 더 상세히 설명된 전압 변환기(225)의 조정기 중 하나 이상을 사용하여 구현될 명령어, 파라미터 등을 포함(예를 들어, 저장)할 수 있다.
소정 개수의 실시형태에서, PMIC(216)의 특정 구성 프로파일은 시스템 전력 요구 사항에 관한 정보에 기초하여 선택될 수 있다. 이러한 정보는 예를 들어 메모리 서브시스템(104) 및/또는 메모리 서브시스템(104)의 제어기(105)에 결합된 호스트(도시되지 않음)로부터 수신될 수 있다. 시스템 전력 요구 사항의 비제한적인 예는 제어기(105)/프로세서(106)에 대한 동작 전압, PM 구성 요소(210), 및/또는 메모리 셀 어레이, 감지 회로부, ASIC, 상태 기계 등을 포함하는 메모리 구성 요소(107)의 기능, 전압 신호, 제어 논리 회로, 타이밍 신호와 같은 제어 신호, 및/또는 기타 제어 신호, 예를 들어, 특정 구성 프로파일, 전력 모드(예를 들어, 휴면 모드) 시퀀싱, 마스터/슬레이브 구성, 직렬 ATA(SATA) 입력 전압, 주변 상호 연결 익스프레스(PCIe) 입력 전압, 전력 백업 동작, 타이밍 특성, 동작 특성 등에 대응하는 제어 신호 등을 포함할 수 있다. 일부 시스템 전력 요구 사항은 CVM(214) 및/또는 PMIC(216)에 의해 제공되는(예를 들어, 이에 저장되는) 구성 프로파일에 기초하여 제어기(105), 처리 디바이스(106), PM 구성 요소(210)의 CVM(214), PMIC(216) 및/또는 BPC(211)에 의해 제어될 수 있다.
PM 구성 요소(210)의 CVM(214)은 PPS(201)로부터 CVM(214)을 통해 메모리 서브시스템(104)으로 입력되는 1차 공급 전압(202)의 크기의 변화로부터 발생하는 다양한 요구 사항에 기초하여 동적으로 선택될 수 있는 다수의 구성 프로파일을 저장할 수 있다. 본 명세서에 사용된 "구성 프로파일"은 일반적으로 프로토콜, 동작 전압 세트, 마스터/슬레이브 구성, 전력 백업 상태, 사양 또는 기타 정보, 예를 들어, 호스트 또는 다른 구성 요소, 예를 들어, 메모리 서브시스템(104)(예를 들어, SSD), 비디오 카드, 오디오 카드, 또는 다른 컴퓨터 구성 요소(107), 예를 들어, 하나 이상의 메모리 셀 어레이, 어레이를 위한 감지 회로부 등과 같은 구성 요소의 동작에 대응하는 정보를 의미한다. 예를 들어, 본 발명의 양태는 NVM과 같은 메모리가 배치된 PM 구성 요소(210)(예를 들어, PM 구성 요소(210)의 BPC(211), CVM(214), 및/또는 PMIC(216))를 포함한다. CVM(214)을 위한 이러한 메모리는 도 2에서 예를 들어, 220에서 PMIC 전력 제어 구성 요소(PPCC)로서 도시되고, 221에서 백업 전력 제어 구성 요소(BPCC)로서 도시되어 있다.
예를 들어, CVM(214)의 메모리는 CVM(214)의 다수의 커패시터(222)의 연결 및/또는 BPC(211)로부터 BPS의 액세스(예를 들어, 입력(213))를 위한 다수의 상이한 프로파일에 대응할 수 있는 다수의 선택 가능한 구성 프로파일을 저장하도록 구성될 수 있다. 다수의 커패시터(222)를 연결하도록 구현하기 위한 다수의 상이한 프로파일의 특정 프로파일은 PPS(201)로부터 (예를 들어, 커넥터/인터페이스(103)를 통해) CVM(214)으로 입력되는 1차 공급 전압(202)의 크기에 따라 선택될 수 있다. 예를 들어, PMIC(216)의 동작과 호환되는 전압 범위를 초과하는 1차 공급 전압(202)을 입력하면, PMIC(216)의 동작과 호환되는 감소된 출력 전압(215)(예를 들어, 제1 MPSV)을 제공하기 위해 다수의 커패시터(222) 중에서 특정 개수의 커패시터의 연결을 가능하게 하는 명령어를 포함하는, CVM(214)의 PPCC(220)에 저장된 특정 프로파일을 선택할 수 있다. 다수의 커패시터(222) 중에서 임의의 개수의 커패시터는 동일한 커패시턴스 및/또는 상이한 커패시턴스를 가질 수 있다.
대안적으로, 임계값 미만의 1차 공급 전압(202)이 입력되면, 제1 MPSV(215)를 PMIC(216)에 출력하기 위해 CVM(214)의 동작과 호환되는 백업 전압(213)을 제공하기 위해 BPC(211)(예를 들어, 하나 이상의 배터리 및/또는 그 커패시터)에 액세스하는 프로파일을 선택할 수 있다. 소정 개수의 실시형태에서, 임계값 미만이라는 것은 1차 공급 전압(202)이 PMIC(216)의 동작과 호환되는 전압 범위 미만이거나 및/또는 PPS(201)와의 연결 중단을 나타내는 전압일 수 있다. 예를 들어, PMIC(216)의 동작과 호환되는 전압 범위 미만의 1차 공급 전압(202)이 입력되면, BPC(211)의 백업 전압(213)에 액세스하는 것이 가능하도록 CVM(214)의 BPCC(221)에 저장된 특정 프로파일을 선택할 수 있다. CVM(214)은 PMIC(216)의 동작과 호환되는 출력 전압(215)(예를 들어, 제1 MPSV)을 제공하기 위해 BPC(211)로부터 출력되는 백업 전압(213)을 감소시키도록 구성될 수 있다.
본 명세서에 설명된 CVM(214)을 구현하면 PMIC 공급 전압의 제한된 범위 내에서 동작하기 위해 및/또는 이 제한된 범위 내의 동작과 호환되도록 설계된 PMIC(216)의 구성 요소(예를 들어, 전압 변환기(225)의 구성 요소)를 사용하는 것이 가능하고, 여기서 CVM(214)에 입력되는 1차 공급 전압(202)의 전압 범위는 PMIC 공급 전압의 범위보다 더 넓고 및/또는 더 높을 수 있다. 예를 들어, PMIC 공급 전압의 범위는 3-5V일 수 있는 반면, CVM(214)에 입력되는 전압의 범위는 12V 내지 240V 이상일 수 있다. 따라서, PMIC 공급 전압의 제한된 범위 내에서 동작하도록 설계된 PMIC 구성 요소는 PMIC 구성 요소가 호환되는 범위를 초과하는 특정 메모리 서브시스템(104)의 특정 입력 1차 공급 전압(202)에 기초하여 재프로그래밍되고/되거나 재구성되지 않고 PM 구성 요소(210)에 이용될 수 있다. 따라서, PM 구성 요소(210)에 대해 이와 같이 설계된 PMIC 구성 요소를 이용하면 비축품이 낭비되는 것으로부터 이와 같이 설계된 PMIC 구성 요소의 수를 줄일 수 있다. 본 명세서에 설명된 CVM(214)을 구현하면 또한 더 넓은 범위의 PMIC 공급 전압을 위해 설계되고/되거나 더 큰 전압 감소(예를 들어, 4V로부터 1V로 감소하는 것이 아닌 12V로부터 1V로 감소하는 것)를 수행하도록 설계된 PMIC 구성 요소의 사용을 줄일 수 있다. PMIC 구성 요소의 단일 전압 변환기를 사용하는 이러한 1 단계 전압 감소는 더 작은 전압 감소(예를 들어, 5-3V로부터 1V로 감소)를 수행하도록 구성된 PMIC(216)의 전압 변환기 구성 요소(225)와 함께 본 명세서에 설명된 CVM(214)을 사용하는 2 단계 감소보다 에너지 효율이 낮을 수 있다.
소정 개수의 실시형태에서, CVM(214)의 BPCC(221)에 저장된 특정 프로파일은 BPC(211)를 충전하기 위해 CVM(214)으로부터 출력될 증가된 전압(212)(예를 들어, 제2 MPSV)을 제공하도록 선택될 수 있다. 이 프로토콜은 BPC(211)를 충전하기 위해 적절히 증가된 출력 전압(212)(예를 들어, 제2 MPSV)을 제공하도록 다수의 커패시터(222) 중에서 특정 개수의 커패시터의 연결을 가능하게 하는 명령어를 포함할 수 있다.
본 발명에 따른 PMIC(216)의 실시형태는 무엇보다도 특히 메모리 서브시스템(104)의 메모리 구성 요소(107)의 동작과 호환되는 다수의 레벨의 전력(예를 들어, 전압)을 제공하도록 구성된 하나 이상의 구성 요소를 포함할 수 있다. PMIC(216)는 소정 개수의 실시형태에서 전압 검출기(233) 및 전압 변환기 구성 요소(225)를 포함할 수 있다. 도 2에 예시된 PMIC(216)의 실시형태는 예로서 도시된 것이고, 실시형태는 이것으로 제한되지 않는다. 따라서, 본 발명에 따른 PMIC는 도 2에 도시된 것보다 더 많거나 더 적은 구성 요소를 포함할 수 있다.
전압 검출기(233)는 제1 MPSV(215)가 PMIC(216)의 동작과 호환되는 전압 범위를 초과하는지 여부를 검출할 수 있다. 전압 검출기(233)는 이러한 제1 MPSV(215)의 검출 결과에 기초하여 전력 오프 신호(224)를 생성할 수 있다. 전력 오프 신호(224)는 소정 개수의 실시형태에서 이러한 제1 MPSV(215)를 공급하지 못하도록 PPS(201), 커넥터/인터페이스(103), 및/또는 CVM(214)을 분리시킬 수 있도록 전송될 수 있다. 전압 검출기(233)는, 제1 MPSV(215)를 기준 전압과 비교하고 비교 결과로서 전력 오프 신호(224)를 출력하는 비교기를 포함할 수 있다. 예를 들어, PMIC(216)의 동작과 호환되는 최고 전압(예를 들어, 제1 MPSV(215))이 5V인 경우 기준 전압은 5V로 설정될 수 있다. 제1 MPSV(215)의 범위 및 대응하는 기준 전압은 소정 개수의 실시형태에서 다양한 전압 크기로 설정될 수 있다. 비교기는 일부 실시형태에서 제1 MPSV(215)가 제1 기준 전압보다 더 높을 때 논리 하이 레벨의 전력 오프 신호(224)를 생성할 수 있고, 제1 MPSV(215)가 제2 기준 전압보다 더 낮을 때 논리 로우 레벨의 전력 오프 신호(224)를 생성할 수 있다. 제1 기준 전압은, 예를 들어, 제2 기준 전압보다 더 높을 수 있다.
전압 변환기 구성 요소(225)는 제1 MPSV(215)를 본 명세서에 설명된 메모리 구성 요소(107)의 동작과 호환되는 더 감소된 전압(230)으로 변환할 수 있다. 제1 MPSV(215)는 PPS(201) 또는 BPC(211)로부터 CVM(214)에 초기 제공된 전압에 비해 감소된 전압일 수 있다. 전압 변환기 구성 요소(225)는 낮은-드롭아웃(low-dropout: LDO) 조정기(226), 벅-부스트 변환기(227), 벅 조정기(228) 및/또는 부스트 조정기(229)를 포함할 수 있다.
LDO 조정기(226)는 더 감소된 전압(230)을 출력하기 위해 벅-부스트 변환기(227)의 출력 전압을 조정할 수 있는 매우 작은 입력-출력 차동 전압에서 동작하는 선형 전압 조정기일 수 있다. 다수의 LDO 조정기(226)는 도 1의 메모리 서브시스템(104)에서 사용되는 더 감소된 전압(230)의 수에 기초하여 제공될 수 있다.
벅-부스트 변환기(227)는 제1 MPSV(215)를 검출할 수 있고, 이는 제1 MPSV(215)가 벅-부스트 변환기(227)로부터 출력되도록 의도된 더 감소된 전압(230)보다 더 높을 때 벅-모드에서 동작할 수 있다. 벅-부스트 변환기(227)는 검출된 제1 MPSV(215)가 벅-부스트 변환기(227)로부터 출력되도록 의도된 전압보다 더 낮을 때 부스트-모드에서 동작할 수 있다. 벅-부스트 변환기(227)는 소정 개수의 실시형태에서 정전압(constant voltage)을 출력하는 데 기여할 수 있다.
벅 조정기(228)는 입력 전압을 감소시켜(예를 들어, 제1 MPSV(215)를 더 감소된 전압(230)으로 감소시켜) 미리 결정된 출력 전압을 생성할 수 있는 전압 감소형 직류(DC)/DC 변환기일 수 있다. 벅 조정기(228)는 특정 기간 동안 턴온/턴오프되는 스위칭 디바이스를 사용할 수 있고, 스위치가 턴온된 동안 입력 전력 공급원(예를 들어, 제1 MPSV(215))이 회로에 연결되고, 스위치가 턴오프된 동안 입력 전력 공급원이 회로에 연결되지 않는 구조를 가질 수 있다. 벅 조정기(228)는 이러한 방식으로 주기적으로 회로에 연결되거나 회로로부터 분리되는 펄스 형태를 갖는 전압을 인덕터-커패시터(LC) 필터를 통해 평균화함으로써 DC 전압을 출력할 수 있다. 벅 조정기(228)는 벅 조정기(228)의 출력 전압(예를 들어, 더 감소된 전압(230))이 벅 조정기(228)의 입력 전압(예를 들어, 제1 MPSV(215))보다 더 낮은 전압을 가질 수 있도록 DC 전압을 주기적으로 초핑(chopping)함으로써 펄스 전압을 평균화함으로써 출력 전압을 생성하는 원리를 사용할 수 있다.
부스트 조정기(229)는 전압 부스트형 DC/DC 변환기일 수 있다. 부스트 조정기(229)에서 스위치가 턴온되면 제1 MPSV(215)는 인덕터의 두 단자에 연결되어 충전 전류를 형성할 수 있다. 스위치가 턴오프되면 충전 전류가 부하로 전달될 수 있다. 따라서, 부스트 조정기(229)의 출력 단자의 전류량은 부스트 조정기(229)의 입력 단자의 전류량보다 작을 수 있다. 부스트 조정기(229)의 동작 원리로 인한 손실은 없기 때문에, 부스트 조정기(229)의 출력 전압은 "입력 전류 * 입력 전압 = 출력 전류 * 출력 전압" 관계에 기초하여 부스트 조정기(229)의 입력 전압(예를 들어, 제1 MPSV(215))보다 더 높을 수 있다.
CVM(214)은 PMIC(216)에 결합될 수 있고, PPS(201)로부터 수신된 1차 공급 전압(202)을 제1 MPSV(215)로 감소시키도록 구성될 수 있다. 감소는, 1차 공급 전압(202)보다 더 낮고 PMIC(216)의 동작과 호환되는 공급 전압을 PMIC(216)에 제공하도록 선택적으로 결정될 수 있다. CVM(214)은 또한 BPC(211)에 결합될 수 있고, PPS(201)로부터 수신된 1차 공급 전압(202)을 증가시키도록 구성될 수 있다. 증가는, CVM(214)을 통해 PMIC(216)에 결합된 BPC(211)(예를 들어, 하나 이상의 재충전 가능한 배터리 및/또는 그 커패시터)의 특성에 적어도 부분적으로 기초하여 선택적으로 결정될 수 있다.
CVM(214)은, CVM(214)의 일부인 모니터링 유닛(219)에 의해 모니터링되는 1차 공급 전압(202)의 상태에 기초하여, CVM(214)의 다수의 커패시터(222)의 다수의 상이한 연결 간을 선택하기 위한 신호를 제공하도록 구성될 수 있다. 1차 공급 전압(202)이 PMIC(216)의 동작과 호환되는 전압 범위보다 더 높다는 모니터링 유닛(219)의 결정에 응답하여, 모니터링 유닛(219)은 CVM(214)의 일부인 PPCC(220)에 신호를 전송할 수 있다. PPCC(220)는, 소정 개수의 실시형태에서, 1차 공급 전압(202)의 특정 전압 크기를 PMIC(216)의 동작과 호환되는 제1 MPSV(215)로 감소시키기 위해 CVM(214)의 다수의 커패시터(222) 중에서 연결할 특정 개수의 (예를 들어, 연결 대상) 커패시터를 결정하고, 다수의 커패시터(222) 중에서 특정 개수의 커패시터를 연결할 것을 CVM(214)에 지시하고, 제1 MPSV(215)를 PMIC(216)에 출력할 것을 CVM(214)에 지시하도록 구성될 수 있다.
PPS(201)가 메모리 서브시스템(104) 및/또는 PMIC(216)의 동작과 호환되는 임계 전압보다 더 낮은 1차 공급 전압(202)을 제공한다는 모니터링 유닛(219)의 결정에 앞서, CVM(214)(예를 들어, 그 모니터링 유닛(219))은 신호를 BPCC(221)에 전송하도록 구성될 수 있다. 제1 MPSV(215)와 제2 MPSV(212)는 각각 상이한 전압 크기를 가질 수 있다. 예를 들어, 일부 실시형태에서, 제1 MPSV(215)는 4V일 수 있고 제2 MPSV(212)는 36V일 수 있지만, 실시형태는 이것으로 제한되지 않는다. BPCC(221)는 BPC(211)에 의해 저장되기 위해 1차 공급 전압(202)을 증가시킬 것을 CVM(214)에 지시하고, 1차 공급 전압(202)을 증가된 1차 공급 전압으로 증가시키기 위해 다수의 커패시터(222) 중에서 특정 개수의 (예를 들어, 연결 대상) 커패시터를 연결할 것을 CVM(214)에 지시하도록 구성될 수 있다. 증가된 1차 공급 전압의 크기는 BPC(211)(예를 들어, 하나 이상의 재충전 가능한 배터리 및/또는 그 커패시터)의 특성에 적어도 부분적으로 기초할 수 있다. BPCC(221)는 증가된 1차 공급 전압(예를 들어, 제2 MPSV(212))을 CVM(214)으로부터 BPC(211)에 의해 저장되기 위해 BPC(211)로 출력할 것을 지시하도록 추가로 구성될 수 있다.
1차 공급 전압(202)이 메모리 서브시스템(104) 및/또는 PMIC(216)가 동작하기 위한 임계 전압보다 더 낮다는 모니터링 유닛(219)의 결정에 응답하여, 모니터링 유닛(219)은 BPC(211)로부터 CVM(214)으로 백업 전압(213)을 제공하기 위해 BPCC(221)에 신호를 전송하도록 구성될 수 있다. BPCC(221)로부터의 신호에 응답하여, CVM(214)은 BPC(211)로부터 백업 전압(213)을 수신할 수 있다. 본 명세서에 설명된 바와 같이, 백업 전압(213)의 크기는 1차 공급 전압(202)보다 더 낮지 않다. 예를 들어, 백업 전압(213)의 크기는 소정 개수의 실시형태에서 1차 공급 전압(202)보다 더 높을 수 있다. CVM(214)은 PMIC(216)로 출력하기 위해 감소된 백업 전압을 생성할 수 있고, PMIC(216)는 감소된 백업 전압을 메모리 구성 요소(107)의 동작과 호환되는 감소된 전압으로 변환할 수 있다. 1차 공급 전압(202)이 임계 전압보다 더 낮게 되는 것은 1차 공급 전압(202)의 감소의 다른 가능한 원인들 중에서도 특히, 1차 공급 전압(202)의 크기의 감소 및/또는 PPS(201)와의 연결이 중단된 것에 기초할 수 있다.
모니터링 유닛(219)으로부터의 신호에 응답하여, CVM(214)의 BPCC(221)는 BPC(211)로부터 수신된 백업 전압을 감소된 백업 전압으로 감소시키기 위해 CVM(214)의 다수의 커패시터(222) 중에서 연결할 특정 개수의 (예를 들어, 연결 대상) 커패시터를 결정하도록 구성될 수 있다. BPCC(221)는 다수의 커패시터(222) 중에서 특정 개수의 커패시터를 연결할 것을 CVM(214)에 지시하고, 감소된 백업 전압을 PMIC(216)에 출력할 것을 CVM(214)에 지시할 수 있다. 예를 들어, (예를 들어, CVM(214)으로부터 수신된 제2 MPSV(212)를 통해 충전되는 것에 의해) BPC(211)에 의해 저장된 백업 전압은 36V일 수 있고, BPCC(221)는 소정 개수의 실시형태에서 백업 전압의 9분의 1(36 ÷ 9 = 4)을 PMIC(216)에 출력하기 위해 다수의 커패시터 중에서 특정 개수의 커패시터를 직렬로 연결할 수 있다고 결정할 수 있다.
1차 공급 전압(202)이 임계 전압보다 더 낮다는 모니터링 유닛(219)의 결정에 응답하여, PPS(201)와의 커넥터/인터페이스(103)는 PPS(201)로부터 메모리 서브시스템(104)을 분리시키도록 구성될 수 있다. 소정 개수의 실시형태에서, 모니터링 유닛(219)은 PPS(201)로부터 메모리 서브시스템(104)을 분리시킬 것을 커넥터/인터페이스(103)에 지시하는 신호를 전송할 수 있다. BPCC(221)는 메모리 구성 요소(107-1, .., 107-N) 중 하나 이상에 의해 소정 개수의 동작을 수행할 수 있도록 BPC(211)로부터 백업 전압을 수신할 것을 CVM(214)에 지시할 수 있다. 이러한 동작은 소정 개수의 실시형태에서 소정 개수의 NVM 셀에 의해 저장하기 위해 메모리 구성 요소(107)에 의해 저장된 데이터 값이 메모리 구성 요소(107)로부터 이동되는 것을 포함할 수 있다. 예를 들어, 적어도 일부 데이터 값은 VM 구성 요소에 (예를 들어, 다른 가능한 유형의 VM 중에서도 특히 하나 이상의 DRAM 셀 어레이에) 저장될 수 있고, 이러한 데이터 값은 1차 공급 전압(202)이 임계 전압보다 더 낮을 때 저장되지 않음으로써 손실될 수 있다.
데이터 값의 손실 가능성을 감소(예를 들어, 방지)하기 위해, 데이터 값은 NVM 구성 요소의 NVM 셀에 저장하기 위해 VM 구성 요소로부터 이동될 수 있다. NVM 구성 요소는 소정 개수의 실시형태에서 다른 가능한 유형의 NVM 중에서도 특히 하나 이상의 NAND 플래시 셀 어레이일 수 있다. VM 구성 요소는 메모리 서브시스템(104)(예를 들어, 도 1에 도시된 SSD) 상에 위치(예를 들어, 형성)될 수 있다. NVM 구성 요소는 소정 개수의 실시형태에서 메모리 서브시스템(104) 또는 다른 메모리 서브시스템(도시되지 않음) 상에 위치(예를 들어, 형성)될 수 있다. BPC(211)로부터 백업 전압을 수신하고/하거나 백업 전압을 PMIC(216) 및/또는 메모리 구성 요소(107)의 동작과 호환되는 전압으로 감소시키면 데이터 값의 손실 가능성을 감소시키기 위해 이동시키는 것을 포함하여 메모리 구성 요소(107)에 의해 하나 이상의 동작을 수행할 수 있다.
도 3은 본 발명의 일부 실시형태에 따라 도 1의 114 및 도 2의 214에 도시된 바와 같이 CVM을 동작시키는 예시적인 방법(335)의 흐름도이다. 방법(335)은 하드웨어, 소프트웨어(예를 들어, 처리 디바이스에서 런닝(run)되거나 실행되는 명령어) 또는 이들의 조합을 포함할 수 있는 처리 논리 회로에 의해 수행될 수 있다. 이러한 하드웨어는 소정 개수의 실시형태에서 처리 디바이스, 회로부, 전용 논리 회로, 프로그래밍 가능 논리 회로, 마이크로코드, 디바이스의 하드웨어, 집적 회로 등 중에서 하나 이상을 포함할 수 있다.
소정 개수의 실시형태에서, 방법(335)은 제어기(105), 프로세서(106), 및/또는 PM 구성 요소(도 1과 관련하여 110에 도시되고 설명되고 및/또는 도 2와 관련하여 210에서 도시되고 설명됨) 중 하나 이상의 구성 요소에 의해 수행될 수 있다. 특정 순위 또는 순서로 도시되어 있지만, 달리 명시되지 않는 한, 방법(335)에서 프로세스의 순서는 수정될 수 있다. 따라서, 예시된 실시형태는 단지 예로서 이해되어야 하며, 예시된 프로세스는 상이한 순서로 수행될 수 있고, 일부 프로세스는 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 프로세스는 다양한 실시형태에서 생략될 수 있다. 따라서, 모든 실시형태에서 모든 프로세스가 필요한 것은 아니다. 다른 프로세스 흐름도 가능하다.
블록(336)에서, 처리 디바이스는 1차 공급 전압(202)의 크기의 결정을 수신한다. 1차 공급 전압(202)은 PMIC(216)가 동작하도록 구성된 최고 공급 전압보다 더 높을 수 있다. 1차 공급 전압(202)은 소정 개수의 실시형태에서 메모리 서브시스템(104)(예를 들어, SSD) 상의 CVM(214)에 입력될 수 있다. 1차 공급 전압(202)의 크기는, 소정 개수의 실시형태에서 CVM(214)의 일부인 모니터링 유닛(219)의 일부로서 형성되거나, 커넥터/인터페이스(103), 제어기(105), 및/또는 프로세서(106)의 일부로서 형성되거나, 또는 메모리 서브시스템(104) 상의 다른 곳에 형성된 전압 검출기(도시되지 않음)에 의해 결정될 수 있다. CVM(214)은 메모리 서브시스템(104)의 PMIC(216)에 결합될 수 있다.
블록(337)에서, 처리 디바이스는 (예를 들어, CVM(214)에 의해) 제1 MPSV(215)를 PMIC 공급 전압으로서 PMIC(216)에 선택적으로 제공한다. 소정 개수의 실시형태에서, 제1 MPSV(215)는 PMIC(216)가 동작하도록 구성된 최고 공급 전압보다 더 높지 않다.
소정 개수의 실시형태에서, 처리 디바이스는 (예를 들어, CVM(214)에 의해) 제2 MPSV(212)를 메모리 서브시스템(104)의 BPC(211)에 선택 가능하게 제공할 수 있다. 소정 개수의 실시형태에서, 제2 MPSV는 1차 공급 전압(202)보다 더 낮지 않다. 제2 MPSV(212)는 BPC(211)를 충전하기 위해 이용될 수 있다.
소정 개수의 실시형태에서, 처리 디바이스는 PMIC(216)의 전압 변환기 구성 요소(225)를 사용하여 제1 MPSV(215)를 메모리 서브시스템(104)의 선택된 메모리 구성 요소(107)의 동작과 호환되는 더 감소된 전압으로 선택 가능하게 감소시킬 것을 지시한다. 소정 개수의 실시형태에서, 처리 디바이스는 감소된 1차 공급 전압(202)에 응답하여 메모리 서브시스템(104)의 메모리 구성 요소(107)에 동작을 수행할 수 있도록 제2 MPSV(212)를 통해 충전될 것을 BPC(211)에 지시한다.
소정 개수의 실시형태에서, 메모리 서브시스템(104)의 처리 디바이스는 SSD의 선택된 메모리 구성 요소(107)에 동작을 수행하기 위한 명령어를 메모리 서브시스템(104)과 분리된 호스트로부터 수신하도록 구성될 수 있다. 메모리 서브시스템(104)의 처리 디바이스는 동작의 수행을 지시하도록 더 구성될 수 있다. 동작은 CVM(214)의 PPCC(220)에 의해 CVM(214)에 지시하여 1차 공급 전압(202)에 조절을 수행하여, 제1 MPSV(215)가 PMIC(216)의 동작과 호환되는 미리 결정된 전압 범위 내에 있도록 하는 것에 의해 및/또는 CVM(221)의 BPCC(221)에 의해 CVM(214)에 지시하여 BPC(211)로부터 수신된 백업 전압에 조절을 수행하여, 감소된 백업 전압이 PMIC(216)의 동작과 호환되는 미리 결정된 전압 범위 내에 있도록 하는 것에 의해 선택적으로 수행될 수 있다.
도 4는 본 발명의 일부 실시형태에 따라 도 3에 예시된 예시적인 방법(350)의 추가 흐름도(440)이다. 블록(441)에서, 처리 디바이스는 감소된 1차 공급 전압(202)을 검출한 것에 응답하여 BPC(211)로부터의 백업 전압을 CVM(214)으로 출력할 것을 지시한다. 블록(442)에서, 처리 디바이스는 CVM(214)에 의해 백업 전압에 대략 조절을 수행하여, 감소된 백업 전압이 PMIC(216)의 동작과 호환되는 미리 결정된 전압 범위 내에 있도록 지시한다. 블록(443)에서, 처리 디바이스는 PMIC(216)에 의해 CVM(214)으로부터 수신된 감소된 백업 전압에 미세 조절을 수행하여, 더 감소된 전압이 메모리 서브시스템(104) 상의 선택된 메모리 구성 요소(107)(예를 들어, 메모리 셀 어레이)에서의 동작의 수행과 호환되는 미리 결정된 전압 범위 내에 있도록 지시한다.
블록(444)에서, 대략 조절을 수행하는 것은 PMIC(216)의 동작과 호환되는 미리 결정된 전압 범위가 미세 조절에 의해 야기되는 선택된 어레이의 동작과 호환되는 미리 결정된 전압 범위보다 더 넓은 것을 포함할 수 있다. 예를 들어, 대략 조절은 36V의 백업 전압을 CVM(214)에 의해 PMIC(216)의 동작과 호환되는 3-5V 범위를 갖는 감소된 백업 전압(예를 들어, 제1 MPSV(215))으로 감소시킬 수 있는 반면, PMIC(216)에 의해 수행되는 미세 조절은 더 감소된 전압을 선택된 어레이의 동작과 호환되는 0.5-1.5V 범위 내에 있도록 할 수 있다. 방금 설명된 대략 조절은 소정 개수의 실시형태에서 3-5V 범위를 갖는 제1 MPSV(215)를 제공하기 위해 임계 전압 미만으로 감소되지 않는 1차 공급 전압(202)에 수행될 수 있다. 예를 들어, 대략 조절은 입력 전압의 정상 동작 범위 내에 있는 12V의 크기를 갖는 1차 공급 전압(202)에 수행될 수 있다.
블록(445)에서, 미세 조절을 수행하는 것은 선택된 어레이에서의 소정 개수의 동작의 수행과 호환되는 더 감소된 전압의 값이 PMIC(216)의 동작과 호환되는 감소된 백업 전압(또는 제1 MPSV(215))의 값보다 더 작은 것을 포함할 수 있다. 예를 들어, 선택된 어레이의 동작과 호환되는 0.5-1.5V 범위의 전압 크기는 PMIC(216) 동작과 호환되는 3-5V 범위의 전압 크기보다 작다.
도 5는 기계로 하여금 본 명세서에서 논의된 방법들 중 임의의 하나 이상을 수행하게 하는 명령어 세트를 실행할 수 있는 컴퓨터 시스템(550)의 예시적인 기계를 도시한다. 일부 실시형태에서, 컴퓨터 시스템(550)은 도 1의 메모리 디바이스/SSD(104)와 같은 메모리 서브시스템을 포함하거나, 메모리 서브시스템에 결합되고/되거나, 메모리 서브시스템을 이용하는 호스트 시스템(예를 들어, 도 1과 관련하여 설명된 호스트 시스템)에 대응할 수 있다. 컴퓨터 시스템(550)은 운영 체제 상의 제어기(105) 및/또는 프로세서(106)의 동작을 실행하여, 도 1의 PM 구성 요소(110) 및/또는 도 2의 PM 구성 요소(210)에 의해 수행되는 동작을 포함하는 동작을 수행하는 데 사용될 수 있다. 소정 개수의 실시형태에서, 기계는 LAN, 인트라넷, 엑스트라넷 및/또는 인터넷의 다른 기계에 연결(예를 들어, 네트워크 연결)될 수 있다. 기계는 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 기계의 역할로 동작하거나, 피어-투-피어(또는 분산) 네트워크 환경에서 피어 기계로 동작하거나, 또는 클라우드 컴퓨팅 인프라 또는 환경에서 서버 또는 클라이언트 기계로 동작할 수 있다.
기계는 개인용 컴퓨터(PC), 태블릿 PC, 셋톱박스(STB), 개인 휴대 정보 단말기(PDA), 휴대폰, 웹 기기, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 이 기계에서 취해질 조치를 지정하는 명령어 세트(순차적 또는 기타)를 실행할 수 있는 임의의 기계일 수 있다. 또한, 단일 기계가 예시되어 있지만, "기계"라는 용어는 또한 본 명세서에서 논의된 방법 중 임의의 하나 이상을 수행하기 위해 명령어 세트(또는 다수의 세트)를 개별적으로 또는 공동으로 실행하는 임의의 기계 집합을 포함하는 것으로 간주되어야 한다.
예시적인 컴퓨터 시스템(550)은 버스(557)를 통해 서로 통신하는, 처리 디바이스(552), 주 메모리(554), 정적 메모리(558) 및 데이터 저장 시스템(502)을 포함한다. 주 메모리(554)는 소정 개수의 실시형태에서 다른 가능한 것들 중에서도 특히, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 랜덤 액세스 메모리(DRAM), 예를 들어, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM)일 수 있다. 정적 메모리(558)는 소정 개수의 실시형태에서 다른 가능한 것들 중에서도 특히 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM)일 수 있다. 데이터 저장 시스템(502)은 도 1과 관련하여 설명된 메모리 서브시스템(104), 메모리 디바이스 및 104에 대응할 수 있다.
처리 디바이스(552)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스를 나타낼 수 있다. 보다 구체적으로, 처리 디바이스는 복잡 명령어 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령어 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어(VLIW) 마이크로프로세서, 또는 다른 명령어 세트를 구현하는 프로세서, 또는 명령어 세트의 조합을 구현하는 프로세서일 수 있다. 처리 디바이스(552)는 또한 주문형 집적 회로(ASIC), 전계 프로그래밍 가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 처리 디바이스(552)는 본 명세서에서 논의된 동작 및 단계를 수행하기 위한 명령어(553)를 실행하도록 구성된다. 컴퓨터 시스템(550)은 네트워크(556)를 통해 통신하기 위한 네트워크 인터페이스 디바이스(555)를 더 포함할 수 있다.
데이터 저장 시스템(502)은 본 명세서에 설명된 방법 또는 기능 중 임의의 하나 이상을 구현하는 하나 이상의 명령어(553) 세트 또는 소프트웨어를 저장하는 기계 판독 가능 저장 매체(559)(컴퓨터 판독 가능 매체라고도 함)를 포함할 수 있다. 명령어(553)는 또한 컴퓨터 시스템(550)에 의해 실행되는 동안 주 메모리(554) 내에 및/또는 처리 디바이스(552) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 주 메모리(554) 및 처리 디바이스(552)는 또한 기계 판독 가능 저장 매체에 기여한다. 기계 판독 가능 저장 매체(559), 데이터 저장 시스템(502) 및/또는 주 메모리(554)는 도 1의 메모리 서브시스템(104)에 대응할 수 있다.
소정 개수의 실시형태에서, 명령어(553)는 전력 관리 구성 요소에 대응하는 기능을 구현하기 위한 명령어를 포함할 수 있다. 기능은 예를 들어 다른 것들 중에서도 특히 BPC(211), CVM(214) 및 PMIC(216)를 포함하는, 도 2의 PM 구성 요소(210)의 기능에 대응할 수 있다. 기계 판독 가능 저장 매체(559)가 예시적인 실시형태에서 단일 매체인 것으로 도시되어 있지만, "기계 판독 가능 저장 매체"라는 용어는 하나 이상의 명령어 세트를 저장하는 단일 매체 또는 다수의 매체를 포함하는 것으로 간주되어야 한다. "기계 판독 가능 저장 매체"라는 용어는 또한 기계에 의해 실행되기 위한 명령어 세트를 저장하거나 인코딩할 수 있고 기계로 하여금 본 발명의 방법 중 임의의 하나 이상을 수행하게 할 수 있는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서 "기계 판독 가능 저장 매체"라는 용어는 솔리드 스테이트 메모리, 광학 매체 및 자기 매체를 포함하지만 이들로 제한되지는 않는다.
전술한 상세한 설명의 일부 부분은 컴퓨터 메모리 내의 데이터 값(비트)에 대한 연산을 나타내는 알고리즘 및 상징적 표현의 관점에서 제시되었다. 이러한 알고리즘 설명 및 표현은 데이터 처리 기술 분야에 통상의 지식을 가진 자가 자신의 일의 본질을 이 기술 분야에 통상의 지식을 가진 자에게 가장 효과적으로 전달하는 데 사용하는 방식이다. 알고리즘은 여기에서 일반적으로 원하는 결과를 초래하는 일관된 동작 시퀀스로 간주된다. 연산은 물리량의 물리적 조작을 요구하는 것이다. 반드시 그런 것은 아니지만 통상적으로 이러한 양은 저장, 결합, 비교 및 기타 조작이 가능한 전기 또는 자기 신호의 형태를 취한다. 주로 일반적으로 사용된다는 이유로 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 숫자 등으로 지칭하는 것이 종종 편리한 것으로 입증되었다.
그러나, 이들 용어 및 유사한 용어는 모두 적절한 물리량과 연관되어야 하며 이러한 양에 적용된 편리한 라벨일 뿐이라는 것을 명심해야 한다. 본 발명은 컴퓨터 시스템의 레지스터 및 메모리 내 물리적 (전자적) 양으로 표현된 데이터를 컴퓨터 시스템 메모리 또는 레지스터 또는 기타 이러한 정보 저장 시스템 내 물리적 양으로 유사하게 표현된 다른 데이터로 조작하고 변환하는, 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 동작 및 프로세스를 언급할 수 있다.
본 발명은 또한 본 명세서의 동작을 수행하기 위한 장치에 관한 것이다. 이 장치는 의도된 목적을 위해 특별히 구성될 수 있고 또는 이 장치는 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성된 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은 컴퓨터 시스템 버스에 각각 연결된, 플로피 디스크, 광학 디스크, CD-ROM 및 자기 광학 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 명령어를 저장하기에 적합한 임의의 유형의 매체 등을 포함하는 임의의 유형의 디스크를 포함하지만 이로 제한되지 않는 컴퓨터 판독 가능 저장 매체에 저장될 수 있다.
본 명세서에 제시된 알고리즘 및 디스플레이는 본질적으로 임의의 특정 컴퓨터 또는 기타 장치와 관련이 없다. 다양한 범용 시스템이 본 명세서의 내용에 따라 프로그램과 함께 사용될 수 있고, 또는 본 방법을 수행하기 위해 보다 전문화된 장치를 구성하는 것이 편리한 것으로 입증될 수 있다. 이러한 다양한 시스템에 대한 구조는 본 명세서의 설명에 제시된 바와 같이 나타날 것이다. 또한, 본 발명은 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 본 명세서에 설명된 발명의 내용을 구현하기 위해 다양한 프로그래밍 언어가 사용될 수 있는 것으로 이해된다.
본 발명은 본 발명에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 기타 전자 디바이스)을 프로그래밍하는 데 사용될 수 있는 명령어를 저장하는 기계 판독 가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 기계 판독 가능 매체는 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하기 위한 임의의 메커니즘을 포함한다. 일부 실시형태에서, 기계 판독 가능(예를 들어, 컴퓨터 판독 가능) 매체는 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 구성 요소 등과 같은 기계 판독 가능 저장 매체를 포함한다.
전술한 명세서에서, 본 발명의 실시형태는 특정 예시적인 실시형태를 참조하여 설명되었다. 이하의 청구 범위에 제시된 본 발명의 실시형태의 더 넓은 사상 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음이 명백할 것이다. 따라서, 본 명세서 및 도면은 본 발명을 제한하는 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (19)

  1. 메모리 서브시스템으로서,
    상기 메모리 서브시스템의 1차 공급 전압보다 더 낮은 최고 PMIC 공급 전압에서 동작과 호환되는 전력 관리 집적 회로(PMIC)로서, PMIC 공급 전압에 기초하여 상기 메모리 서브시스템의 동작을 위해 복수의 전압을 출력하도록 구성된 상기 전력 관리 집적 회로(PMIC); 및
    상기 PMIC에 결합된 용량성 전압 수정기(capacitive voltage modifier: CVM)를 포함하되, 상기 CVM은,
    상기 메모리 서브시스템의 1차 공급 전압을 입력으로서 수신하고;
    제1 수정된 1차 공급 전압(MPSV)을 상기 PMIC 공급 전압으로서 상기 PMIC에 제공하도록 구성되고, 상기 제1 MPSV는 상기 최고 PMIC 공급 전압보다 더 높지 않은, 메모리 서브시스템.
  2. 제1항에 있어서,
    상기 CVM에 결합된 백업 전력 구성 요소(BPC)를 더 포함하되, 상기 BPC는 상기 메모리 서브시스템의 백업 전력 공급원으로서 동작하도록 구성되고,
    상기 CVM은 상기 BPC를 충전하기 위해 제2 MPSV를 제공하도록 더 구성되고,
    상기 제2 MPSV는 상기 메모리 서브시스템의 1차 공급 전압보다 더 낮지 않은, 메모리 서브시스템.
  3. 제1항에 있어서, 상기 CVM은 복수의 병렬 결합된 커패시터를 통해 백업 전력 구성 요소를 충전하기 위해 상기 1차 공급 전압을 제2 MPSV로 선택적으로 조절하도록 더 구성된, 메모리 서브시스템.
  4. 제1항에 있어서,
    상기 CVM은 복수의 직렬 결합된 커패시터를 통해 상기 1차 공급 전압을 상기 제1 MPSV로 선택적으로 조절하도록 더 구성되고;
    상기 PMIC는 상기 CVM으로부터 수신된 상기 제1 MPSV를 상기 PMIC로부터 출력될 상기 메모리 서브시스템을 동작시키기 위한 상기 복수의 전압으로 변환하도록 더 구성된, 메모리 서브시스템.
  5. 제1항에 있어서, 상기 CVM은,
    상기 최고 PMIC 공급 전압보다 더 높은 복수의 상이한 1차 공급 전압을 입력으로서 수신하고;
    상기 제1 MPSV를 상기 PMIC 공급 전압으로서 상기 PMIC에 제공하기 위해 상기 복수의 상이한 1차 공급 전압 각각을 감소시키도록 더 구성된, 메모리 서브시스템.
  6. 제1항에 있어서,
    상기 CVM은,
    모니터링되는 상기 1차 공급 전압의 상태에 기초하여, 상기 CVM의 복수의 커패시터를 연결하는 복수의 연결 중에서,
    상기 제1 MPSV를 상기 PMIC에 출력하고;
    제2 MPSV를 백업 전력 구성 요소에 출력하는
    것을 가능하게 하는 연결을 선택하기 위한 신호를 제공하도록 더 구성되고;
    상기 제1 MPSV와 제2 MPSV는 각각 상이한 전압 크기를 갖는, 메모리 서브시스템.
  7. 제1항에 있어서,
    상기 PMIC는 상기 CVM으로부터 수신된 상기 제1 MPSV를 상기 메모리 서브시스템의 메모리 셀 어레이의 동작과 호환되는 감소된 전압으로 감소시키도록 더 구성되고;
    상기 감소된 전압은 상기 어레이의 동작을 위해 상기 PMIC로부터 선택적으로 출력되고;
    제2 MPSV에 대응하는 증폭된 전압은 백업 전력 구성 요소를 충전하기 위해 상기 CVM으로부터 선택적으로 출력되는, 메모리 서브시스템.
  8. 메모리 서브시스템으로서,
    상기 메모리 서브시스템에 결합된 1차 전력 공급원(PPS)으로부터 수신된 1차 공급 전압을 감소시키도록 구성된 용량성 전압 수정기(CVM)를 포함하고;
    상기 감소는, 상기 1차 공급 전압보다 더 낮고 상기 PMIC의 동작과 호환되는 전력 관리 집적 회로(PMIC) 공급 전압을 제공하도록 선택적으로 결정되는, 메모리 서브시스템.
  9. 제8항에 있어서,
    상기 CVM은 상기 PPS로부터 수신된 상기 1차 공급 전압을 증가시키도록 더 구성되고;
    상기 증가는 상기 CVM을 통해 상기 PMIC에 결합된 백업 전력 구성 요소(BPC)의 특성에 적어도 부분적으로 기초하여 선택적으로 결정되는, 메모리 서브시스템.
  10. 제8항에 있어서,
    상기 1차 공급 전압이 상기 메모리 서브시스템이 동작하기 위한 임계 전압보다 더 낮은 것에 응답하여, 상기 메모리 서브시스템은 BPC로부터 상기 CVM으로 백업 전압을 제공하도록 구성되고;
    상기 CVM은 상기 BPC로부터 상기 백업 전압을 수신하고, 상기 백업 전압은 상기 1차 공급 전압보다 더 낮지 않고,
    상기 CVM은 상기 PMIC로 출력하기 위해 감소된 백업 전압을 생성하고;
    상기 PMIC는 상기 감소된 백업 전압을 메모리 구성 요소의 동작과 호환되는 감소된 전압으로 변환하는, 메모리 서브시스템.
  11. 제8항에 있어서,
    상기 CVM의 일부인 백업 전력 제어 구성 요소를 더 포함하되, 상기 백업 전력 제어 구성 요소는,
    BPC로부터 수신된 백업 전압을 감소된 백업 전압으로 감소시키기 위해 상기 CVM의 복수의 커패시터 중에서 연결할 특정 개수의 커패시터를 결정하고;
    상기 복수의 커패시터 중 특정 개수의 커패시터를 연결할 것을 상기 CVM에 지시하고; 그리고
    상기 감소된 백업 전압을 상기 PMIC에 출력할 것을 상기 CVM에 지시하도록 구성된, 메모리 서브시스템.
  12. 제8항에 있어서,
    상기 CVM의 일부인 백업 전력 제어 구성 요소를 더 포함하되, 상기 백업 전력 제어 구성 요소는,
    상기 PPS가 임계 전압보다 더 낮은 1차 공급 전압을 제공한다고 결정하기 전에 BPC의 용량성 저장 구성 요소(CSC)에 의해 저장되기 위해 상기 1차 공급 전압을 증가시킬 것을 상기 CVM에 지시하고;
    상기 CSC의 특성에 적어도 부분적으로 기초하여 상기 1차 공급 전압을 증가된 1차 공급 전압으로 증가시키기 위해 복수의 커패시터 중에서 특정 개수의 커패시터를 연결할 것을 상기 CVM에 지시하고;
    상기 CSC에 의해 저장되기 위해 상기 증가된 1차 공급 전압을 출력할 것을 상기 CVM에 지시하도록 구성된, 메모리 서브시스템.
  13. 제8항에 있어서,
    상기 1차 공급 전압이 상기 메모리 서브시스템이 동작하기 위한 임계 전압보다 더 낮다는 상기 CVM의 일부인 모니터링 디바이스의 결정에 응답하여, 상기 PPS와 연결된 커넥터는 상기 PPS로부터 상기 메모리 서브시스템을 분리시키도록 구성되고;
    상기 CVM은 메모리 구성 요소에 의해 소정 개수의 동작을 수행할 수 있도록 BPC로부터 백업 전압을 수신하고;
    상기 소정 개수의 동작은 상기 메모리 구성 요소에 의해 저장된 데이터 값이 소정 개수의 비휘발성 메모리 셀에 의해 저장하기 위해 이동되는 것을 포함하는, 메모리 서브시스템.
  14. 방법으로서,
    처리 디바이스에 의해, 전력 관리 집적 회로(PMIC)가 동작하도록 구성된 최고 공급 전압보다 더 높은 1차 공급 전압을 수신하는 단계; 및
    상기 처리 디바이스에 의해, 제1 수정된 1차 공급 전압(MPSV)을 상기 PMIC 공급 전압으로서 상기 PMIC에 선택적으로 제공하는 단계를 포함하되, 상기 제1 MPSV는 상기 PMIC가 동작하도록 구성된 최고 공급 전압보다 더 높지 않은, 방법.
  15. 제14항에 있어서, 용량성 전압 수정기(CVM)에 의해 상기 제1 MPSV가 상기 PMIC에 선택적으로 제공되는, 방법.
  16. 제14항에 있어서,
    용량성 전압 수정기(CVM)에 의해 제2 MPSV를 백업 전력 구성 요소(BPC)에 선택적으로 제공하는 단계로서, 상기 제2 MPSV는 상기 1차 공급 전압보다 더 낮지 않은, 상기 제2 MPSV를 선택적으로 제공하는 단계를 더 포함하며,
    상기 제2 MPSV를 통해 상기 BPC가 충전되는, 방법.
  17. 제14항에 있어서,
    상기 1차 공급 전압이 감소된 것에 응답하여, 백업 전력 구성 요소(BPC)의 출력 전압이 용량성 전압 수정기(CVM)에 제공되며, 또한
    상기 PMIC에 전력을 공급하기 위해 상기 BPC의 출력 전압이 수정되는, 방법.
  18. 제14항에 있어서,
    상기 처리 디바이스에 의해, 감소된 1차 공급 전압을 검출한 것에 응답하여 백업 전력 구성 요소(BPC)로부터 용량성 전압 수정기(CVM)로 백업 전압을 출력하는 단계;
    상기 CVM에 의해 상기 백업 전압에 대략 조절을 수행하여, 감소된 백업 전압이 상기 PMIC의 동작과 호환되는 미리 결정된 전압 범위 내에 있도록 하는 단계; 및
    상기 PMIC에 의해 상기 CVM으로부터 수신된 상기 감소된 백업 전압에 미세 조절을 수행하여, 더 감소된 전압이 솔리드 스테이트 드라이브 상의 선택된 메모리 셀 어레이에서의 동작의 수행과 호환되는 미리 결정된 전압 범위 내에 있도록 하는 단계를 더 포함하고;
    상기 대략 조절을 수행하는 것은 상기 PMIC의 동작과 호환되는 상기 미리 결정된 전압 범위가 상기 미세 조절에 의해 야기되는 상기 선택된 어레이의 동작과 호환되는 상기 미리 결정된 전압 범위보다 더 넓은 것을 포함하고;
    상기 미세 조절을 수행하는 것은 상기 선택된 어레이에서의 소정 개수의 동작의 수행과 호환되는 상기 더 감소된 전압의 값이 상기 PMIC의 동작과 호환되는 상기 감소된 백업 전압의 값보다 더 작은 것을 포함하는, 방법.
  19. 삭제
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