KR102338133B1 - 전력 관리를 위한 용량성 전압 디바이더 - Google Patents

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마이크론 테크놀로지, 인크.
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Abstract

메모리 서브시스템은 메모리 서브시스템의 일차 공급 전압보다 낮은 최고 PMIC 공급 전압에서의 동작과 호환되는 전력 관리 집적 회로(PMIC)를 포함한다. PMIC는 PMIC 공급 전압을 기반으로 메모리 서브시스템의 동작을 위해 여러 전압을 출력하도록 구성된다. 메모리 서브시스템은 PMIC에 결합된 용량성 전압 디바이더(CVD)를 더 포함한다. CVD는 메모리 서브시스템의 일차 공급 전압을 입력으로 수신하고, PMIC 공급 전압으로 PMIC에 수정된 일차 공급 전압(MPSV)을 제공하도록 구성되며, MPSV는 최고 PMIC 공급 전압보다 높지 않다. .

Description

전력 관리를 위한 용량성 전압 디바이더
본 발명은 일반적으로 메모리 서브시스템에 관한 것으로, 특히 메모리 서브시스템을 위한 전력 관리를 위한 용량성 전압 디바이더에 관한 것이다.
메모리 서브시스템은 SSD(Solid-State Drive)와 같은 저장 시스템일 수 있으며 데이터를 저장하는 하나 이상의 메모리 구성요소를 포함할 수 있다. 예를 들어, 메모리 구성요소는 휘발성 메모리 구성요소 및 비휘발성 메모리 구성요소를 포함할 수 있다. 메모리 서브시스템은 메모리 구성요소를 관리하고 메모리 구성요소에 저장될 데이터를 할당할 수 있는 제어기를 포함할 수 있다. 일반적으로, 호스트 시스템은 메모리 서브시스템을 이용하여 메모리 구성요소에 데이터를 저장하고 제어기를 통해 메모리 구성요소로부터 데이터를 불러올 수 있다. 다양한 메모리 서브시스템에는 전원 할당을 관리하기 위한 전원 관리 구성요소가 포함되어 있다.
본 개시 내용은 하기에 주어진 상세한 설명 및 본 개시 내용의 다양한 실시 양태의 첨부 도면으로부터 보다 완전하게 이해될 것이다. 그러나 도면은 본 개시를 특정 실시예로 제한하기 위한 것이 아니라 단지 설명 및 이해를 위한 것이다.
도 1은 본 개시의 일부 실시예에 따른 메모리 서브시스템을 포함하는 예시적인 컴퓨팅 환경을 도시한다.
도 2는 본 개시의 일부 실시예에 따른 전력 관리 구성요소의 예를 예시한다.
도 3은 본 개시의 일부 실시예들에 따른 용량성 전압 디바이더를 동작시키는 예시적인 방법의 흐름도이다.
도 4는 본 개시의 일부 실시예에 따라 도 3에 예시된 예시적인 방법의 추가 흐름도이다.
도 5는 본 개시의 실시예가 동작할 수 있는 예시적인 컴퓨터 시스템의 블록도이다.
본 개시의 양태는 메모리 서브시스템에서 전력 관리를 위한 용량성 전압 디바이더(CVD)에 관한 것이다. 메모리 서브시스템은 이하 "메모리 장치"라고도 한다. 메모리 서브시스템의 예로 SSD(Solid-State Drive)와 같은 저장 시스템이 있다. 다양한 메모리 서브시스템은 전원으로부터의 일차 공급 전압의 수신을 관리하고 전력(예: 전압의 크기)을 적절하게 할당하여 특정 메모리 서브시스템의 하나 이상의 메모리 구성요소의 동작과 호환되도록 전원 관리(PM) 구성요소를 포함할 수 있다. PM 구성요소는 전력 관리 집적 회로(PMIC)를 포함할 수 있다.
일부 종래의 PMIC 구성요소는 메모리 장치의 다양한 요구 사항에 대한 제어를 제공하기 위해 에칭 또는 하드 코딩된 로직을 포함할 수 있다. 에칭 또는 하드 코딩된 로직을 활용하는 접근 방식에서, PMIC 구성요소는 특정 메모리 장치의 다양한 요구 사항에 대한 제어를 제공하도록 구성될 수 있다. 결과적으로, 이러한 종래의 PMIC 구성요소는 특정 애플리케이션 및/또는 특정 메모리 장치를 위해서만 사용될 수 있다. 예를 들어, 메모리 장치의 요구 사항이 변경되면 이러한 기존 PMIC 구성요소가 제대로 기능하지 않거나 제대로 동작하지 않을 수 있으며, 이로 인해 기존 PMIC 구성요소의 비축품(stockfiles)이 구식이 되어 대체불가능해질 수 있다.
에칭되거나 하드 코딩된 로직을 포함하는 PMIC 구성요소의 낭비되는 비축품을 줄이기 위해, 일부 종래의 PMIC 구성요소는 PMIC 구성요소의 양태들을 제조 후에 변경할 수 있는 eFuse를 사용한다. eFuse를 사용하는 PMIC 구성요소에서, 예를 들어 PMIC 구성요소가 설계된 메모리 장치의 다양한 요구 사항의 변경으로 인해, 특정 PMIC 구성요소가 더 이상 사용되지 않거나 필요하지 않은 경우, 하나 이상의 eFuse가 버닝(burn)될 수 있다(가령: 끊어짐). 이것은 PMIC 구성요소의 제조 후에 다양한 요구 사항이 변경된 메모리 장치와 함께 동작하도록 PMIC 구성요소가 어느 정도까지 재 프로그래밍될 수 있게 한다. 그러나 eFuse의 특성으로 인해(예: eFuse가 끊어지면 다시 끊어질 수 없음) eFuse를 사용하는 기존 PMIC 구성요소는 한정된 횟수로만 다시 프로그래밍할 수 있다.
또한, eFuse를 사용하는 종래의 PMIC 구성요소는 특정 세트의 메모리 장치 요건에 따라 동작하도록 제조 후 및/또는 판매 시점(POS) 이전에 종종 프로그래밍된다(예를 들어, eFuse가 끊어짐). eFuse가 끊어진 후 메모리 장치 요구 사항이 변경되면, 일반적으로 기존 PMIC 구성요소를 다시 프로그래밍할 수 없으므로, 기존 PMIC 구성요소의 비축품이 폐기되어 대체 불가능하게될 수 있다. 따라서, PMIC 구성요소를 에칭하거나 하드 코딩하는 기존의 접근 방식과 유사하게, eFuse를 사용하는 PMIC 구성요소에 대한 기존의 접근 방식은 PMIC 구성요소의 비축을 낭비할 수 있다. 예를 들어, eFuse의 일회용 특성으로 인해, PMIC 구성요소가 설계된 메모리 장치의 요구 사항이 변경되면, eFuse를 사용하는 PMIC 구성요소가 대체 불가능해질 수 있다.
종래의 PMIC는 메모리 구성요소의 동작을 위해 메모리 장치의 일차 공급 전압을 다양한 출력 전압(예를 들어, 레일)으로 변환하도록 구성될 수 있다. 그러나 다양한 기존 PMIC는 특정 공급 전압에서 또는 제한된 공급 전압 범위 내에서 동작하도록 구성된다. 따라서, 다른 일차 공급 전압에서 동작하도록 설계되지 않은 상이한 기존 PMIC는 예를 들어 PMIC의 구성요소에 대한 손상을 방지하기 위해, 상이한 일차 공급 전압을 수용하도록 설계되었다. 기존 구현에서, PMIC는 예를 들어 12V(V)에서 일차 공급 전압을 수신할 수 있으며, 전압 변환기(예: PMIC 상의 다른 가능한 유형의 조정기 중에서, 벅 조정기)를 사용하여 단일 동작으로 일차 공급 전압을 줄일 수 있다. 큰 전압 감소(예: 12V에서 1V로)를 수행하도록 구성된 전압 변환기는 더 작은 전압 감소(예: 4V에서 1V로)를 수행하도록 구성된 전압 변환기보다 더 많은 에너지를 사용한다. 또한, 그러한 전압 변환기는 더 작은 전압 감소를 수행하도록 구성된 전압 변환기보다 (예를 들어, 회로 기판에서) 더 많은 면적 및/또는 부피를 차지할 수 있다.
더욱이, 일차 공급 전압의 크기의 감소(예를 들어, 임계 전압 미만)는 종래의 구현에서 메모리 구성요소(예를 들어, 메모리 셀 어레이)로부터 데이터 손실을 초래할 수 있다. 예를 들어, 주 전원 공급 장치에 대한 메모리 장치의 연결이 중단되면, 일차 공급 전압의 다른 가능한 감소 결과 중에서도, 데이터가 저장되고/되거나 다양한 작업이 수행되고 있는 휘발성 메모리 셀 어레이에서 데이터가 손실될 수 있다.
본 개시의 양태는 PM 구성요소의 일부로서, 본 명세서에 기술된 바와 같이 CVD를 제공함으로써 상기 및 기타의 결함을 해결한다. 일차 공급 전압의 입력과 일차 공급 전압보다 낮은 전압에서의 동작과 호환되도록 구성된 PMIC 사이에 CVD를 포함하면, 위와 같은 그리고 기타의 기존 PMIC 구현의 결함을 해결할 수 있다. 예를 들어, CVD는 12V 이상의 일차 공급 전압을 PMIC 동작과 호환되는 3-5V 범위의 PMIC 공급 전압으로 변환할 수 있다. CVD는 다수의 상이한 일차 공급 전압을 특정 PMIC의 동작과 호환되는 공급 전압(예를 들어, 제한된 범위의 공급 전압 내)으로 변환함으로써 다수의 상이한 일차 공급 전압을 수용하도록 구성될 수 있다. PM 구성요소의 CVD는 여기에 추가로 설명된 바와 같이 여러 구성 프로파일을 저장하도록 구성될 수 있으며, 이는 일차 전원 공급 장치에서 CVD를 통해 메모리 서브시스템으로 입력되는 일차 공급 전압의 크기에 대한 변화로 인한 다양한 요구 사항을 기반으로 동적으로 선택될 수 있다.
메모리 서브시스템의 메모리 구성요소의 동작과 호환되는 전압으로 PMIC 공급 전압을 추가로 조정하기 위해 PMIC를 사용하는 것과 함께, 이와 같이 구성된 CVD의 2-단계식 구현은 개선된 에너지 효율을 제공할 수 있다. 이러한 개선된 에너지 효율은 단일 전압 변환기(예를 들어, 벅 조정기)를 사용하는 종래의 1-단계식 감소법 또는 그러한 큰 전압 감소를 위해 2 개의 그러한 전압 변환기를 사용하는 종래의 2-단계식 감소법으로 달성된 에너지 효율보다 높을 수 있다. 더욱이, 더 적은 수의 전압 변환기, 및/또는 더 큰 전압 감소를 수행하도록 구성된 전압 변환기보다 더 적은 전압 감소를 수행하도록 구성된 전압 변환기(예를 들어, 12V에서 1V 감소가 아닌 4V에서 1V를 수행하는 전압 변환기)가 더 적은 면적 및/또는 부피(예: 회로 기판의 PMIC 내)를 차지할 수 있다. CVD에서 출력되는 전압에서 동작하도록 구성된 PMIC와 결합된 CVD는 예를 들어 12V에서 동작하고 1V의 출력 전압을 생성하도록 구성된 기존 PMIC보다 비용이 적게들 수 있다.
도 1은 본 개시의 일부 실시예에 따른 메모리 서브시스템(104)을 포함하는 예시적인 컴퓨팅 환경(100)을 도시한다. 도 1에 도시된 컴퓨팅 환경(100)은 메모리 서브시스템(104)의 일부이거나 그에 결합되는 다양한 구성요소를 보여준다. 예를 들어, 일차 전원(PPS)(101)은 메모리 서브시스템(104)에 결합될 수 있다. 본 명세서에서 사용된 바와 같이, "결합된"은 일반적으로 구성요소들 간의 연결을 지칭하며, 이는 전기적, 광학적, 자기적, 등과 같은 연결을 포함한, 유선이든 무선이든 관계없이 간접 통신 연결 또는 직접 통신 연결(예를 들어, 중간 개재 구성요소 없음)일 수 있다.
메모리 서브시스템(104)은 PM 구성요소(110)를 포함할 수 있다. PM 구성요소(110)는 다양한 실시예에서 CVD(114) 및 PMIC(116)를 포함할 수 있다. 메모리 서브시스템(104)은 메모리 장치 제어기(105)(이하 "제어기"라고 함)에 결합된 PM 구성요소(110)를 포함할 수 있다.
메모리 서브시스템(104)상의 PM 구성요소(110)는 메모리 서브시스템(104)의 다양한 구성요소들의 동작과 호환되도록 특정 입력 전압을 조정하도록 구성된 PMIC(116)를 포함할 수 있다. PMIC(116)는 최고 PMIC 공급 전압에서의 동작과 호환될 수 있다. PMIC 공급 전압은 PPS(101)에 의해 제공되는 메모리 서브시스템(104)의 일차 공급 전압(102)보다 낮다. PMIC(116)는 PMIC 공급 전압에 기초하여 메모리 서브시스템(104)의 동작을 위한 하나 이상의 전압을 출력하도록 구성될 수 있다. 다수의 실시예에서, 출력될 전압은, 제어기(105), 메모리 구성요소(107-1,..., 107-N) 및/또는 관련 회로, 가령, 제어 회로, 입력/출력(I/O) 회로, 어드레스 회로, 등을 포함할 수 있는 메모리 서브시스템(104)의 하나 이상의 구성요소의 동작과 호환되는 전압에 대응하는 하나 이상의 감소 전압으로 PMIC 공급 전압을 변환함에 기초하여 결정될 수 있다.
본 명세서에서 사용되는 바와 같이, 전압이 특정 구성요소의 동작과 "호환"된다는 것은 더 높은 전압을 공급하는 것이 보다 낮은 전압 범위에서 동작하도록 구성된 구성요소의 퓨즈, 트랜지스터, 커패시터, 등을 비활성화(예: 파열, 소손(burn out), 등)할 수 있다는 의미, 또는, 보다 낮은 전압을 공급하는 것이 구성요소의 동작을 위한 임계 전압 미만일 수 있다는 의미이다. 예를 들어, 일차 공급 전압(102)은 12V 이상일 수 있고 PMIC(116) 및/또는 그 구성요소의 동작과 호환되는 전압은 약 4V일 수 있다. 예를 들어, 12V 이상의 일차 공급 전압이 5V의 최고 전압에서의 동작과 호환되는 구성요소에 입력되면, 이러한 구성요소는 비활성화될 수 있다. 예를 들어, 이러한 높은 일차 공급 전압을 4V로 낮추면, 이러한 비활성화 가능성을 줄이는 데 기여할 수 있다.
PM 구성요소(110)는 PMIC(116)에 결합된 CVD(114)를 포함할 수 있다. CVD(114)는 본 명세서에 설명된 바와 같이 일차 공급 전압(102)을 감소시키기 위해 이용될 수 있다. CVD(114)는 커넥터/인터페이스(103)에 결합될 수 있다. 커넥터/인터페이스(103)는 PPS(101)로부터의 일차 공급 전압(102)(Vin)의 입력을 위해, 및/또는 PPS(101)로부터 일차 공급 전압(102)의 출력을 제어하기 위한 신호의 출력에 사용될 수 있다.
CVD(114)는 Vin으로서 일차 공급 전압(102)을 수신하고, PMIC 공급 전압으로서 수정된 일차 공급 전압(MPSV)(115)을 PMIC(116)에 제공하도록 구성될 수 있다. 다수의 실시예에서 일차 공급 전압(102)은 메모리 서브시스템(104)의 PPS(101)로부터 커넥터/인터페이스(103)를 통해 수신될 수 있다. MPSV(115)는 일차 공급 전압(102)으로부터 CVD(114)에 의해, PMIC(116)가 동작하도록 구성되는 최고 PMIC 공급 전압보다 높지 않은 전압(예를 들어, 3-5V 범위 내의 전압)으로 변환된 전압일 수 있다.
CVD(114)는 최고 PMIC 공급 전압보다 높은 다수의 상이한 일차 공급 전압을 입력으로서 수신하도록 구성될 수 있다. 예를 들어, 일차 공급 전압은 메모리 서브시스템(104)의 동작 동안 다양한 시간에 최고 PMIC 공급 전압(예를 들어, 5V)보다 큰 것에서부터 240V 이상까지의 범위를 가질 수 있다. 일차 공급 전압의 이러한 변동은 다른 것들 중에서도, 특정 동작의 수행을 위해 PPS(101)에 대한 증가된 전력의 의도된 입력, PPS(101)에 대한 의도하지 않은 입력 및/또는 조정되지 않은 전력 입력, 및/또는 PPS(101)의 부적절한 동작(예: 손상 및/또는 동작 불가능한 구성요소에 의해 발생)과 같은 다양한 원인들로부터 나타날 수 있다.
CVD(114)는 커넥터/인터페이스(103)를 통해 PPS(101)에 의해 제공될 때 각각의 상이한 일차 공급 전압을 감소 시키도록 구성되어, MPSV(115)를 PMIC(116)의 동작과 호환되는 PMIC 공급 전압으로 PMIC(116)에 제공할 수 있다. CVD(114)는 PMIC(116)의 동작과 호환되는 PMIC 공급 전압을 제공하도록 MPSV(115)를 선택적으로 결정할 수 있도록 MPSV(115)를 생성하기 위해 상이한 일차 공급 전압을 분할하도록 구성될 수 있다. 예를 들어, 상이한 일차 공급 전압 각각이 PPS(101)에 의해 CVD(114)에 제공될 때 각각의 상이한 시기에, CVD(114)는, 여기서 설명되는 바와 같이, CVD(114) 상에 포함된 다수의 커패시터의 연결을 조정함으로써, PMIC 구성요소(116), 및 기타 메모리 구성요소의 동작과 호환되도록 상이한 일차 공급 전압을 적절히 감소시키도록 구성될 수 있다.
CVD(114)의 다중 커패시터는 다중 구성으로 조정 가능하게(예를 들어, 선택 가능하게) 구성될 수 있다. MPSV(115)를 생성하는 것은 다중 구성에서 CVD(114)의 다중 커패시터를 선택적으로 연결함으로써 수행될 수 있다. 예를 들어, CVD(114)는 선택 가능하게 연결된 다수의 직렬 결합된 커패시터를 통해 MPSV(115)에 대한 일차 공급 전압(102)을 선택 가능하게 조정(예를 들어, 감소)하도록 구성될 수 있다. 연결의 구성 및/또는 다수의 커패시터가 선택적으로 연결되는 수는 일차 공급 전압(102)이 얼마나 높은지 및/또는 일차 공급 전압(102)이 PMIC(116)의 동작과 호환되도록 감소되어야하는 양에 따라 달라질 수 있다. 예를 들어, 직렬로 연결된(결합된) 커패시터는 PMIC(116) 로의 출력을 위해 PMIC(116)의 동작과 호환되는 MPSV(115)에 대한 일차 공급 전압(102)을 감소시키기 위해 이용될 수 있다. CVD(114)는 PMIC(116)에 대한 MPSV(115)의 적절한 출력을 가능하게 하기 위해 다중 커패시터의 적절한 연결을 결정하도록 구성된, 예를 들어, 도 2의 220에 도시된 PMIC 전력 제어 구성요소를 포함할 수 있다.
PMIC(116)는 도 2와 관련하여 더 상세히 설명된 바와 같이 전압 변환기 구성요소로서 동작할 수 있는 다수의 조정기를 포함할 수 있다. PMIC(116)는 메모리 서브시스템(104)의 다양한 구성요소의 동작을 위해 CVD(114)로부터 수신된 MPSV(115)를 다중 전압으로 변환하여 PMIC(116)로부터 출력되도록 구성될 수 있다. 다수의 실시예에서, PMIC(116)의 다수의 조정기는 CVD(114)로부터 수신된 MPSV(115)를 메모리 구성요소(107)의 동작과 호환되는 하나 이상의 전압으로 감소시키도록 구성된 제 1 조정기를 포함할 수 있다. 예를 들어, PMIC(116)는 MPSV(115)를 메모리 서브시스템(104)의 메모리 셀 어레이의 동작과 호환되는 감소 전압으로 감소시키도록 구성될 수 있고, 감소 전압은 어레이의 동작을 위해 PMIC(116)로부터 선택 가능하게 출력될 수 있다. PMIC(116)는 다수의 실시예에서, 메모리 서브시스템(104)의 하나 이상의 구성요소의 동작을 위해 CVD(114)로부터 수신된 제 1 MPSV(115)를 증가시키도록 구성된 제 2 조정기를 포함할 수 있다.
본 개시의 PMIC(116)는 전압 변환기 구성요소를 포함할 수 있다. 전압 변환기 구성요소는 예를 들어, 다른 유형의 조정기 중에서 벅 조정기를 포함할 수 있으며, 이는 제 1 감소 전압(예를 들어, MPSV(115))에서 동작하고 메모리 구성요소의 동작과 호환되는 제 2 감소 전압을 제공하도록 구성된다. 제 2 감소 전압은 230에 도시되고 도 2와 관련하여 설명된 추가 감소 전압일 수 있다. 예를 들어, 일차 공급 전압(102)은 12V일 수 있고 PMIC(116)의 동작을 위한 CVD(114)로부터 출력되는 MPSV(115)는 4V일 수 있으며, 메모리 셀 어레이의 동작을 위한 추가 감소 전압(130)으로 PMIC(116)에서 출력되는 전압은 약 1V일 수 있다. CVD(114)는 다수의 실시예에서 MPSV(115)를 생산하기 위해 일 구조로 연결되도록 구성된 CVD(114)의 다중(예를 들어, 2 개 이상의) 커패시터를 사용함으로써 PMIC(116) 로의 출력을 위한 MPSV(115)를 달성하기 위해 제 1 감소를 수행할 수 있다.
예를 들어, MPSV(115)는 일차 공급 전압(102)의 1/3(12 ÷ 3 = 4)을 출력하기 위해 커패시터를 직렬로 선택적으로 연결함으로써 생성될 수 있다. CVD(114)의 PMIC 전력 제어 구성요소(220)는 공급 전압이 PMIC(116)에 제공될 것임을 지정하는 신호(예를 들어, 제어기 105로부터)에 기초하여 제 1 MPSV 115의 적절한 출력을 가능하게 하기 위해, 일차 공급 전압(102)의 특정 레벨에 대해, 다중 커패시터의 적절한 연결을 결정하도록 구성될 수 있다. 이와 같이, CVD(114)는 MPSV(115)를 제공하기 위해 선택 가능한 비율에 의해 일차 공급 전압(102)을 스케일링(예를 들어, 분할)하도록 구성될 수 있다.
다수의 실시예에서, 메모리 서브시스템(104)은 하나 이상의 메모리 구성요소(107-1,..., 107-N)를 포함할 수 있다. 메모리 구성요소(107-1,..., 107-N)는 다양한 실시예에서, 상이한 유형의 비휘발성 메모리(NVM) 구성요소 및/또는 휘발성 메모리(VM) 구성요소의 임의의 조합을 포함할 수 있다. 예를 들어, 메모리 구성요소는 적어도 하나의 VM 셀 어레이, 적어도 하나의 NVM 셀 어레이, 또는 적어도 하나의 NVM 셀 어레이와 조합된 적어도 하나의 VM 셀 어레이를 포함할 수 있다. 일부 실시예에서, 메모리 서브시스템(104)은 저장 시스템이다. 저장 시스템의 예는 SSD이다. 메모리 서브시스템(104)은 다수의 실시예에서, SSD일 수 있고, 또는, 메모리 서브시스템(104)이 SSD의 일부로서 형성될 수 있다. 일부 실시예에서, 메모리 서브시스템(104)은 하이브리드 메모리/스토리지 서브시스템이다.
각각의 메모리 구성요소(107-1,..., 107-N)는 단일 레벨 셀(SLC) 또는 다중 레벨 셀(MLC)과 같은 하나 이상의 메모리 셀 어레이를 포함할 수 있다. MLC는 다수의 실시예에서 삼중 수준 셀(TLC) 및/또는 사중 수준 셀(QLC)을 포함할 수 있다. 일부 실시예에서, 특정 메모리 구성요소는 메모리 셀의 SLC 부분 및 MLC 부분 모두를 포함할 수 있다. 각각의 메모리 셀은 하나 이상의 데이터 비트(예를 들어, 데이터 블록)를 저장할 수 있다.
NVM 구성요소의 예는 네거티브-and(NAND) 유형 플래시 메모리를 포함한다. NAND 형 플래시 메모리와 같은 NVM 구성요소가 설명되었지만, 메모리 구성요소(107-1,..., 107-N)는 VM과 같은 다양한 다른 유형의 메모리를 기반으로할 수 있다. 다수의 실시예에서, 메모리 구성요소(107-1,..., 107-N)는 RAM(Random Access Memory), ROM(Read-Only Memory), DRAM(Dynamic Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), PCM(Phase Change Memory), MRAM(Magneto Random Access Memory), NAND 플래시 메모리, 네거티브 or(NOR) 플래시 메모리, EEPROM(Electrically Erasable Programmable Read-Only Memory) 및 NVM 셀의 교차점 어레이일 수 있으나 이에 제한되지 않는다. NVM의 교차점 어레이는 스택형 교차 그리드 데이터 액세스 어레이와 함께 벌크 저항의 변화를 기반으로 비트 스토리지를 수행할 수 있다. 또한 많은 플래시 기반 메모리와 달리, 교차점 NVM은 제자리 쓰기 작업(write in-place operation)을 수행할 수 있고, NVM 셀은 NVM 셀의 미리 소거됨없이 프로그래밍될 수 있다. 또한, 메모리 구성요소(107-1,..., 107-N)의 메모리 셀은 데이터를 저장하는 데 사용되는 메모리 구성요소의 단위를 참조할 수 있는 메모리 페이지 또는 데이터 블록으로 그룹화될 수 있다.
PPS(101)는 메모리 서브시스템(104)의 다른 구성요소 중에서, PMIC(116) 및/또는 메모리 구성요소(107-1,..., 107-N)의 동작을 위해 메모리 서브시스템(104)에 입력(Vin)을 위한 일차 공급 전압(102)을 공급할 수 있는 전력 소스일 수 있다. PPS(101)는 예를 들어, 다른 가능한 전원 중에서, 전기 콘센트, 배터리 및/또는 AC/DC 변환기일 수 있다. 다수의 구현에서, 일차 공급 전압(102)은 PMIC(116)의 동작과 호환되는 전압보다 높을 수 있다.
제어기(105)는 메모리 구성요소(107-1,..., 107-N)에서의 데이터 판독, 기록, 및/또는 소거와 같은 동작, 그리고 이러한 다른 동작을 수행하기 위해 메모리 구성요소(107-1,..., 107-N)와 통신할 수 있다. 제어기(105)는 하나 이상의 집적 회로 및/또는 개별 구성요소, 버퍼 메모리, 또는 이들의 조합과 같은 하드웨어를 포함할 수 있다. 제어기(105)는 마이크로 제어기, 특수 목적 논리 회로(예를 들어, FPGA(field programmable gate array), ASIC(application specific integrated circuit) 등), 또는 임의의 다른 적절한 프로세서일 수 있다. 제어기(105)는 로컬 메모리(미도시)에 저장된 명령을 실행하도록 구성된 처리 장치(예를 들어, 프로세서(106))를 포함할 수 있다. 제어기(105)의 로컬 메모리는 메모리 서브시스템(104)과 호스트(도시되지 않음) 간의 통신 처리를 포함한, 메모리 서브시스템(104)의 동작을 제어하는 다양한 프로세스, 동작, 논리 흐름 및/또는 루틴을 수행하기 위한 명령을 저장하도록 구성된 내장형 메모리를 포함할 수 있다. 일부 실시예에서, 로컬 메모리는 메모리 포인터, 페치된 데이터 등을 저장하는 메모리 레지스터를 포함할 수 있다. 로컬 메모리는 또한 마이크로 코드를 저장하기 위한 읽기 전용 메모리(ROM)를 포함할 수 있다.
도 1에 도시된 예시적인 메모리 서브시스템(104)이 제어기(105)를 포함하는 것으로 예시되었지만, 본 개시의 다른 실시예에서 메모리 서브시스템(104)은 제어기(105)를 포함하지 않을 수 있고 대신 외부 제어에 의존할 수 있다. 이러한 외부 제어는 다수의 실시예에서 외부 호스트 및/또는 메모리 서브시스템(104)과 분리된 프로세서 또는 제어기에 의해 제공될 수 있다.
일반적으로, 제어기(105)는 호스트 시스템(미도시 및 이하 "호스트"라고 함)으로부터 동작을 위한 명령을 수신할 수 있고, 동작을 위한 명령을, 이러한 동작의 수행을 위한 메모리 구성요소(107-1,...., 107-N)에 대한 액세스를 실현하기 위해 명령어 또는 적절한 명령으로 변환할 수 있다. 제어기(105)는 메모리 구성요소(107-1,..., 107-N)와 관련된 웨어 레벨링 작업, 가비지 수집 작업, 오류 감지 및 오류 정정 코드(ECC) 작업, 암호화 작업, 캐싱 작업 및/또는 논리적 블록 어드레스와 물리적 블록 어드레스 간의 어드레스 변환과 같은 다른 작업을 담당할 수 있다. 제어기(105)는 물리적 호스트 인터페이스(예를 들어, 커넥터/인터페이스(103))를 통해 호스트와 통신할 수 있다.
메모리 서브시스템(104)은 또한 도시되지 않은 추가 회로 또는 구성요소를 포함할 수 있다. 메모리 구성요소(107-1,..., 107-N)은 다수의 실시예에서 메모리 구성요소(107)가 제어기(105) 및/또는 호스트와 통신할 수 있는 제어 회로, 어드레스 회로, 감지 회로 및/또는 입/출력(I/O) 회로를 포함할 수 있다. 제어 회로는 예를 들어, 다른 회로 중에서도, 도 2의 220에 도시된 PMIC 전력 제어 구성요소를 포함할 수 있다. 예를 들어, 어드레스 회로는 행 및 열 디코딩 회로를 포함할 수 있다. 예를 들어, 일부 실시예에서, 어드레스 회로는 제어기(105)로부터 어드레스를 수신하고 메모리 구성요소(107-1,..., 107-N)에 액세스하기 위해 어드레스를 디코딩할 수 있다. 감지 회로는 예를 들어 데이터 값이 어레이의 행 및/또는 열의 어드레스에 대응하는 특정 메모리 셀에서 기록 및/또는 판독될 수 있는 회로를 포함할 수 있다. 메모리 구성요소(107-1,..., 107-N)(예를 들어, 다수의 메모리 셀 어레이)의 동작을 위해 PMIC(116)로부터 출력되는 추가 감소 전압(130)은 다수의 실시예에서, 제어기(105)에 의해 지시된 바와 같이, 지정된 회로(도시되지 않음)를 통해 메모리 구성요소에 제공될 수 있다.
일반적으로, 컴퓨팅 환경(100)은 하나 이상의 메모리 구성요소(107)를 포함하는 메모리 서브시스템(104)을 이용할 수 있는 호스트(도시되지 않음)를 포함할 수 있다. 다수의 실시예에서, PPS(101)는 온 상태일 수 있고/또는 호스트에 연결되고/되거나 일차 공급 전압(102)이 호스트로부터 올 수 있다. 호스트는 메모리 서브시스템(104)에 저장(기록)될 데이터를 제공할 수 있고/있거나 메모리 서브시스템(104)으로부터 검색(읽기)될 데이터를 요청할 수 있다. 메모리 서브시스템(104)은 하나 이상의 호스트에 대한 다수의 인터페이스 연결(예: 포트)를 포함할 수 있다. 호스트는 포트를 통해 데이터 명령(예를 들어, 읽기, 쓰기, 삭제, 프로그램 등)을 메모리 서브시스템(104)에 전송할 수 있다.
호스트는 데스크톱 컴퓨터, 랩톱 컴퓨터, 네트워크 서버, 모바일 장치 또는 메모리와 처리 장치를 포함하는 그러한 컴퓨팅 장치와 같은 컴퓨팅 장치일 수 있다. 호스트는 메모리 서브시스템(104)을 포함하거나 그에 결합될 수 있어서, 호스트는 메모리 서브시스템(104)에서 데이터를 읽거나 데이터를 기록할 수 있다. 호스트는 물리적 호스트 인터페이스(가령, 커넥터/인터페이스(103))를 통해 메모리 서브시스템(104)에 결합될 수 있다. 물리적 호스트 인터페이스는 메모리 서브시스템(104)과 호스트 사이에 제어, 어드레스, 데이터, 및 기타 신호들을 전달하기 위한 인터페이스를 제공하기 위해, 제어, 어드레스, 데이터 버스 구성요소, 등을 포함할 수 있다. 물리적 호스트 인터페이스의 예로는 SATA(Serial Advanced Technology Attached) 인터페이스, PCIe(Peripheral Component Interconnect Express) 인터페이스, USB(Universal Serial Bus) 인터페이스, 광섬유 채널(Fibre Channel), SAS(Serial Attached SCSI), 등을 포함할 수 있으나, 이에 제한되지 않는다. 호스트는 NVM Express(NVMe) 인터페이스를 추가로 활용하여, 메모리 서브시스템(104)이 PCIe 인터페이스에 의해 호스트와 결합될 때 메모리 구성요소(107-1,..., 107-N)에 액세스할 수 있다.
도 2는 전력 관리(PM) 구성요소(210)의 예를 도시한다. PM 구성요소(210)는도 1에 도시된 PM 구성요소(110)일 수 있다. 이 예에서, PM 구성요소(210)는 도 2에 도시된 CVD(214) 및 PMIC(216)를 포함할 수 있고, 이는 메모리 서브시스템(104), 메모리 구성요소(107-1,..., 107-N) 및/또는 그에 연결된 다른 전자 장치의 다양한 전력 요건들을 관리하는데 사용될 수 있다.
예를 들어, PMIC(216)는 메모리 서브시스템(104)의 다양한 메모리 구성요소(107)에 하나 이상의 전압을 제공하기 위해 CVD(214)로부터 수신된 전압을 변경하는 것을 제어할 수 있는 하나 이상의 구성 프로파일에 따라 동작하도록 구성될 수 있다. 이러한 구성 프로파일은 CVD(214)로부터 수신된 전압을 메모리 구성요소(107)의 동작과 호환되는 전압으로 변환하기 위해(예를 들어, 4V에서 1V로 감소됨), 여기서 추가로 기술되는 전압 변환기(225)의 조정기들 중 하나 이상을 이용하여 구현되도록 명령어, 파라미터, 등을 포함(가령, 저장)할 수 있다.
다수의 실시예에서, PMIC(216)의 특정 구성 프로파일은 시스템 전력 요구 사항에 대한 정보에 기초하여 선택될 수 있다. 이러한 정보는 예를 들어 메모리 서브시스템(104) 및/또는 메모리 서브시스템(104)의 제어기(105)에 연결된 호스트(도시되지 않음)로부터 수신될 수 있다. 시스템 전력 요구 사항의 비 제한적인 예는 제어기(105)프로세서(106)의 동작 전압, PM 구성요소(210)의 기능, 및/또는 메모리 셀 어레이, 감지 회로, ASIC, 상태 기계, 등을 포함한 메모리 구성요소(107)의 기능, 제어 신호, 가령, 전압 신호, 제어 로직, 타이밍 신호, 및/또는, 특정 구성 프로파일, 전력 모드(가령, 슬립 모드) 시퀀싱, 마스터/슬레이브 구성, 시리얼 ATA(SATA) 입력 전압, 주변 구성요소 인터커넥트 익스프레스(PCIe) 입력 전압, 전력 백업 동작, 타이밍 특성, 동작 특성, 등에 대응하는 기타 제어 신호를 포함할 수 있다. 일부 시스템 전력 요구 사항은 CVD(214) 및/또는 PMIC(216)에 의해 제공되는(예를 들어, 그에 저장되는) 구성 프로파일에 기초하여 제어기(105), 그 처리 장치(106), CVD(214) 및/또는 PM 구성요소(210)의 PMIC(216)에 의해 제어될 수 있다.
PM 구성요소(210)의 CVD(214)는 CVD(214)를 통해 PPS(201)로부터 메모리 서브시스템(104)으로 입력되는 일차 공급 전압(202)의 크기에 대한 변화로부터 발생하는 다양한 요구 사항에 기초하여 동적으로 선택될 수 있는 다수의 구성 프로파일을 저장할 수 있다. 여기서 사용되는 "구성 프로파일"은 일반적으로 프로토콜, 동작 전압 세트, 마스터/슬레이브 구성, 전원 백업 상태, 사양, 또는 호스트 또는 다른 구성요소(가령, 메모리 서브시스템(104)(예를 들어, SSD), 비디오 카드, 오디오 카드, 또는 다른 컴퓨터 구성요소(107), 예를 들어, 하나 이상의 메모리 셀 어레이, 어레이에 대한 감지 회로 등)의 동작에 해당하는 기타 정보를 의미한다. 예를 들어, 본 개시의 양태는 NVM과 같은 메모리가 그 위에 배치된 PM 구성요소(210)(예를 들어, CVD(214) 및/또는 PM 구성요소(210)의 PMIC(216))를 포함한다. CVD(214)를 위한 이러한 메모리는 도 2에, 예를 들어 220에서 PMIC 전력 제어 구성요소(PPCC)로 도시된다.
예를 들어, CVD(214)의 메모리는 CVD(214)의 다수의 커패시터(222)의 연결을 위한 다수의 상이한 프로파일에 대응할 수 있는 다수의 선택 가능한 구성 프로파일을 저장하도록 구성될 수 있다. 다수의 커패시터(222)의 연결을 위해 구현할 다수의 상이한 프로파일 중 특정 프로파일은 PPS(201)로부터 CVD(214)로 (예를 들어, 커넥터/인터페이스(103)를 통해) 입력되는 일차 공급 전압(202)의 크기에 따라 선택될 수 있다. 예를 들어, PMIC(216)의 동작과 호환되는 전압 범위 이상의 일차 공급 전압(202)의 입력은 PMIC(216)의 동작과 호환가능한 감소 출력 전압(215)(가령, MPSV)을 제공하도록 다수의 커패시터(222) 중 특정 개수를 연결하기 위한 명령어를 포함하는 CVD(214)의 PPCC(220)에 저장된 특정 프로파일을 선택할 수 있다. 다수의 커패시터(222) 중 임의의 개수가 동일한 정전용량 및/또는 상이한 정전용량을 가질 수 있다.
본 명세서에 설명된 CVD(214)의 구현은 제한된 범위의 PMIC 공급 전압 내에서의 동작을 위해 및/또는 호환되도록 설계된 PMIC(216)의 구성요소(예를 들어, 전압 변환기(225)의 구성요소)의 사용을 가능하게할 수 있고, CVD(214)에 입력되는 일차 공급 전압(202)의 전압 범위는 PMIC 공급 전압의 범위보다 더 넓고/넓거나 더 높을 수 있다. 예를 들어, PMIC 공급 전압의 범위는 3-5V일 수 있는 반면, CVD(214)에 입력되는 전압 범위는 12V ~ 240V 또는 그 이상일 수 있다. 따라서, 제한된 범위의 PMIC 공급 전압 내에서 동작하도록 설계된 PMIC 구성요소는 PMIC 구성요소가 호환되는 범위를 넘는 특정 메모리 서브시스템(104)의 특정 입력 일차 공급 전압(202)에 기초하여 재 프로그래밍 및/또는 재구성됨없이 PM 구성요소(210)에 사용될 수 있다. 따라서, PM 구성요소(210)에 대해 이와 같이 설계된 PMIC 구성요소를 이용하는 것은 비축에서 낭비되는 이와 같이 설계된 다수의 PMIC 구성요소를 감소시킬 수 있다. 본 명세서에 설명된 CVD(214)의 구현은 또한 더 넓은 범위의 PMIC 공급 전압을 위해 설계되고/되거나 더 큰 전압 감소(예를 들어, 4V에서 1V로가 아니라 12V에서 1V로)를 수행하도록 설계된 PMIC 구성요소의 사용을 줄일 수 있다. PMIC 구성요소의 단일 전압 변환기를 사용하는 이러한 1-단계 전압 감소는 더 작은 전압 감소(예: 5-3V에서 1V로)를 수행하도록 구성된 PMIC(216)의 전압 변환기 구성요소(225)와 결합하여 여기에 설명된 CVD(214)를 사용하는 2-단계 감소보다 에너지 효율이 낮을 수 있다.
본 개시와 일치하는 PMIC(216)의 실시예는 특히, 메모리 서브시스템(104)의 메모리 구성요소(107)의 동작과 호환되는 다중 레벨의 전력(예를 들어, 전압)을 제공하도록 구성된 하나 이상의 구성요소를 포함할 수 있다. PMIC(216)는 다수의 실시예에서 전압 검출기(233) 및 전압 변환기 구성요소(225)를 포함할 수 있다. 도 2에 예시되는 PMIC(216)의 실시예는 예로서 도시되고 실시예는 그와 같이 제한되지 않는다. 따라서, 본 개시와 일치하는 PMIC 구성요소는 도 2에 도시된 것보다 더 많거나 더 적은 구성요소를 포함할 수 있다.
전압 검출기(233)는 MPSV(215)가 PMIC(216)의 동작에 적합한 전압 범위를 초과하는지 여부를 검출할 수 있다. 전압 검출기(233)는 이러한 MPSV(215)의 검출 결과에 기초하여 파워 오프 신호(224)를 생성할 수 있다. 파워 오프 신호(224)는 다수의 실시예에서 PPS(201), 커넥터/인터페이스(103) 및/또는 CVD(214)가 이러한 MPSV(215)를 공급하는 것을 차단할 수 있도록 전송될 수 있다. 전압 검출기(233)는, MPSV(215)를 기준 전압과 비교하고 비교 결과로서 파워 오프 신호(224)를 출력하는, 비교기를 포함할 수 있다. 예를 들어, PMIC(216)의 동작과 호환되는 최고 전압(예: MPSV(215))이 5V 인 경우 기준 전압을 5V로 설정할 수 있다. MPSV(215)의 범위 및 대응하는 기준 전압은 다수의 실시예에서 다양한 전압 크기로 설정될 수 있다. 비교기는 일부 실시예에서 MPSV(215)가 제 1 기준 전압보다 높을 때 로직 하이 레벨에서 파워 오프 신호(224)를 생성할 수 있고, MPSV(215)가 제 2 기준 전압보다 낮을 때 로직 로우 레벨에서 파워 오프 신호(224)를 생성할 수 있다. 예를 들어, 제 1 기준 전압은 제 2 기준 전압보다 높을 수 있다.
전압 변환기 구성요소(225)는 MPSV(215)를 여기에 설명된 메모리 구성요소(107)의 동작과 호환되는 추가 감소 전압(230)으로 변환할 수 있다. MPSV(215)는 원래 PPS(201)로부터 CVD(214)에 제공된 전압에 비해 감소 전압일 수 있다. 전압 변환기 구성요소(225)는 로우-드롭 아웃(LDO) 조정기(226), 벅-부스트 변환기(227), 벅 조정기(228) 및/또는 부스트 조정기(229)를 포함할 수 있다.
LDO 조정기(226)는 추가 감소 전압(230)을 출력하기 위해 벅-부스트 컨버터(227)의 출력 전압을 조절할 수 있는 매우 작은 입력-출력 차동 전압으로 동작하는 선형 전압 조정기일 수 있다. 도 1의 메모리 서브시스템(104)에서 사용되는 추가 감소 전압(230)의 수에 기초하여 다수의 LDO 조정기(226)가 제공된다.
벅-부스트 컨버터(227)는 MPSV(215)를 검출할 수 있고, MPSV(215)가 벅-부스트 컨버터(227)로부터 출력될 의도된 추가 감소 전압(230)보다 높을 때 벅-모드에서 동작할 수 있다. 벅-부스트 컨버터(227)는 검출된 MPSV(215)가 벅-부스트 컨버터(227)로부터 출력될 의도된 전압보다 낮을 때 부스트 모드에서 동작할 수 있다. 벅-부스트 컨버터(227)는 다수의 실시예에서 일정 전압의 출력에 기여할 수 있다.
벅 조정기(228)는 입력 전압을 감소시킴으로써(예를 들어, MPSV(215)를 추가 감소 전압(230)으로 감소시킴으로써) 미리 결정된 출력 전압을 생성할 수 있는 전압 감소 형 직류(DC)/DC 컨버터일 수 있다. 벅 조정기(228)는 일정주기에 턴온/오프되는 스위칭 소자를 사용할 수 있으며, 스위치가 턴온된 상태에서 입력 전원(예: MPSV 215)이 회로에 연결되어 있고 스위치가 꺼져있는 동안 회로에 연결되지 않는 구조를 가질 수 있다. 벅 조정기(228)는 이러한 방식으로 주기적으로 회로에 연결되거나 차단되는 펄스 형태의 전압을 인덕터-커패시터(LC) 필터를 통해 평균화하여 DC 전압을 출력할 수 있다. 벅 조정기(228)는 벅 조정기(228)의 출력 전압(예를 들어, 추가 감소 전압(230))이 벅 조정기(228)의 입력 전압(가령, 제 1 MPSV(215))보다 낮은 전압을 가질 수 있도록, 주기적으로 DC 전압을 초핑함으로써 펄스 전압을 평균화하여 출력 전압을 생성하는 원리를 사용할 수 있다.
부스트 조정기(229)는 전압 부스트 형 DC/DC 컨버터일 수 있다. 부스트 조정기(229)에서 스위치가 턴온되면, MPSV(215)는 인덕터의 두 단자에 연결되어 충전 전류를 형성할 수 있다. 스위치가 꺼지면 충전 전류가 부하로 전달될 수 있다. 따라서, 부스트 조정기(229)의 출력 단자의 전류량은 부스트 조정기(229)의 입력 단자의 전류량보다 작을 수 있다. 부스트 조정기(229)의 동작 원리에 의한 손실이 없기 때문에, 부스트 조정기(229)의 출력 전압은 "입력 전류*입력 전압 = 출력 전류*출력 전압" 관계에 기초하여 부스트 조정기(229)의 입력 전압(예를 들어, MPSV(215))보다 높을 수 있다.
CVD(214)는 PMIC(216)에 결합될 수 있고 PPS(201)로부터 수신된 일차 공급 전압(202)을 MPSV(215)로 감소시키도록 구성될 수 있다. 이러한 감소는 PMIC(216)의 동작과 호환되는, 일차 공급 전압(202)보다 낮은 공급 전압을 PMIC(216)에 제공하도록 선택적으로 결정될 수 있다.
CVD(214)는 CVD(214)의 일부인 모니터링 유닛(219)에 의해 모니터링되는 일차 공급 전압(202)의 상태에 기초하여, CVD(214)의 다중 커패시터(222)의 다수의 상이한 연결 사이에서 선택하기 위한 신호를 제공하도록 구성될 수 있다. 일차 공급 전압(202)이 PMIC(216)의 동작과 호환되는 전압 범위를 초과한다는 모니터링 유닛(219)에 의한 결정에 응답하여, 모니터링 유닛(219)은 신호를 CVD(214)의 일부인 PPCC(220)로 전송할 수 있다. PPCC(220)는 다수의 실시예에서, 일차 공급 전압(202)의 특정 전압 크기를 PMIC(216)의 동작과 호환되는 MPSV(215)로 감소시키기 위해 연결할 CVD(214)의 다중 커패시터(222)의 특정 수(예를 들어, 어느 것)를 결정하도록 구성될 수 있고, 특정 개수의 다중 커패시터(222)를 연결하도록 CVD(214)에게 지시하고, PMIC(216)에 MPSV(215)를 출력하도록 CVD(214)에 지시하도록 구성될 수 있다.
일차 공급 전압(202)이, 일차 공급 전압(202)을 최고 PMIC(216) 공급 전압보다 작거나 같은 전압으로 수정하도록 CVD(214)를 구성하는 전압 크기 및/또는 전압 범위보다 높다는 모니터링 유닛(219)의 결정에 응답하여, 모니터링 유닛(219)은 다수의 실시예에서, 신호를(예를 들어, 커넥터/인터페이스(103)로) 전송하여 일차 공급 전압(202)의 입력을 중단 및/또는 차단하도록 구성될 수 있다. 예를 들어, 일차 공급 전압(202)은, CVD(214)의 다중 커패시터(222)의 특정 개수가 일차 공급 전압(202)의 특정 전압 크기를 분할하기에 충분하지 않을 때(예를 들어, 일차 공급 전압(202)이 특정 수의 커패시터에 비해 너무 높음) 및/또는 PMIC(216)의 동작과 호환되는 전압 범위에서 특정 MPSV(215)를 제공하기 위해, 다중 커패시터(222)의 여러 상이한 연결 중 어느 것도 일차 공급 전압(202)의의 특정 전압 크기를 분할하도록 구성할 수 없을 때, 중단 및/또는 차단될 수 있다. 모니터링 유닛(219)은 다수의 실시예에서 신호를 PPCC(220)에 전송하여, 대안적으로 일차 공급 전압(202)을 수정하여 MPSV(215)를 생성하고/하거나 CVD(214)로부터 PMIC(216)로 MPSV(215)의 출력을 감소(예를 들어, 방지)하도록 구성될 수 있다. 대안적으로 일차 공급 전압(202)을 수정하는 것은 예를 들어 다른 대안들 중에서도, 상이하게 구성된 CVD를 사용하여 수행될 수 있다. 일차 공급 전압(202)의 입력을 중단 및/또는 차단하고, 대안적으로 일차 공급 전압(202)을 수정하며, 및/또는 MPSV(215)의 출력을 방지하면, PMIC(216)(예를 들어, 전압 변환기(225)의 구성요소)에 대한 잠재적인 손상을 줄일 수 있다.
도 3은 본 개시의 일부 실시예에 따라 도 1의 114 및 도 2의 214에 도시된 바와 같이 CVD를 동작시키기 위한 예시적인 방법(335)의 흐름도이다. 방법(335)은 하드웨어, 소프트웨어(예를 들어, 처리 장치에서 실행되거나 실행되는 명령어), 또는 이들의 조합을 포함할 수 있는 처리 로직에 의해 수행될 수 있다. 이러한 하드웨어는 다수의 실시예에서 처리 장치, 회로, 전용 로직, 프로그램 가능 로직, 마이크로 코드, 장치의 하드웨어, 집적 회로 등 중 하나 이상을 포함할 수 있다.
다수의 실시예에서, 방법(335)은 제어기(105), 프로세서(106), 및/또는 110으로 도시되고 도 1과 연계하여 설명되는, 및/또는 210으로 도시되고 도 2와 연계하여 설명되는 PM 구성요소의 하나 이상의 구성요소에 의해 수행될 수 있다. 특정 순서 또는 순서로 도시되어 있지만, 달리 명시되지 않는 한, 방법(335)의 프로세스 순서는 수정될 수 있다. 따라서, 예시된 실시예는 단지 예시로서 이해되어야하며, 예시된 프로세스는 상이한 순서로 수행될 수 있고, 일부 프로세스는 병렬로 수행될 수 있다. 추가로, 하나 이상의 프로세스는 다양한 실시예에서 생략될 수 있다. 따라서 모든 실시예에서 모든 프로세스가 필요한 것은 아니다. 다른 프로세스 흐름도 가능하다.
블록(336)에서, 처리 장치는 일차 공급 전압(202)의 크기의 결정을 수신한다. 일차 공급 전압(202)은 PMIC(216)가 동작하도록 구성되는 최고 공급 전압보다 높을 수 있다. 다수의 실시예에서, 일차 공급 전압(202)은 메모리 서브시스템(104)(예를 들어, SSD)상의 CVD(214)에 입력될 수 있다. 일차 공급 전압(202)의 크기는 다수의 실시예에서 커넥터/인터페이스(103), 제어기(105), 및/또는 프로세서(106)의 일부로서, 또는 메모리 서브시스템(104) 상의 다른 어딘가에서, CVD(214)의 일부인 모니터링 유닛(219)의 일부로서 형성된 전압 검출기(미도시)에 의해 결정될 수 있다. CVD(214)는 메모리 서브시스템(104)의 PMIC(216)에 결합될 수 있다.
블록 337에서, 처리 장치는 CVD(214)에 의해 MPSV(215)를 PMIC 공급 전압으로서 PMIC(216)에 선택적으로 제공한다. 다수의 실시예에서, MPSV(215)는 PMIC(216)가 동작하도록 구성되는 최고 공급 전압보다 높지 않다.
다수의 실시예에서, 처리 장치는 PMIC(216)의 전압 변환기 구성요소(225)를 사용하여, MPSV(215)를 메모리 서브시스템(104)의 선택된 메모리 구성요소(107)의 동작과 호환되는 추가 감소 전압으로 선택 가능하게 감소 시키도록 지시한다.
다수의 실시예에서, 메모리 서브시스템(104)의 처리 장치는 메모리 서브시스템(104)과는 별개의 호스트로부터 메모리 서브시스템의 선택된 메모리 구성요소(107)에 대한 동작의 수행을 위한 명령어를 수신하도록 구성될 수 있다. 메모리 서브시스템(104)의 처리 장치는 동작의 수행을 지시하도록 추가로 구성될 수 있다. 동작은 MPSV(215)가 PMIC(216)의 동작과 호환되는 미리 결정된 전압 범위 내에 있도록하기 위해 일차 공급 전압(202)에 대한 조정을 수행하도록 CVD(214)에 지시하는 CVD(214)의 PPCC(220)에 의해 선택적으로 수행될 수 있다.
도 4는 본 개시의 일부 실시예에 따라 도 3에 예시된 예시적인 방법(350)의 추가 흐름도(440)이다. 블록(442)에서, 처리 장치는 PPS(201)로부터 수신된 일차 공급 전압(302)에 대한 개략적 조정의 수행을 CVD(214)에 의해 지시하여, 감소 전압이 PMIC(216)의 동작과 호환되는 미리 결정된 전압 범위 내에 있도록한다. 블록 443에서, 처리 장치는 CVD(214)로부터 수신된 감소 전압에 대한 미세 조정의 PMIC(216)에 의한 수행을 지시하여 추가 감소 전압이 메모리 서브시스템(104) 상의 선택된 메모리 구성요소(107)(예를 들어, 메모리 셀들의 어레이)에 대한 동작의 수행과 호환되는 미리 결정된 전압 범위 내에 있도록한다.
블록 444에서, 개략적 조정의 수행은 미세 조정에 의해 야기되는 선택된 어레이의 동작과 호환되는 미리 결정된 전압 범위보다 더 넓은 PMIC(216)의 동작과 호환되는 미리 결정된 전압 범위를 포함할 수 있다. 예를 들어, 개략적 조정은 CVD(214)에 의해 12V의 전압을 PMIC(216)의 동작과 호환되는 3-5V 범위를 갖는 감소 전압(예: MPSV(215))으로 감소시킬 수 있는 반면, PMIC(216)에 의해 수행되는 미세 조정은 선택된 어레이의 동작과 호환되는 0.5-1.5V 범위 내에서 추가 감소 전압을 유발할 수 있다. 방금 설명된 개략적 조정은 다수의 실시예에서 3-5V 범위를 갖는 MPSV(215)를 제공하기 위해 임계 전압 아래로 감소되지 않는 일차 공급 전압(202)에서 수행될 수 있다. 예를 들어, 개략적 조정은 입력 전압의 정상 동작 범위 내에 있는 12V의 크기를 갖는 일차 공급 전압(202)에서 수행될 수 있다.
블록(445)에서, 미세 조정의 수행에서는 선택된 어레이 상의 다수의 동작의 수행과 호환되는 추가 감소 전압의 값이 PMIC(216)의 동작과 호환되는 감소 전압(또는 MPSV(215))의 값보다 작다. 예를 들어, 선택한 어레이의 동작과 호환되는 0.5-1.5V 범위의 전압 크기는 PMIC(216) 동작과 호환되는 3-5V 범위의 전압 크기보다 작다.
도 5는 본 명세서에서 논의된 방법론들 중 임의의 하나 이상을 기계가 수행하게 하기 위한 명령어 세트가 실행될 수 있는 컴퓨터 시스템(550)의 예시적인 기계를 도시한다. 일부 실시예에서, 컴퓨터 시스템(550)은 도 1의 메모리 장치/SSD(104)와 같은 메모리 서브시스템을 포함하거나, 이에 결합되거나, 및/또는 이를 이용하는 호스트 시스템(예를 들어, 도 1과 관련하여 설명된 호스트 시스템)에 대응할 수 있다. 컴퓨터 시스템(550)은 도 1의 PM 구성요소(110) 및/또는 도 2의 PM 구성요소(210)에 의해 수행되는 동작을 포함한, 동작을 수행하기 위해 운영 체제에서 제어기(105) 및/또는 프로세서(106)의 동작을 실행하는데 사용될 수 있다. 다수의 실시예에서, 기계는 LAN, 인트라넷, 엑스트라 넷 및/또는 인터넷에서 다른 기계에 연결(예를 들어, 네트워크)될 수 있다. 기계는 클라이언트-서버 네트워크 환경의 서버 또는 클라이언트 기계의 범주로, 피어 투 피어(또는 분산) 네트워크 환경의 피어 기계로, 또는 클라우드 컴퓨팅 인프러스트럭처 또는 환경의 서버 또는 또는 클라이언트 기계로 동작할 수 있다.
기계는 개인용 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), PDA(Personal Digital Assistant), 휴대폰, 웹 기기, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 기계가 취할 조치를 명시한 일련의 명령어(순차적 또는 기타)을 실행할 수 있는 임의의 기계일 수 있다. 또한, 단일 기계가 예시되어 있지만, "기계"라는 용어는 본 명세서에서 논의된 방법론 중 임의의 하나 이상을 수행하기 위해 명령 세트(또는 다중 세트)를 개별적으로 또는 공동으로 실행하는 임의의 기계 집합을 포함하는 것으로 간주되어야 한다.
예시적인 컴퓨터 시스템(550)은 버스(557)를 통해 서로 통신하는 처리 장치(552), 메인 메모리(554), 정적 메모리(558) 및 데이터 저장 시스템(502)을 포함한다. 다수의 실시예에서, 메인 메모리(554)는 다른 가능성 중에서, 읽기 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 예컨대 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM)이 있다. 다수의 실시예에서, 정적 메모리(558)는 다른 가능성 중에서도 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM)일 수 있다. 데이터 저장 시스템(502)은 도 1과 관련하여 설명된 메모리 서브시스템(104), 메모리 장치 및/또는 SSD에 대응할 수 있다.
처리 장치(552)는 마이크로 프로세서, 중앙 처리 장치 등과 같은 하나 이상의 범용 처리 장치를 나타낼 수 있다. 보다 구체적으로, 처리 장치는 복잡한 명령 세트 컴퓨팅(CISC) 마이크로 프로세서, 감소된 명령 세트 컴퓨팅(RISC) 마이크로 프로세서, VLIW(매우 긴 명령어) 마이크로 프로세서 또는 다른 명령 세트를 구현하는 프로세서 또는 명령어 세트의 조합을 구현하는 프로세서일 수 있다. 처리 장치(552)는 또한 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 장치일 수 있다. 처리 장치(552)는 본 명세서에서 논의된 동작 및 단계를 수행하기 위한 명령어(553)를 실행하도록 구성된다. 컴퓨터 시스템(550)은 네트워크(556)를 통해 통신하기 위한 네트워크 인터페이스 장치(555)를 더 포함할 수 있다.
데이터 저장 시스템(502)은 여기서 설명되는 방법 또는 기능들 중 하나 이상을 구현하는 하나 이상의 명령어 또는 소프트웨어 세트(553)를 저장한 기계 판독 가능 저장 매체(559)(컴퓨터 판독 가능 매체라고도 함)를 포함할 수 있다. 명령어(553)는 또한 컴퓨터 시스템(550)에 의해 실행되는 동안 메인 메모리(554) 내에 및/또는 처리 장치(552) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 메인 메모리(554) 및 처리 장치(552)는 또한 기계-판독가능 저장 매체에 기여한다. 기계 판독 가능 저장 매체(559), 데이터 저장 시스템(502), 및/또는 메인 메모리(554)는 도 1의 메모리 서브시스템(104)에 대응할 수 있다.
다수의 실시예에서, 명령어(553)는 전력 관리 구성요소에 대응하는 기능을 구현하기 위한 명령어를 포함할 수 있다. 기능은 특히, CVD(214) 및 PMIC(216)를 포함한, 예를 들어 도 2의 PM 구성요소(210)의 기능에 대응할 수 있다. 기계 판독 가능 저장 매체(559)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "기계 판독 가능 저장 매체"라는 용어는 하나 이상의 명령 세트를 저장하는 단일 매체 또는 다중 매체를 포함하는 것으로 간주되어야 한다. "기계 판독 가능 저장 매체"라는 용어는 또한 본 개시의 방법들 중 하나 이상을 기계를 통해 수행하게 하는, 기계에 의한 실행을 위한 명령어 세트를 저장하거나 인코딩할 수 있는, 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서 "기계 판독 가능 저장 매체"라는 용어는 솔리드-스테이트 메모리, 광학 매체 및 자기 매체를 포함하지만 이에 제한되지 않는 것으로 간주되어야 한다.
전술한 상세한 설명의 일부는 컴퓨터 메모리 내의 데이터 값(비트)에 대한 연산의 상징적 표현 및 알고리즘의 관점에서 제시되었다. 이러한 알고리즘 설명 및 표현은 데이터 처리 기술의 숙련자가 자신의 작업의 본질을 당업자에게 가장 효과적으로 전달하는 데 사용하는 방법이다. 여기서 알고리즘은 일반적으로 원하는 결과로 이어지는 일관된 작업 시퀀스로 간주된다. 작업은 물리량의 물리적 조작이 필요한 작업이다. 반드시 그런 것은 아니지만 일반적으로 이러한 양은 저장, 결합, 비교 및 기타 조작이 가능한 전기 또는 자기 신호의 형태를 취한다. 주로 일반적인 사용의 이유로 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 숫자 등으로 지칭하는 것이 편리한 것으로 입증되었다.
그러나, 이들 및 유사한 용어 모두는 적절한 물리량과 연관되어야하며 이러한 수량에 적용되는 편리한 라벨일 뿐이라는 것을 명심해야 한다. 본 개시 내용은 컴퓨터 시스템의 레지스터 및 메모리 내의 물리적(전자) 수량으로 표현된 데이터를 조작하여 컴퓨터 시스템 메모리 또는 레지스터 또는 기타 그러한 정보 저장 시스템 내의 물리적 양으로 유사하게 표현되는 다른 데이터로 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 장치의 동작 및 프로세스를 지칭할 수 있다.
본 개시는 또한 여기에서의 동작을 수행하기 위한 장치에 관한 것이다. 이 장치는 의도된 목적을 위해 특별히 구성될 수 있거나 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성된 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은 플로피 디스크, 광학 디스크, CD-ROM 및 자기 광학 디스크를 포함하는 임의의 유형의 디스크, 읽기 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 명령을 저장하는 데 적합한 모든 유형의 미디어와 같은, 컴퓨터 판독가능 저장 매체에 저장될 수 있고, 각각은 컴퓨터 시스템 버스에 연결된다.
여기에 제시된 알고리즘 및 디스플레이는 본질적으로 특정 컴퓨터 또는 기타 장치와 관련이 없다. 다양한 범용 시스템이 본 명세서의 교시에 따라 프로그램과 함께 사용될 수 있거나, 방법을 수행하기 위해 보다 전문화된 장치를 구성하는 것이 편리함을 입증할 수 있다. 이러한 다양한 시스템에 대한 구조는 본 명세서의 설명에 제시된 바와 같이 나타날 것이다. 또한, 본 개시는 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어가 본 명세서에 설명된 바와 같은 개시 내용의 교시를 구현하기 위해 사용될 수 있다는 것이 이해될 것이다.
본 개시 내용은 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있으며, 이는 컴퓨터 시스템(또는 다른 전자 장치)을 프로그래밍하여 프로세스를 수행하는 데 사용될 수 있는 명령어가 저장된 기계 판독 가능 매체를 포함할 수 있다. 본 개시에 따라. 기계 판독 가능 매체는 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하기 위한 임의의 메커니즘을 포함한다. 일부 실시예에서, 기계 판독 가능(예를 들어, 컴퓨터 판독 가능) 매체는 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 구성요소 등을 포함한다.
전술한 명세서에서, 본 개시의 실시예들은 그 특정 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구 범위에 기재된 본 개시 내용의 더 넓은 사상 및 범위를 벗어나지 않고 다양한 수정이 이루어질 수 있음이 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다

Claims (20)

  1. 메모리 서브시스템에 있어서,
    상기 메모리 서브시스템의 일차 공급 전압보다 낮은 최고 PMIC 공급 전압에서의 동작과 호환되는 전력 관리 집적 회로(PMIC) - 상기 PMIC는 PMIC 공급 전압에 기초하여 상기 메모리 서브시스템의 동작을 위한 복수의 전압을 출력하도록 구성됨 -; 및
    상기 PMIC에 연결되고, 모니터링 유닛 및 PMIC 전력 제어 구성요소(PPCC)를 포함하는 용량성 전압 디바이더(CVD)를 포함하되, 상기 CVD는,
    입력으로서 상기 메모리 서브시스템의 상기 일차 공급 전압을 수신하도록 구성되고;
    상기 모니터링 유닛에 의해, 상기 일차 공급 전압이 상기 PMIC의 동작과 호환되는 전압 범위보다 높은 것을 결정하도록 구성되고;
    상기 PPCC에 의해, 상기 모니터링 유닛의 상기 결정에 부분적으로 기초하여, 상기 일차 공급 전압을 상기 PMIC의 동작과 호환되는 수정된 일차 공급 전압(MPSV)으로 감소시키기 위한 특정 수의 커패시터를 결정하도록 구성되고;
    상기 MPSV를 PMIC 공급 전압으로서 상기 PMIC에 제공하도록 구성되며, 상기 MPSV는 최고 PMIC 공급 전압보다 높지 않은, 메모리 서브시스템.
  2. 제 1 항에 있어서, 상기 CVD는 상기 최고 PMIC 공급 전압보다 높은 복수의 상이한 일차 공급 전압을 입력으로서 수신하도록 더 구성되는, 메모리 서브시스템.
  3. 제 2 항에 있어서, 상기 CVD는 상기 PMIC의 동작과 호환되는 PMIC 공급 전압으로서 상기 PMIC에 MPSV를 제공하기 위해 상기 복수의 상이한 일차 공급 전압들 각각을 감소 시키도록 추가로 구성되는, 메모리 서브시스템.
  4. 제 1 항에 있어서, 상기 CVD는 MPSV를 제공하기 위해 선택 가능한 비율로, 일차 전원 공급 장치로부터 커넥터를 통해 수신된 일차 전원 전압을 스케일링하도록 추가로 구성되는 메모리 서브시스템.
  5. 제 1 항에 있어서, 상기 PMIC는:
    CVD로부터 수신된 MPSV를 감소시키도록 구성된 제 1 조정기; 및
    CVD로부터 수신된 MPSV를 증가 시키도록 구성된 제 2 조정기를 포함하는, 메모리 서브시스템.
  6. 제 1 항에 있어서, 상기 PMIC는 상기 CVD로부터 수신된 MPSV를 상기 메모리 서브시스템의 동작과 호환되는 감소 전압으로 감소 시키도록 추가로 구성되는, 메모리 서브시스템.
  7. 제 1 항에 있어서, 상기 PMIC는 상기 CVD로부터 수신된 MPSV를, 상기 메모리 서브시스템의 동작을 위해 상기 PMIC로부터 출력될 복수의 전압으로 변환하도록 더 구성되는, 메모리 서브시스템.
  8. 메모리 서브시스템에 있어서,
    상기 메모리 서브시스템의 동작과 호환되는 공급 전압을 출력하도록 구성된 전력 관리 집적 회로(PMIC); 및
    상기 PMIC에 연결되고, 모니터링 유닛 및 PMIC 전력 제어 구성요소(PPCC)를 포함하는 용량성 전압 디바이더(CVD)를 포함하되, 상기 CVD는:
    입력으로서 상기 메모리 서브시스템의 일차 전력 공급원(PPS)으로부터 일차 공급 전압을 수신하도록 구성되고;
    상기 모니터링 유닛에 의해, 상기 일차 공급 전압이 상기 PMIC의 동작과 호환되는 전압 범위보다 높은 것을 결정하도록 구성되고;
    상기 PPCC에 의해, 상기 모니터링 유닛의 상기 결정에 부분적으로 기초하여, 상기 메모리 서브시스템의 일차 전력 공급원(PPS)으로부터 수신되는 일차 공급 전압을 수정된 일차 공급 전압(MPSV)으로 감소시키기 위한 특정 수의 커패시터를 결정하도록 구성되고,
    상기 감소는 상기 일차 공급 전압보다 낮고 상기 PMIC의 동작과 호환되는, 상기 MPSV를 제공하도록 선택적으로 결정되는, 메모리 서브시스템.
  9. 삭제
  10. 제 8 항에 있어서, 상기 PMIC는 상기 MPSV를 추가로 감소시키도록 구성되는, 메모리 서브시스템.
  11. 제 10 항에 있어서,
    상기 PMIC에 동작 가능하게 결합된 복수의 메모리 구성요소를 더 포함하되,
    상기 PMIC는 상기 복수의 메모리 구성요소에 전력을 공급하기 위해 추가 감소 전압을 출력하도록 추가로 구성되는, 메모리 서브시스템.
  12. 제 8 항에 있어서,
    상기 CVD는 복수의 커패시터를 포함하고;
    상기 CVD는 또한 모니터링되는 일차 공급 전압의 상태에 기초하여, 수정된 일차 공급 전압(MPSV)을 PMIC로 출력할 수 있도록 복수의 커패시터 사이에서 선택하는 신호를 제공하도록 구성되는, 메모리 서브시스템.
  13. 전력 관리 집적 회로(PMIC)가 동작하도록 구성된 최고 공급 전압보다 높은 일차 공급 전압을 수신하는 단계 - 상기 PMIC는 메모리 서브시스템 내에 포함됨 -; 및
    용량성 전압 디바이더(CVD)에 의해, 수정된 일차 공급 전압(MPSV)을 PMIC 공급 전압으로서 상기 PMIC에 선택적으로 제공하는 단계 - 상기 MPSV는 상기 PMIC가 동작하도록 구성된 최고 공급 전압보다 높지 않음 - 를 포함하고,
    상기 CVD는:
    입력으로서 상기 일차 공급 전압을 수신하도록 구성되고;
    상기 CVD에 포함된 모니터링 유닛에 의해, 상기 일차 공급 전압이 상기 PMIC의 동작과 호환되는 전압 범위보다 높은 것을 결정하도록 구성되고;
    PMIC 전력 제어 구성요소(PPCC)에 의해, 상기 모니터링 유닛의 상기 결정에 부분적으로 기초하여, 상기 일차 공급 전압을 상기 PMIC의 동작과 호환되는 상기 MPSV로 감소시키기 위한 특정 수의 커패시터를 결정하도록 구성되는, 방법.
  14. 제 13 항에 있어서, 상기 PMIC의 전압 변환기를 사용하여, 상기 MPSV를 SSD(Solid-State Drive)의 선택된 메모리 구성요소의 동작과 호환되는 추가 감소 전압으로 선택적으로 감소시키는 단계를 더 포함하는, 방법.
  15. 제 13 항에 있어서,
    CVD에 의해, 감소 전압이 PMIC의 동작과 호환되는 미리 결정된 전압 범위 내에 있도록 하기 위해 일차 전력 공급원으로부터 수신된 일차 공급 전압에 대한 개략적 조정을 수행하는 단계; 및
    추가 감소 전압이 SSD의 선택된 메모리 셀 어레이에 대한 동작의 수행과 호환되는 미리 결정된 전압 범위 내에 있도록, PMIC에 의해, CVD로부터 수신된 감소 전압에 대한 미세 조정을 수행하는 단계를 더 포함하되,
    개략적 조정을 수행하는 단계에서는 PMIC의 동작과 호환되는 미리 결정된 입력 전압 범위가 미세 조정에 의해 야기된 선택된 어레이의 동작과 호환되고 PMIC에 의해 출력되는 미리 결정된 전압 범위보다 넓고, 그리고
    미세 조정을 수행하는 단계에서는 선택된 어레이에 대한 다수의 동작의 수행과 호환되는 추가 감소 전압의 값이 PMIC의 동작과 호환되는 감소 입력 전압의 값보다 작은, 방법.
  16. 제 13 항에 있어서,
    SSD의 선택된 메모리 구성요소에서의 동작 수행을 위해, SSD와 별도인 호스트로부터 명령어를 수신하도록, 그리고,
    MPSV가 PMIC의 동작과 호환되는 미리 결정된 입력 전압 범위 내에 있도록 하기 위해 일차 공급 전압에 대한 조정을 수행하도록 CVD에 선택적으로 지시하는 CVD의 PMIC 전력 제어 구성요소에 의해, 상기 동작 수행을 지시하도록,
    SSD의 처리 장치를 구성하는 단계를 더 포함하는, 방법.
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