CN112639973B - 用于功率管理的电容分压器 - Google Patents

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Abstract

本发明揭示一种存储器子系统，其包含功率管理集成电路PMIC，所述PMIC与低于所述存储器子系统的初级供应电压的最高PMIC供应电压处的操作兼容。所述PMIC经配置以基于PMIC供应电压来输出用于所述存储器子系统的操作的多个电压。所述存储器子系统进一步包含耦合到所述PMIC的电容分压器CVD。所述CVD经配置以接收所述存储器子系统的所述初级供应电压作为输入且将经修改初级供应电压MPSV作为所述PMIC供应电压提供到所述PMIC，其中所述MPSV不高于所述最高PMIC供应电压。

Description

用于功率管理的电容分压器
技术领域
本公开大体上涉及存储器子系统，且更特定来说，本公开涉及一种用于存储器子系统的功率管理的电容分压器。
背景技术
存储器子系统可为例如固态硬盘(SSD)的存储系统，且可包含存储数据的一或多个存储器组件。存储器组件可(例如)包含易失性存储器组件及非易失性存储器组件。存储器子系统可包含可管理存储器组件且分配待存储于存储器组件处的数据的控制器。一般来说，主机系统可利用存储器子系统以经由控制器将数据存储于存储器组件处及从存储器组件检索数据。各种存储器子系统包含用于管理功率分配的功率管理组件。
发明内容
一方面，本公开涉及一种存储器子系统，其包括：功率管理集成电路(PMIC)，其与低于所述存储器子系统的初级供应电压的最高PMIC供应电压处的操作兼容，所述PMIC经配置以基于PMIC供应电压来输出多个电压用于所述存储器子系统的操作；及电容分压器(CVD)，其耦合到所述PMIC，所述CVD经配置以：接收所述存储器子系统的所述初级供应电压作为输入；及将经修改初级供应电压(MPSV)作为所述PMIC供应电压提供到所述PMIC，其中所述MPSV不高于所述最高PMIC供应电压。
另一方面，本公开涉及一种存储器子系统，其包括：电容分压器(CVD)，其经配置以减小从所述存储器子系统的初级电源供应器(PPS)接收的初级供应电压；其中所述减小经可选择地确定以提供低于所述初级供应电压且与功率管理集成电路(PMIC)的操作兼容的PMIC供应电压。
在另一方面中，本公开涉及一种方法，其包括：接收初级供应电压，所述初级供应电压高于功率管理集成电路(PMIC)经配置以依其操作的最高供应电压；及由电容分压器(CVD)将经修改初级供应电压(MPSV)作为PMIC供应电压可选择地提供到所述PMIC，其中所述MPSV不高于所述PMIC经配置以依其操作的所述最高供应电压。
附图说明
将自下文给出的详细描述及本公开的各种实施例的附图更完全理解本公开。然而，图式不应被视为使本公开受限于特定实施例，而是仅供解释及理解。
图1说明根据本公开的一些实施例的包含存储器子系统的实例性计算环境。
图2说明根据本公开的一些实施例的功率管理组件的实例。
图3是根据本公开的一些实施例的用于操作电容分压器的实例性方法的流程图。
图4是根据本公开的一些实施例的图3中所说明的实例性方法的额外流程图。
图5是其中可操作本公开的实施例的实例性计算机系统的框图。
具体实施方式
本公开的方面是针对一种用于存储器子系统中的功率管理的电容分压器(CVD)。存储器系统在下文中还称为“存储器装置”。存储器子系统的实例是例如固态硬盘(SSD)的存储系统。各种存储器子系统可包含功率管理(PM)组件以管理从电源接收初级供应电压及适当分配电功率(例如电压的量值)以与特定存储器子系统的一或多个存储器组件的操作兼容。PM组件可包含功率管理集成电路(PMIC)。
一些常规PMIC组件可包含蚀刻或硬编码逻辑以提供对存储器装置的各种要求的控制。在利用蚀刻或硬编码逻辑的方法中，PMIC组件可经配置以提供对特定存储器装置的各种要求的控制。因此，此类常规PMIC组件仅可用于特定应用及/或特定存储器装置。例如，如果存储器装置的要求改变，那么此类常规PMIC组件会停止适当运作或操作，其可导致常规PMIC组件的储量变得过时且因此不可替代。
为减少经蚀刻或包含硬编码逻辑的PMIC组件的耗损储量，一些常规PMIC组件采用电子熔丝(eFuse)，其可允许PMIC组件的方面在制造之后改变。在采用电子熔丝的PMIC组件中，如果(例如)归因于设计PMIC组件的存储器装置的各种要求改变而不再使用或需要特定PMIC组件，那么可燃烧(例如烧断)一或多个电子熔丝。此可允许PMIC组件在一定程度上重新编程以具有使其各种要求在制造PMIC组件之后改变的存储器装置。然而，归因于电子熔丝的性质(例如，当已烧断电子熔丝时，其无法再被烧断)，利用电子熔丝的常规PMIC组件仅可被重新编程有限次数。
此外，使用电子熔丝的常规PMIC组件通常在制造之后及/或在销售点之前编程(例如，烧断电子熔丝)以根据一组特定存储器装置要求来操作。如果存储器装置要求在烧断电子熔丝之后改变，那么常规PMIC组件一般无法重新编程，其可导致常规PMIC组件的储量变得过时且因此不可替代。因此，类似于其中蚀刻或硬编码PMIC组件的常规方法，利用电子熔丝的PMIC组件的常规方法可导致PMIC组件的耗损储量。例如，由于电子熔丝的单次使用性，当设计PMIC组件的存储器装置的要求改变时，利用电子熔丝的PMIC组件会变得不可替代。
常规PMIC可经配置以将存储器装置的初级供应电压转换为用于操作存储器组件的各种输出电压(例如轨道)。然而，各种常规PMIC经配置以依特定供应电压或在有限供应电压范围内操作。因此，未经设计以依其它初级供应电压操作的不同常规PMIC经设计以适应不同初级供应电压以(例如)避免损坏PMIC的构成组件。在常规实施方案中，PMIC可接收(例如)12伏特(V)的初级供应电压且可在单个操作中使用电压转换器(例如降压调节器及PMIC上的其它可能类型的调节器)来减小初级供应电压。经配置以执行大电压减小(例如从12V到1V)的电压转换器使用比经配置以执行较小电压减小(例如从4V到1V)的电压转换器多的能量。另外，此电压转换器要占用比经配置以执行较小电压减小的电压转换器多的面积及/或体积(例如在电路板上)。
此外，在常规实施方案中，初级供应电压的量值减小(例如低于阈值电压)可导致来自存储器组件(例如存储器单元阵列)的数据损失。例如，存储器装置到初级电源供应器的连接中断可导致来自易失性存储器单元阵列(其上存储数据及/或对其执行各种操作)的数据损失及减小初级供应电压的其它可能结果。
本公开的方面通过提供本文所描述的CVD作为PM组件的部分来解决以上及其它不足。使CVD包含于初级供应电压的输入与经配置以与依比初级供应电压低的电压操作兼容的PMIC之间可解决常规PMIC实施方案的以上及其它不足。例如，CVD可将12V或更高的初级供应电压转换为与PMIC的操作兼容的3V到5V范围内的PMIC供应电压。CVD可经配置以通过将多个不同初级供应电压转换为与特定PMIC的操作兼容的供应电压(例如在有限供应电压范围内)来适应多个不同初级供应电压。PM组件的CVD可经配置以存储多个配置概要文件(如本文将进一步描述)，其可基于由从初级电源供应器经由CVD输入到存储器子系统的初级供应电压的量值改变所致的各种要求来动态选择。
如此配置的CVD的两阶段实施方案及使用PMIC将PMIC供应电压进一步调整为与存储器子系统的存储器组件的操作兼容的电压可提供提高能量效率。此提高能量效率可高于由使用单个电压转换器(例如降压调节器)的常规单阶段减小或使用用于此大电压减小的两个此类电压转换器的常规两阶段减小实现的能量效率。此外，比经配置以执行较大电压减小的电压转换器少的电压转换器及/或经配置以执行较小电压减小的电压转换器(例如执行4V到1V而非12V到1V减小的电压转换器)可占用较小面积及/或体积(例如在电路板上的PMIC内)。与经配置以依从CVD输出的电压操作的PMIC组合的CVD还可比经配置以依(例如)12V操作且产生1V的输出电压的常规PMIC便宜。
图1说明根据本公开的一些实施例的包含存储器子系统104的实例性计算环境100。图1中所说明的计算环境100展示各种组件，其是存储器子系统104的部分或耦合到存储器子系统104。例如，初级电源供应器(PPS)101可耦合到存储器子系统104。如本文所使用，“耦合到”一般是指组件之间的连接，其可为间接通信连接或直接通信连接(例如无需介入组件)(有线或无线)(包含例如电、光学、磁性等等的连接)。
存储器子系统104可包含PM组件110。在各种实施例中，PM组件110可包含CVD 114及PMIC 116。存储器子系统104可包含耦合到存储器装置控制器105(下文称为“控制器”)的PM组件110。
存储器子系统104上的PM组件110可包含PMIC 116，其经配置以调整特定输入电压以与存储器子系统104的各种组件的操作兼容。PMIC 116可与最高PMIC供应电压处的操作兼容。PMIC供应电压低于由PPS 101提供的存储器子系统104的初级供应电压102。PMIC 116可经配置以基于PMIC供应电压来输出用于操作存储器子系统104的一或多个电压。在若干实施例中，可基于将PMIC供应电压转换为一或多个减小电压来确定待输出的电压，所述一或多个减小电压对应于与存储器子系统104的一或多个组件的操作兼容的电压，所述一或多个组件可包含控制器105、存储器组件107-1、…、107-N及/或其相关联电路，例如控制电路、输入/输出(I/O)电路、地址电路等等。
如本文所使用，电压“与特定组件的操作兼容”的陈述希望意味着：供应较高电压无法激活(例如断开、烧毁等等)经配置以在较低电压范围内操作的组件的熔丝、晶体管、电容器等等，或供应较低电压可低于用于操作组件的电压阈值。例如，初级供应电压102可为12V或更高且与PMIC 116及/或其组件的操作兼容的电压可为约4V。如果将(例如)12V或更高的初级供应电压输入到与5V的最高电压处的操作兼容的组件，那么此组件无法激活。将此高初级供应电压减小到(例如)4V可促成此无法激活的机率降低。
PM组件110可包含耦合到PMIC 116的CVD 114。CVD 114可用于减小初级供应电压102，如本文所描述。CVD 114可耦合到连接器/接口103。连接器/接口103可用于从PPS 101输入初级供应电压102(Vin)及/或用于信号的输出以控制从PPS 101输出初级供应电压102。
CVD 114可经配置以接收初级供应电压102作为Vin且一经修改初级供应电压(MPSV)115作为PMIC供应电压提供到PMIC 116。在若干实施例中，可从存储器子系统104的PPS 101经由连接器/接口103接收初级供应电压102。MPSV 115可为已由CVD 114从初级供应电压102转换为不高于最高PMIC供应电压的电压(PMIC 116经配置以依其操作)的电压(例如3V到5V范围内的电压)。
CVD 114可经配置以接收高于最高PMIC供应电压的多个不同初级供应电压作为输入。例如，在存储器子系统104的操作期间的各种时间，初级供应电压可在从大于最高PMIC供应电压(例如5V)到240V或更大的范围内。初级供应电压的此类波动可由例如以下各种原因所致：增加电功率到PPS 101的预期输入以执行特定操作、电功率到PPS 101的非预期输入及/或未调节输入及/或PPS 101的不当操作(例如由其损坏及/或不可作组件引起)及其它原因。
CVD 114可经配置以在不同初级供应电压由PPS 101通过连接器/接口103提供时减小不同初级供应电压中的每一者以将MPSV 115作为与PMIC 116的操作兼容的PMIC供应电压提供到PMIC 116。CVD 114可经配置以划分不同初级供应电压而产生MPSV 115，使得MPSV 115可经可选择地确定以提供与PMIC 116的操作兼容的PMIC供应电压。例如，在不同初级供应电压中的每一者是由PPS 101提供到CVD 114的不同时间，CVD 114可经配置以通过调整包含于CVD 114上的多个电容器的连接来适当减小不同初级供应电压以与PMIC 116及其它存储器组件的操作兼容，如本文所描述。
CVD 114的多个电容器可调整地(例如可选择地)配置成多个配置。可通过可选择地连接呈多个配置的CVD 114的多个电容器来执行产生MPSV 115。例如，CVD 114可经配置以经由可选择地连接多个串联耦合电容器来将初级供应电压102可选择地调整(例如减小)为MPSV 115。连接的配置及/或可选择地连接多个电容器的多少电容器可取决于初级供应电压102有多高及/或为了与PMIC 116的操作兼容而减小初级供应电压102的量。例如，串联连接(耦合)的电容器可用于将初级供应电压102减小到与PMIC 116的操作兼容的MPSV 115以输出到PMIC 116。CVD 114可(例如)包含PMIC功率控制组件(图2中以220展示)，其经配置以确定多个电容器的适当连接以实现将MPSV 115适当输出到PMIC 116。
PMIC 116可包含可操作为电压转换器组件的多个调节器，如将结合图2更详细描述。PMIC 116可经配置以将从CVD 114接收的MPSV 115转换为从PMIC 116输出以用于操作存储器子系统104的各种组件的多个电压。在若干实施例中，PMIC 116的多个调节器可包含第一调节器，其经配置以将从CVD 114接收的MPSV 115减小到与存储器组件107的操作兼容的一或多个电压。例如，PMIC 116可经配置以将MPSV 115减小到与存储器子系统104的存储器单元阵列的操作兼容的减小电压，且可从PMIC 116可选择地输出减小电压用于操作阵列。在若干实施例中，PMIC 116可包含第二调节器，其经配置以增大从CVD 114接收的第一MPSV 115用于操作存储器子系统104的一或多个组件。
本公开的PMIC 116可包含电压转换器组件。电压转换器组件可包含(例如)降压调节器及其它类型的调节器，其经配置以基于第一减小电压(例如MPSV 115)来操作且提供与存储器组件的操作兼容的第二减小电压。第二减小电压可为以230展示且结合图2所描述的另一减小电压。例如，初级供应电压102可为12V且从CVD 114输出用于操作PMIC 116的MPSV115可为4V，且从PMIC 116作为用于操作存储器单元阵列的另一减小电压130输出的电压可为约1V。CVD 114可通过使用CVD 114的多个(例如两个或两个以上)电容器来执行第一减小以实现用于输出到PMIC 116的MPSV 115，所述多个电容器经配置以在若干实施例中依配置连接以产生MPSV 115。
例如，可通过可选择地串联连接电容器以输出初级供应电压102的1/3(12÷3＝4)来产生MPSV 115。CVD 114的PMIC功率控制组件220可经配置以根据初级供应电压102的特定电平来确定多个电容器的适当连接以能够基于指定将供应电压提供到PMIC 116的信号(例如来自控制器105)来适当输出第一MPSV 115。因而，CVD 114可经配置以依可选比率按比例调整初级供应电压102(例如相除)以提供MPSV 115。
在若干实施例中，存储器子系统104可包含一或多个存储器组件107-1、…、107-N。在各种实施例中，存储器组件107-1、…、107-N可包含不同类型的非易失性存储器(NVM)组件及/或易失性存储器(VM)组件的任何组合。例如，存储器组件可包含至少一VM单元阵列、至少一NVM单元阵列或至少一VM单元阵列与至少一NVM单元阵列的组合。在一些实施例中，存储器子系统104是存储系统。存储系统的实例是SSD。在若干实施例中，存储器子系统104可为SSD或存储器子系统104可形成为SSD的部分。在一些实施例中，存储器子系统104是混合存储器/存储器子系统。
存储器组件107-1、…、107-N中的每一者可包含一或多个存储器单元阵列，例如单电平单元(SLC)或多电平单元(MLC)。在若干实施例中，MLC可包含三电平单元(TLC)及/或四电平单元(QLC)。在一些实施例中，特定存储器组件可包含存储器单元的SLC部分及MLC部分两者。每一存储器单元可存储一或多个位的数据(例如数据块)。
NVM组件的实例包含与非(NAND)型快闪存储器。尽管已描述例如NAND型快闪存储器的NVM组件，但存储器组件107-1、…、107-N可基于各种其它类型的存储器，例如VM。在若干实施例中，存储器组件107-1、…、107-N可为(但不限于)随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变存储器(PCM)、磁随机存取存储器(MRAM)、NAND快闪存储器、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)及交叉点NVM单元阵列。交叉点NVM阵列可与可堆叠交叉格栅数据存取阵列一起基于体电阻的变化来执行位存储。另外，与许多基于快闪的存储器相比，交叉点NVM可执行原位写入操作，其中可编程NVM单元且不先擦除NVM单元。此外，存储器组件107-1、…、107-N的存储器单元可分组为存储器页面或数据块，其可是指用于存储数据的存储器组件的单元。
PPS 101可为电源，其可供应用于输入(Vin)的初级供应电压102到存储器子系统104用于操作PMIC 116及/或存储器组件107-1、…、107-N及存储器子系统104的其它组件。PPS 101可为(例如)电插座、电池及/或AC/DC转换器及其它可能电源。在若干实施方案中，初级供应电压102可高于与PMIC 116的操作兼容的电压。
控制器105可与存储器组件107-1、…、107-N通信以对存储器组件107-1、…、107-N执行例如读取、写入及/或擦除数据的操作及其它此类操作。控制器105可包含硬件，例如一或多个集成电路及/或离散组件、缓冲器存储器或其组合。控制器105可为微控制器，专用逻辑电路(例如场可编程门阵列(FPGA)、专用集成电路(ASIC)等等)或任何其它适合处理器。控制器105可包含经配置以执行存储于本地存储器(未展示)中的指令的处理装置(例如处理器106)。控制器105的本地存储器可包含嵌入式存储器，其经配置以存储用于执行控制存储器子系统104的操作(包含处置存储器子系统104与主机(未展示)之间的通信)的各种过程、操作、逻辑流程及/或例程的指令。在一些实施例中，本地存储器可包含存储存储器指针、提取数据等等的存储器寄存器。本地存储器还可包含用于存储微码的只读存储器(ROM)。
尽管图1中所展示的实例性存储器子系统104已说明为包含控制器105，但在本公开的其它实施例中，存储器子系统104可不包含控制器105且可代以依靠外部控制。在若干实施例中，此外部控制可由外部主机及/或由与存储器子系统104分离的处理器或控制器提供。
一般来说，控制器105可从主机系统(未展示且下文称为“主机”)接收操作命令且可将操作命令转换为指令或适当命令以实现对存储器组件107-1、…、107-N的存取以执行此类操作。控制器105可负责其它操作，例如损耗平衡操作、废弃项目收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作及/或与存储器组件107-1、…、107-N相关联的逻辑块地址与物理块地址之间的地址转译。控制器105可经由物理主机接口(例如连接器/接口103)来与主机通信。
存储器子系统104还可包含额外电路或组件(未说明)。在若干实施例中，存储器组件107-1、…、107-N可包含存储器组件107可通过其来与控制器105及/或主机通信的控制电路、地址电路、感测电路及/或输入/输出(I/O)电路。控制电路可(例如)包含PMIC功率控制组件(图2中以220展示)及其它控制电路。地址电路可(例如)包含行及列解码电路。作为实例，在一些实施例中，地址电路可从控制器105接收地址且解码地址以存取存储器组件107-1、…、107-N。感测电路可包含(例如)数据值可通过其来写入对应于阵列的行及/或列中的地址的特定存储器单元处及/或所述特定存储器单元读取的电路。在若干实施例中，可经由指定电路(未展示)来提供从PMIC 116输出用于操作存储器组件107-1、…、107-N(例如若干存储器单元阵列)的另一减小电压130到存储器组件，如由控制器105所指导。
一般来说，计算环境100可包含主机(未展示)，其可利用包含一或多个存储器组件107的存储器子系统104。在若干实施例中，PPS 101可位于主机上及/或耦合到主机，及/或初级供应电压102可来自主机。主机可提供存储(写入)于存储器子系统104处的数据及/或可请求从存储器子系统104检索(读取)的数据。存储器子系统104可包含到一或多个主机的多个接口连接(例如端口)。主机可经由端口来发送数据命令(例如读取、写入、擦除、编程等等)到存储器子系统104。
主机可为计算装置，例如桌面计算机、膝上型计算机、网络服务器、移动装置或包含存储器及处理装置的此计算装置。主机可包含或耦合到存储器子系统104，使得主机可从存储器子系统104读取数据或将数据写入到存储器子系统104。主机可经由物理主机接口(例如连接器/接口103)来耦合到存储器子系统104。物理主机接口可包含控制、地址、数据总线组件等等以提供用于在存储器子系统104与主机之间传递控制、地址、数据及其它信号的接口。物理主机接口的实例可包含(但不限于)串行高级技术附件(SATA)接口、外围组件互连快速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)等等。当存储器子系统104通过PCIe接口来与主机耦合时，主机可进一步利用NVM快速(NVMe)接口来存取存储器组件107-1、…、107-N。
图2说明功率管理(PM)组件210的实例。PM组件210可为图1中所展示的PM组件110。在此实例中，PM组件210可包含图2中所展示的CVD 214及PMIC 216，其可用于管理存储器子系统104、存储器组件107-1、…、107-N及/或其耦合的其它电子装置的各种功率要求。
例如，PMIC 216可经配置以根据一或多个配置概要文件来操作，其可控制更改从CVD 214接收的电压以提供一或多个电压到存储器子系统104的各种存储器组件107。此类配置概要文件可包含(例如存储)指令、参数等等，其使用本文将进一步详细描述的电压转换器225的一或多个调节器来实施以将从CVD 214接收的电压转换为与存储器组件107的操作兼容的电压(例如从4V减小到1V)。
在若干实施例中，可基于关于系统功率要求的信息来选择PMIC 216的特定配置概要文件。此信息可(例如)从耦合到存储器子系统104的主机(未展示)及/或存储器子系统104的控制器105接收。系统功率要求的非限制性实例可包含控制器105/处理器106的操作电压、PM组件210及/或存储器组件107(包含存储器单元阵列、感测电路、ASIC、状态机等等)的功能性、控制信号(例如电压信号、控制逻辑、时序信号及/或对应于特定配置概要文件的其它控制信号)、功率模式(例如睡眠模式)定序、主控/受控配置、串行ATA(SATA)输入电压、外围组件互连快速(PCIe)输入电压、电源备份操作、时序特性、操作特性等等。一些系统功率要求可由控制器105、其处理装置106、CVD 214及/或PM组件210的PMIC 216基于由CVD214及/或PMIC 216提供(例如存储于CVD 214及/或PMIC 216上)的配置概要文件来控制。
PM组件210的CVD 214可存储可基于由从PPS 201经由CVD 214输入到存储器子系统104的初级供应电压202的量值改变所致的各种要求来动态选择的多个配置概要文件。如本文所使用，“配置概要文件”一般是指协议、一组操作电压、主控/受控配置、电源备份状态、规范或对应于主机或另一组件(例如存储器子系统104(例如SSD)、视频卡、音频卡或其它计算机组件107，例如一或多个存储器单元阵列、阵列的感测电路等等)的操作的其它信息。例如，本公开的方面包含其上安置有存储器(例如NVM)的PM组件210(例如PM组件210的CVD 214及/或PMIC 216)。CVD 214的此存储器在图2中(例如)以220展示为PMIC功率控制组件(PPCC)。
例如，CVD 214的存储器可经配置以存储可对应于多个不同概要文件的多个可选配置概要文件用于连接CVD 214的多个电容器222。可根据从PPS 201输入到CVD 214(例如经由连接器/接口103)的初级供应电压202的量值来选择用于实施多个电容器222的连接的多个不同概要文件的特定概要文件。例如，输入高于与PMIC 216的操作兼容的电压范围的初级供应电压202可导致选择存储于CVD 214的PPCC 220上的特定概要文件，所述特定概要文件包含指令来实现特定数目个多个电容器222的连接以提供与PMIC 216的操作兼容的减小输出电压215(MPSV)。任何数目个多个电容器222可具有相同电容及/或不同电容。
本文所描述的CVD 214的实施方案能够使用根据有限PMIC供应电压范围内的操作所设计及/或与有限PMIC供应电压范围内的操作兼容的PMIC 216的组件(例如电压转换器225的组件)，其中输入到CVD 214的初级供应电压202的电压范围可比PMIC供应电压的范围宽及/或高。例如，PMIC供应电压范围可为3V到5V，而输入到CVD 214的电压范围可为12V到240V或更大。因此，经设计以在有限PMIC供应电压范围内操作的PMIC组件可用于PM组件210且无需基于高于与PMIC组件兼容的范围的特定存储器子系统104的特定输入初级供应电压202来重新编程及/或重新配置。因此，将如此设计的PMIC组件用于PM组件210可减少如此设计的PMIC组件的数目浪费储量。本文所描述的CVD 214的实施方案还可减少使用根据较宽PMIC供应电压范围所设计及/或经设计以执行较大电压减小(例如从12V到1V而非从4V到1V)的PMIC组件。使用PMIC组件的单个电压转换器的此单阶段电压减小的能量效率可能低于使用本文组合经配置以执行较小电压减小(例如从5V到3V到1V)的PMIC 216的电压转换器组件225所描述的CVD 214的两阶段减小。
根据本公开的PMIC 216的实施例可包含经配置以提供与存储器子系统104的存储器组件107及其它的操作兼容的多个电功率电平(例如电压)的一或多个组件。在若干实施例中，PMIC 216可包含电压检测器223及电压转换器组件225。图2中所说明的PMIC 216的实施例依举例方式展示且实施例不受限于此。因此，根据本公开的PMIC可包含比图2中所展示的组件多或少的组件。
电压检测器223可检测MPSV 215是否超出与PMIC 216的操作兼容的电压范围。电压检测器223可基于此MPSV 215的检测结果来产生断电信号224。在若干实施例中，可发送断电信号224来实现PPS 201、连接器/接口103及/或CVD 214的断接以免供应此MPSV 215。电压检测器223可包含比较器，其比较MPSV 215与参考电压且输出断电信号224作为比较的结果。例如，当与PMIC 216的操作兼容的最高电压(例如MPSV 215)是5V时，可将参考电压设置为5V。在若干实施例中，可将MPSV 215的范围及对应参考电压设置为各种电压量值。在一些实施例中，比较器可在MPSV 215高于第一参考电压时产生呈逻辑高电平的断电信号224及可在MPSV 215低于第二参考电压时产生呈逻辑低电平的断电信号224。第一参考电压可(例如)高于第二参考电压。
电压转换器组件225可将MPSV 215转换为与本文所描述的存储器组件107的操作兼容的另一减小电压230。MPSV 215可为相对于最初从PPS 201提供到CVD 214的电压减小的电压。电压转换器组件225可包含低压降(LDO)调节器226、升降压转换器227、降压调节器228及/或升压调节器229。
LDO调节器226可为使用非常小输入-输出差动电压来操作的线性电压调节器，所述非常小输入-输出差动电压可调节升降压转换器227的输出电压以输出另一减小电压230。可基于用于图1的存储器子系统104中的另一减小电压230的数目来提供多个LDO调节器226。
升降压转换器227可检测MPSV 215且可在MPSV 215高于从升降压转换器227输出的预期另一减小电压230时依降压模式操作。当所检测的MPSV 215低于从升降压转换器227输出的预期电压时，升降压转换器227可依升压模式操作。在若干实施例中，升降压转换器227可促成输出恒定电压。
降压调节器228可为可通过减小输入电压(例如将MPSV 215减小到另一减小电压230)来产生预定输出电压的降压式直流(DC)/DC转换器。降压调节器228可使用在特定周期内接通/切断的开关装置且可具有其中输入电源供应(例如MPSV 215)在接通开关时连接到电路及在切断开关时不连接到电路的结构。降压调节器228可藉由通过电感器-电容器(LC)滤波器平均化依此方式周期性连接到电路或与电路断接的具有脉冲形状的电压来输出DC电压。降压调节器228可使用以下原理：藉由通过周期性截断DC电压平均化脉冲电压来产生输出电压，使得降压调节器228的输出电压(例如另一减小电压230)可具有小于降压调节器228的输入电压(例如第一MPSV 215)的电压。
升压调节器229可为升压式DC/DC转换器。在升压调节器229中，当接通开关时，MPSV 215可连接到电感器的两个端子以形成充电电流。当切断开关时，可将充电电流转移到负载。因此，升压调节器229的输出端子的电流量可小于升压调节器229的输入端子的电流量。由于无归因于升压调节器229的操作原理的损失，所以基于“输入电流*输入电压＝输出电流*输出电压”关系，升压调节器229的输出电压可高于升压调节器229的输入电压(例如MPSV 215)。
CVD 214可耦合到PMIC 216且可经配置以将从PPS 201接收的初级供应电压202减小到MPSV 215。减小可经可选择地确定以向PMIC 216提供低于初级供应电压202且与PMIC216的操作兼容的供应电压。
CVD 214可经配置以基于初级供应电压202的状态由监测单元219(其是CVD 214的部分)监测来提供选择于CVD 214的多个电容器222的多个不同连接之间的信号。响应于由监测单元219确定初级供应电压202高于与PMIC 216的操作兼容的电压范围，监测单元219可发送信号到PPCC 220，PPCC 220是CVD 214的部分。在若干实施例中，PPCC 220可经配置以：确定连接CVD 214的特定数目个(例如哪些)多个电容器222以将初级供应电压202的特定电压量值减小到与PMIC 216的操作兼容的MPSV 215；指导CVD 214连接特定数目个多个电容器222；及指导CVD 214将MPSV 215输出到PMIC 216。
在若干实施例中，响应于由监测单元219确定初级供应电压202高于电压量值及/或电压范围(其中CVD 214经配置以将初级供应电压202修改为小于或等于最高PMIC 216供应电压的电压)，监测单元219可经配置以发送信号(例如发送到连接器/接口103)以中断及/或阻止输入初级供应电压202。例如，当CVD 214的多个电容器222的特定数目不足以分销初级供应电压202的特定电压量值(例如因为初级供应电压202对于特定数目个电容器来说太高)时及/或当多个电容器222无多个不同连接可配置以分销初级供应电压202的特定电压量值以提供与PMIC 216的操作兼容的电压范围内的特定MPSV 215时，可中断及/或阻止初级供应电压202。在若干实施例中，监测单元219可经配置以发送信号到PPCC 220以替代地修改初级供应电压202以产生MPSV 215及/或减少(例如防止)MPSV 215从CVD 214输出到PMIC 216。可(例如)使用经不同配置的CVD及其它可能替代物来执行替代地修改初级供应电压202。中断及/或阻止输入初级供应电压202、替代地修改初级供应电压202及/或防止输出MPSV 215可减少对PMIC 216(例如电压转换器225的组件)的潜在损坏。
图3是根据本公开的一些实施例的用于操作CVD(如图1中以114及图2中以214所展示)的实例性方法335的流程图。方法335可由可包含硬件、软件(例如在处理装置上运行或执行的指令)或其组合的处理逻辑执行。在若干实施例中，此硬件可包含处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等等的一或多者。
在若干实施例中，方法335可由控制器105、处理器106及/或PM组件(以110所展示且结合图1所描述及/或以210所展示且结合图2所描述)的一或多个组件执行。尽管依特定序列或顺序展示，但除非另有指定，否则可修改方法335中的过程的顺序。因此，所说明的实施例应被理解为仅供示范，且所说明的过程可依不同顺序执行，且一些过程可并行执行。另外，可在各种实施例中省略一或多个过程。因此，并非每个实施例需要所有过程。其它过程流程是可行的。
在框336中，处理装置接收初级供应电压202的量值的确定。初级供应电压202可高于PMIC 216经配置以依其操作的最高供应电压。在若干实施例中，初级供应电压202可输入到存储器子系统104(例如SSD)上的CVD 214。在若干实施例中，初级供应电压202的量值可由电压检测器(未展示)确定，所述电压检测器形成为监测单元219(其是CVD 214的部分)的部分、形成为连接器/接口103、控制器105及/或处理器106的部分或形成于存储器子系统104上的其它位置。CVD 214可耦合到存储器子系统104的PMIC 216。
在框337中，处理装置通过CVD 214将MPSV 215作为PMIC供应电压可选择地提供到PMIC 216。在若干实施例中，MPSV 215不高于PMIC 216经配置以依其操作的最高供应电压。
在若干实施例中，处理装置使用PMIC 216的电压转换器组件225来指导MPSV 215可选择地减小到与存储器子系统104的所选择的存储器组件107的操作兼容的另一减小电压。
在若干实施例中，存储器子系统104的处理装置可经配置以从与存储器子系统104分离的主机接收指令以对存储器子系统的所选择的存储器组件107执行操作。存储器子系统104的处理装置可经进一步配置以指导操作的执行。操作可由CVD 214的PPCC 220可选择地执行以指导CVD 214对初级供应电压202执行调整以引起MPSV 215在与PMIC 216的操作兼容的预定电压范围内。
图4是根据本公开的一些实施例的图3中所说明的实例性方法335的额外流程图440。在框442中，处理装置指导CVD 214对从PPS 201接收的初级供应电压202执行粗略调整以引起减小电压在与PMIC 216的操作兼容的预定电压范围内。在框443中，处理装置指导PMIC 216对从CVD 214接收的减小电压执行精细调整以引起另一减小电压在与对存储器子系统104上的所选择的存储器组件107(例如存储器单元阵列)执行操作兼容的预定电压范围内。
在框444中，执行粗略调整可包含与PMIC 216的操作兼容的预定电压范围宽于由精细调整引起的与所选择的阵列的操作兼容的预定电压范围。例如，粗略调整可引起12V电压由CVD 214减小到与PMIC 216的操作兼容的具有3V到5V范围的减小电压(例如MPSV215)，而由PMIC 216执行的精细调整可引起另一减小电压在与所选择的阵列的操作兼容的0.5V到1.5V范围内。在若干实施例中，可对未减小到低于阈值电压的初级供应电压202执行刚描述的粗略调整以提供具有3V到5V范围的MPSV 215。例如，可对具有输入电压的正常操作范围内的12V量值的初级供应电压202执行粗略调整。
在框445中，执行精细调整可包含与对所选择的阵列执行若干操作兼容的另一减小电压的值小于与PMIC 216的操作兼容的减小电压(或MPSV 215)的值。例如，与所选择的阵列的操作兼容的0.5V到1.5V范围内的电压量值小于与PMIC 216的操作兼容的3V到5V范围内的电压量值。
图5说明计算机系统550的实例性机器，可在计算机系统550内执行用于引起机器执行本文所讨论的任何一或多个方法的一组指令。在一些实施例中，计算机系统550可对应于主机系统(例如结合图1所描述的主机系统)，其包含、耦合到及/或利用例如图1的存储器装置/SSD 104的存储器子系统。计算机系统550可用于对操作系统执行控制器105及/或处理器106的操作以执行包含由图1的PM组件110及/或图2的PM组件210执行的操作的操作。在若干实施例中，机器可连接(例如网络连接)到LAN、内部网络、外部网络及/或因特网中的其它机器。机器可充当客户端-服务器网络环境中的服务器或客户端机器、对等(或分布式)网络环境中的对等机器或云端计算基础设施或环境中的服务器或客户端机器。
机器可为个人计算机(PC)、平板PC、视频转换器(STB)、个人数字助理(PDA)、一蜂窝电话、网页设备、服务器、网络路由器、交换器或网桥或能够执行指定由所述机器采取的动作的一组指令(依序或其它)的任何机器。此外，尽管已说明单个机器，但术语“机器”还应被视为包含个别或共同执行一组(或多组)指令以执行本文所讨论的任何一或多个方法的机器的任何集合。
实例性计算机系统550包含经由总线557来彼此通信的处理装置552、主存储器554、静态存储器558及数据存储系统502。在若干实施例中，主存储器554可为只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)(例如同步DRAM(SDRAM)或随机存取存储器总线DRAM(RDRAM)及其它可能存储器。在若干实施例中，静态存储器558可为快闪存储器、静态随机存取存储器(SRAM)及其它可能存储器。数据存储系统502可对应于结合图1所描述的存储器子系统104、存储器装置及/或SSD。
处理装置552可表示一或多个通用处理装置，例如微处理器、中央处理单元或其类似者。更特定来说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、极长指令字(VLIW)微处理器或实施其它指令集的处理器或实施指令集的组合的处理器。处理装置552还可为一或多个专用处理装置，例如专用集成电路(ASIC)、场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器或其类似者。处理装置552经配置以执行用于执行本文所讨论的操作及步骤的指令553。计算机系统550可进一步包含经由网络556来通信的网络接口装置555。
数据存储系统502可包含机器可读存储媒体559(还称为计算机可读媒体)，其上存储一或多组指令553或体现本文所描述的任何一或多个方法或功能的软件。指令553还可在其由计算机系统550执行期间完全或至少部分驻存于主存储器554及/或处理装置552内。主存储器554及处理装置552还促成机器可读存储媒体。机器可读存储媒体559、数据存储系统502及/或主存储器554可对应于图1的存储器子系统104。
在若干实施例中，指令553可包含用于实施对应于功率管理组件510的功能性的指令。功能性可(例如)对应于图2的PM组件210(包含CVD 214及PMIC 216)及其它的功能性。尽管机器可读存储媒体559在实例性实施例中展示为单个媒体，但术语“机器可读存储媒体”应被视为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被视为包含能够存储或编码用于由机器执行的一组指令且可引起机器执行本公开的任何一或多个方法的任何媒体。因此，术语“机器可读存储媒体”应被视为包含(但不限于)固态存储器、光学媒体及磁性媒体。
已从计算机存储器内的数据值(位)的操作的算法及符号表示方面呈现先前详细描述的一些部分。这些演算描述及表示是由数据处理领域的技术人员用于向其它技术者最有效传达其工作的实质的方式。此处一般将算法设想成导致所要结果的自行一致操作序列。操作是需要物理操纵物理量的操作。通常，尽管非必要，但这些量呈能够被存储、组合、比较或依其它方式操纵的电信号或磁信号的形式。事实证明，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、术语、数字或其类似者有时是方便的。
然而，应记住，所有这些及类似术语应与适当物理量相关联且仅为应用于这些量的方便标签。本公开可涉及计算机系统或类似电子计算装置的动作及过程，所述计算机系统或类似电子计算装置将表示为计算机系统的寄存器及存储器内的物理(电子)量的数据操纵及变换为类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。
本公开还涉及用于执行本文的操作的设备。此设备可特别根据预期目的来构造，或其可包含由存储于计算机中的计算机程序选择性激活或重新配置的通用计算机。此计算机程序可存储于计算机可读存储媒体中，例如(但不限于)任何类型的磁盘(包含软盘、光盘、CD-ROM及磁光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光学卡或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文所呈现的算法及显示器与任何特定计算机或其它设备无内在关联。各种通用系统可根据本文的教示与过程一起使用，或事实证明，构造更专用设备来执行方法是方便的。各种这些系统的结构将如本文的描述中所陈述那样呈现。另外，不参考任何特定编程语言来描述本公开。应了解，各种编程语言可用于实施本文所描述的本公开的教示。
本公开可提供为计算机程序产品或软件，其可包含机器可读媒体，所述机器可读媒体上存储有可用于编程计算机系统(或其它电子装置)以根据本公开来执行过程的指令。机器可读媒体包含用于以机器(例如计算机)可读的形式存储信息的任何机构。在一些实施例中，机器可读(例如计算机可读)媒体包含机器可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等等。
在以上说明中，已参考本公开的特定实例性实施例来描述本公开的实施例。显而易见，可在不背离随附权利要求书中所陈述的本公开的实施例的较广精神及范围的情况下对本公开作出各种修改。因此，本说明书及图式应被视为意在说明而非限制。

Claims (20)

1.一种存储器子系统，其包括：
功率管理集成电路PMIC，其与低于所述存储器子系统的初级供应电压的最高PMIC供应电压处的操作兼容，所述PMIC经配置以基于PMIC供应电压来输出多个电压用于所述存储器子系统的操作；及
电容分压器CVD，其耦合到所述PMIC，所述CVD经配置以：
接收所述存储器子系统的所述初级供应电压作为输入；及
通过调节所述初级供应电压来产生经修改初级供应电压MPSV且将所述MPSV作为所述PMIC供应电压提供到所述PMIC，其中所述MPSV不高于所述最高PMIC供应电压，其中：
所述CVD经配置对所述初级供应电压进行粗略调整且所述PMIC经配置以对所述MPSV进行精细调整；以及
由所述粗略调整产生的电压范围比由所述精细调整产生的电压范围宽。
2.根据权利要求1所述的存储器子系统，其中所述存储器子系统是固态硬盘SSD。
3.根据权利要求1所述的存储器子系统，其中所述CVD经进一步配置以接收高于所述最高PMIC供应电压的多个不同初级供应电压作为所述输入。
4.根据权利要求3所述的存储器子系统，其中所述CVD经进一步配置以减小所述多个不同初级供应电压中的每一者以将所述MPSV作为与所述PMIC的操作兼容的所述PMIC供应电压提供到所述PMIC。
5.根据权利要求1所述的存储器子系统，其中所述CVD经进一步配置以依可选比率按比例调整从初级电源供应器经由连接器所接收的所述初级供应电压以提供所述MPSV。
6.根据权利要求1所述的存储器子系统，其中所述MPSV经可选择地确定以提供与所述PMIC的所述操作兼容的所述PMIC供应电压。
7.根据权利要求1所述的存储器子系统，其中所述PMIC包括：
第一调节器，其经配置以减小从所述CVD接收的所述MPSV；及
第二调节器，其经配置以增大从所述CVD接收的所述MPSV。
8.根据权利要求1所述的存储器子系统，其中所述PMIC经进一步配置以将从所述CVD接收的所述MPSV减小到与所述存储器子系统的操作兼容的减小电压。
9.根据权利要求8所述的存储器子系统，其中从所述PMIC可选择地输出所述减小电压用于所述存储器子系统的操作。
10.根据权利要求1所述的存储器子系统，其中所述CVD经进一步配置以经由多个串联耦合电容器来将所述初级供应电压可选择地调整为所述MPSV。
11.根据权利要求1所述的存储器子系统，其中所述PMIC经进一步配置以将从所述CVD接收的所述MPSV转换为从所述PMIC输出以用于操作所述存储器子系统的所述多个电压。
12.一种存储器子系统，其包括：
电容分压器CVD，其经配置以减小从所述存储器子系统的初级电源供应器PPS接收的初级供应电压；
其中所述减小经可选择地确定以提供低于所述初级供应电压且与功率管理集成电路PMIC的操作兼容的PMIC供应电压；以及
其中所述CVD经配置对所述初级供应电压进行粗略调整且所述PMIC经配置以对所述PMIC供应电压进行精细调整，其中由所述粗略调整产生的电压范围比由所述精细调整产生的电压范围宽。
13.根据权利要求12所述的存储器子系统，其中所述存储器子系统是固态硬盘SSD。
14.根据权利要求12所述的存储器子系统，其中所述CVD经进一步配置以通过减小所述初级供应电压来将所述初级供应电压转换为经修改初级供应电压MPSV。
15.根据权利要求14所述的存储器子系统，其中所述PMIC经配置以通过进一步减小所述MPSV来将所述MPSV转换为另一减小电压。
16.根据权利要求15所述的存储器子系统，其进一步包括多个存储器组件，其可操作地耦合到所述CVD，其中所述PMIC经进一步配置以输出所述另一减小电压来对所述多个存储器组件供电。
17.根据权利要求12所述的存储器子系统，其中：
所述CVD包括多个电容器；且
所述CVD经进一步配置以基于监测到所述初级供应电压的状态来提供选择于所述多个电容器之间的信号以能够将经修改初级供应电压MPSV输出到所述PMIC。
18.一种在存储器子系统中使用的方法，其包括：
由电容分压器CVD接收初级供应电压，所述初级供应电压高于功率管理集成电路PMIC经配置以依其操作的最高供应电压；及
由所述CVD通过调节所述初级供应电压来产生经修改初级供应电压MPSV，且将所述MPSV作为PMIC供应电压可选择地提供到所述PMIC，其中所述MPSV不高于所述PMIC经配置以依其操作的所述最高供应电压，且其中：
由所述CVD对从初级电源供应器接收的所述初级供应电压执行粗略调整以引起所述MPSV在与PMIC的操作兼容的预定电压范围内；及
由所述PMIC对从所述CVD接收的所述MPSV执行精细调整以引起另一减小电压在与对所述存储器子系统上的所选择的存储器单元阵列执行操作兼容的预定电压范围内，其中：
执行所述粗略调整包含与所述PMIC的操作兼容的所述预定电压范围宽于由所述精细调整引起的与所述所选择的存储器单元阵列的操作兼容的所述预定电压范围；且
执行所述精细调整包含与对所述所选择的存储器单元阵列执行若干操作兼容的所述另一减小电压的值小于与所述PMIC的操作兼容的所述减小电压的值。
19.根据权利要求18所述的方法，其进一步包括使用所述PMIC的电压转换器来将所述MPSV可选择地减小到与所述存储器子系统的所选择的存储器组件的操作兼容的另一减小电压。
20.根据权利要求18所述的方法，其进一步包括：
配置所述存储器子系统的处理装置以从与所述存储器子系统分离的主机接收指令以对所述存储器子系统的所选择的存储器组件执行操作且通过以下操作来指导所述操作的执行：
所述CVD的PMIC功率控制组件可选择地指导所述CVD对所述初级供应电压执行所述粗略调整以引起所述MPSV在与所述PMIC的操作兼容的预定电压范围内。
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