JP2000331490A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 温度、製造プロセスなどによる電源電圧にお
ける検出レベルのばらつきを少なくし、半導体集積回路
装置の信頼性を大幅に向上させる。 【解決手段】 基準電圧発生部１６が生成した基準電圧
ＶREF と、電源電圧ＶCCを抵抗２７，２８によって分圧
した検出電圧との電圧差を差動増幅回路ＳＡによって差
動増幅し、検出信号Ｋとして出力する。基準電圧発生部
１６は、温度、製造プロセスのばらつきが少ないバイポ
ーラ形トランジスタにおけるベース−エミッタ間電圧か
ら基準電圧ＶREF を生成しており、電源電圧ＶCCにおけ
る検出レベルのばらつきを小さくすることができる。
ける検出レベルのばらつきを少なくし、半導体集積回路
装置の信頼性を大幅に向上させる。 【解決手段】 基準電圧発生部１６が生成した基準電圧
ＶREF と、電源電圧ＶCCを抵抗２７，２８によって分圧
した検出電圧との電圧差を差動増幅回路ＳＡによって差
動増幅し、検出信号Ｋとして出力する。基準電圧発生部
１６は、温度、製造プロセスのばらつきが少ないバイポ
ーラ形トランジスタにおけるベース−エミッタ間電圧か
ら基準電圧ＶREF を生成しており、電源電圧ＶCCにおけ
る検出レベルのばらつきを小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置における動作の安定化技術に関し、特に、フラッシュ
メモリにおける高精度な電源電圧レベルの検出に適用し
て有効な技術に関するものである。
置における動作の安定化技術に関し、特に、フラッシュ
メモリにおける高精度な電源電圧レベルの検出に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、フラッシュメモリなどの半導体集積回路装置に
は、該半導体集積回路装置の動作電圧として供給される
電源電圧レベルを検出し、検出信号を出力する、いわゆ
る、電源電圧検出回路が設けられている。
とえば、フラッシュメモリなどの半導体集積回路装置に
は、該半導体集積回路装置の動作電圧として供給される
電源電圧レベルを検出し、検出信号を出力する、いわゆ
る、電源電圧検出回路が設けられている。
【０００３】電源投入時、電源電圧の降下時などにおい
て、電源電圧検出回路が、あるレベル以上の電源電圧を
検出することによって該半導体集積回路装置に入力され
る外部入力信号などの受け付けが開始され、電源電圧が
あるレベルよりも低い場合には、半導体集積回路装置に
おける内部回路がリセットされる。
て、電源電圧検出回路が、あるレベル以上の電源電圧を
検出することによって該半導体集積回路装置に入力され
る外部入力信号などの受け付けが開始され、電源電圧が
あるレベルよりも低い場合には、半導体集積回路装置に
おける内部回路がリセットされる。
【０００４】また、電源電圧検出回路は、抵抗、ＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタからなる基準電圧を生成する回路、お
よび生成された基準電圧が入力部に入力され、この基準
電圧に基づいて電源電圧の電圧レベルを検出するインバ
ータなどから構成されている。
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）トランジスタからなる基準電圧を生成する回路、お
よび生成された基準電圧が入力部に入力され、この基準
電圧に基づいて電源電圧の電圧レベルを検出するインバ
ータなどから構成されている。
【０００５】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、１９９５年６月１日、
株式会社工業調査会発行、大島雅志（編）、「電子材
料」６月号（第３４巻第６号）、Ｐ３２〜Ｐ３７があ
り、この文献には、フラッシュメモリの構成などが記載
されている。
て詳しく述べてある例としては、１９９５年６月１日、
株式会社工業調査会発行、大島雅志（編）、「電子材
料」６月号（第３４巻第６号）、Ｐ３２〜Ｐ３７があ
り、この文献には、フラッシュメモリの構成などが記載
されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置に設けられた電源電圧検出回路で
は、次のような問題点があることが本発明者により見い
出された。
な半導体集積回路装置に設けられた電源電圧検出回路で
は、次のような問題点があることが本発明者により見い
出された。
【０００７】すなわち、温度条件によるＭＯＳトランジ
スタの駆動能力、抵抗に流れる電流、ならびにインバー
タにおける論理しきい値の変動、あるいは製造プロセス
のばらつきによるＭＯＳトランジスタのしきい値、抵抗
値の変動などによって電源電圧の検出レベルにばらつき
が生じてしまうという問題がある。
スタの駆動能力、抵抗に流れる電流、ならびにインバー
タにおける論理しきい値の変動、あるいは製造プロセス
のばらつきによるＭＯＳトランジスタのしきい値、抵抗
値の変動などによって電源電圧の検出レベルにばらつき
が生じてしまうという問題がある。
【０００８】近年、半導体集積回路装置における電源電
圧の低電圧化により、検出レベルのばらつき大きさが無
視できなくなり、場合によっては正常動作せずに半導体
集積回路装置の誤動作などを招く恐れもある。
圧の低電圧化により、検出レベルのばらつき大きさが無
視できなくなり、場合によっては正常動作せずに半導体
集積回路装置の誤動作などを招く恐れもある。
【０００９】本発明の目的は、温度、製造プロセスなど
による電源電圧における検出レベルのばらつきを少なく
することにより、信頼性を大幅に向上させることのでき
る半導体集積回路装置を提供することにある。
による電源電圧における検出レベルのばらつきを少なく
することにより、信頼性を大幅に向上させることのでき
る半導体集積回路装置を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置
は、動作制御信号に基づいて、バイポーラ形トランジス
タにおけるベース−エミッタ間電圧を基準電圧として出
力する第１の基準電圧生成部と、電源電圧から検出電圧
を生成する検出電圧生成部と、動作制御信号に基づい
て、該第１の基準電圧生成部が生成した基準電圧と該検
出電圧生成部が生成した検出電圧との電圧差を差動増幅
し、検出信号として出力する信号増幅部とからなる電源
電圧検出手段を備えたものである。
は、動作制御信号に基づいて、バイポーラ形トランジス
タにおけるベース−エミッタ間電圧を基準電圧として出
力する第１の基準電圧生成部と、電源電圧から検出電圧
を生成する検出電圧生成部と、動作制御信号に基づい
て、該第１の基準電圧生成部が生成した基準電圧と該検
出電圧生成部が生成した検出電圧との電圧差を差動増幅
し、検出信号として出力する信号増幅部とからなる電源
電圧検出手段を備えたものである。
【００１３】また、本発明の半導体集積回路装置は、動
作制御信号に基づいて、バイポーラ形トランジスタを用
いたバンドギャップ形基準電圧源から基準電圧を生成す
る第２の基準電圧生成部と、電源電圧から検出電圧を生
成する検出電圧生成部と、動作制御信号に基づいて、該
第２の基準電圧生成部が生成した基準電圧と該検出電圧
生成部が生成した検出電圧とを比較して差動増幅し、検
出信号として出力する信号増幅部とよりなる電源電圧検
出手段を備えたものである。
作制御信号に基づいて、バイポーラ形トランジスタを用
いたバンドギャップ形基準電圧源から基準電圧を生成す
る第２の基準電圧生成部と、電源電圧から検出電圧を生
成する検出電圧生成部と、動作制御信号に基づいて、該
第２の基準電圧生成部が生成した基準電圧と該検出電圧
生成部が生成した検出電圧とを比較して差動増幅し、検
出信号として出力する信号増幅部とよりなる電源電圧検
出手段を備えたものである。
【００１４】さらに、本発明の半導体集積回路装置は、
前記検出電圧生成部が、第１、第２の抵抗からなり、電
源電圧と基準電位との間に前記第１、第２の抵抗を直列
接続し、電源電圧を分圧して検出電圧を生成するもので
ある。
前記検出電圧生成部が、第１、第２の抵抗からなり、電
源電圧と基準電位との間に前記第１、第２の抵抗を直列
接続し、電源電圧を分圧して検出電圧を生成するもので
ある。
【００１５】また、本発明の半導体集積回路装置は、前
記検出電圧生成部に、動作制御信号に基づいて、当該検
出電圧生成部を動作制御する動作制御部を設けたもので
ある。
記検出電圧生成部に、動作制御信号に基づいて、当該検
出電圧生成部を動作制御する動作制御部を設けたもので
ある。
【００１６】以上のことにより、温度、プロセスによる
ばらつきが少ない基準電圧を生成し、その基準電圧と、
第１、第２の抵抗によって生成された検出電圧とを差動
増幅して電源電圧レベルを検出するので、電源電圧レベ
ルを高精度に検出することができ、半導体集積回路装置
の信頼性を向上することができる。
ばらつきが少ない基準電圧を生成し、その基準電圧と、
第１、第２の抵抗によって生成された検出電圧とを差動
増幅して電源電圧レベルを検出するので、電源電圧レベ
ルを高精度に検出することができ、半導体集積回路装置
の信頼性を向上することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】（実施の形態１）図１は、本発明の実施の
形態１によるフラッシュメモリのブロック図、図２は、
本発明の実施の形態１によるフラッシュメモリに設けら
れた電源電圧検出回路の回路説明図、図３は、本発明の
実施の形態１による電源電圧検出回路に設けられた基準
電圧発生部の回路図、図４は、本発明の実施の形態１に
よる基準電圧発生部に設けられたバイポーラ形トランジ
スタの構成説明図、図５（ａ）は、本発明の実施の形態
１による基準電圧検出部の抵抗比を変更した際の検知レ
ベルにおける設定変更の説明図、（ｂ）は、その検知レ
ベルの設定変更をした際に検出される電源電圧レベルの
説明図である。
形態１によるフラッシュメモリのブロック図、図２は、
本発明の実施の形態１によるフラッシュメモリに設けら
れた電源電圧検出回路の回路説明図、図３は、本発明の
実施の形態１による電源電圧検出回路に設けられた基準
電圧発生部の回路図、図４は、本発明の実施の形態１に
よる基準電圧発生部に設けられたバイポーラ形トランジ
スタの構成説明図、図５（ａ）は、本発明の実施の形態
１による基準電圧検出部の抵抗比を変更した際の検知レ
ベルにおける設定変更の説明図、（ｂ）は、その検知レ
ベルの設定変更をした際に検出される電源電圧レベルの
説明図である。
【００１９】本実施の形態１において、フラッシュメモ
リ（半導体集積回路装置）１には、図１に示すように、
ロジックコントロール２および入出力コントロール回路
３が設けられている。ロジックコントロール２は、接続
先となるマイクロコンピュータなどのホストから入力さ
れる制御用信号を一時的に格納し、動作ロジックの制御
を行う。
リ（半導体集積回路装置）１には、図１に示すように、
ロジックコントロール２および入出力コントロール回路
３が設けられている。ロジックコントロール２は、接続
先となるマイクロコンピュータなどのホストから入力さ
れる制御用信号を一時的に格納し、動作ロジックの制御
を行う。
【００２０】また、入出力コントロール回路３には、ホ
ストから入出力されるコマンド、外部アドレス、プログ
ラムデータなどの各種信号が入力され、制御用信号に基
づいてコマンド、外部アドレス、データをそれぞれのコ
マンドレジスタ４、アドレスレジスタ５、データレジス
タ／センスアンプ６に出力する。
ストから入出力されるコマンド、外部アドレス、プログ
ラムデータなどの各種信号が入力され、制御用信号に基
づいてコマンド、外部アドレス、データをそれぞれのコ
マンドレジスタ４、アドレスレジスタ５、データレジス
タ／センスアンプ６に出力する。
【００２１】さらに、アドレスレジスタ５には、カラム
アドレスバッファ７ならびにロウアドレスバッファ８が
接続されている。これらカラムアドレスバッファ７、ロ
ウアドレスバッファ８は、アドレスレジスタ５から出力
されたアドレスを一時的に格納する。
アドレスバッファ７ならびにロウアドレスバッファ８が
接続されている。これらカラムアドレスバッファ７、ロ
ウアドレスバッファ８は、アドレスレジスタ５から出力
されたアドレスを一時的に格納する。
【００２２】カラムアドレスバッファ７には、カラムア
ドレスデコーダ９が接続されており、ロウアドレスバッ
ファ８には、ロウアドレスデコーダ１０が接続されてい
る。カラムアドレスデコーダ９は、カラムアドレスバッ
ファ７から出力されたカラムアドレスに基づいてデコー
ドを行い、ロウアドレスデコーダ１０は、ロウアドレス
バッファ８から出力されたロウアドレスに基づいてデコ
ードを行う。
ドレスデコーダ９が接続されており、ロウアドレスバッ
ファ８には、ロウアドレスデコーダ１０が接続されてい
る。カラムアドレスデコーダ９は、カラムアドレスバッ
ファ７から出力されたカラムアドレスに基づいてデコー
ドを行い、ロウアドレスデコーダ１０は、ロウアドレス
バッファ８から出力されたロウアドレスに基づいてデコ
ードを行う。
【００２３】ロジックコントロール２、コマンドレジス
タ４には、制御回路１１が接続されており、この制御回
路１１によって、データレジスタ／センスアンプ６、高
電圧発生回路１２、ベリファイ電圧発生回路１３が制御
されている。
タ４には、制御回路１１が接続されており、この制御回
路１１によって、データレジスタ／センスアンプ６、高
電圧発生回路１２、ベリファイ電圧発生回路１３が制御
されている。
【００２４】高電圧発生回路１２は、書き込み、消去電
圧、すなわち、ワード線電位、ビット線電位、ウエル電
位、ソース線電位として用いられる高電圧を生成し、ベ
リファイ電圧発生回路１３は、ベリファイ動作に用いら
れるベリファイ電圧を生成する。
圧、すなわち、ワード線電位、ビット線電位、ウエル電
位、ソース線電位として用いられる高電圧を生成し、ベ
リファイ電圧発生回路１３は、ベリファイ動作に用いら
れるベリファイ電圧を生成する。
【００２５】また、データレジスタ／センスアンプ６、
カラムアドレスデコーダ９，ロウアドレスデコーダ１０
には、電気的なデータの消去／書き込みが可能であり、
データの保存に電源が不要なフラッシュメモリセルアレ
イ１４が接続されている。フラッシュメモリセルアレイ
１４は、記憶の最小単位であるメモリセルが規則正しく
アレイ状に並べられている。
カラムアドレスデコーダ９，ロウアドレスデコーダ１０
には、電気的なデータの消去／書き込みが可能であり、
データの保存に電源が不要なフラッシュメモリセルアレ
イ１４が接続されている。フラッシュメモリセルアレイ
１４は、記憶の最小単位であるメモリセルが規則正しく
アレイ状に並べられている。
【００２６】さらに、前述した高電圧発生回路１２、ベ
リファイ電圧発生回路１３には、データレジスタ／セン
スアンプ６、ロウアドレスデコーダ１０、およびフラッ
シュメモリセルアレイ１４が接続され、所定の電圧が供
給されている。
リファイ電圧発生回路１３には、データレジスタ／セン
スアンプ６、ロウアドレスデコーダ１０、およびフラッ
シュメモリセルアレイ１４が接続され、所定の電圧が供
給されている。
【００２７】制御回路１１には、電源電圧検出回路（電
源電圧検出手段）１５が接続されており、この電源電圧
検出回路１５は、フラッシュメモリ１の動作電圧である
電源電圧ＶCCにおける電圧レベルを検出し、その結果を
検出信号Ｋとして出力する。制御回路１１は、電源電圧
検出回路１５からローレベルの検出信号Ｋが出力される
までは、電源電圧ＶCCレベルが低いと判断し、内部回路
をリセットする。また、データの消去中や書き込み中な
どの場合にハイレベルの検出信号Ｋが出力されると、こ
れを受けて制御回路１１は、データの消去、書き込みな
どの実行中の処理を中止する。
源電圧検出手段）１５が接続されており、この電源電圧
検出回路１５は、フラッシュメモリ１の動作電圧である
電源電圧ＶCCにおける電圧レベルを検出し、その結果を
検出信号Ｋとして出力する。制御回路１１は、電源電圧
検出回路１５からローレベルの検出信号Ｋが出力される
までは、電源電圧ＶCCレベルが低いと判断し、内部回路
をリセットする。また、データの消去中や書き込み中な
どの場合にハイレベルの検出信号Ｋが出力されると、こ
れを受けて制御回路１１は、データの消去、書き込みな
どの実行中の処理を中止する。
【００２８】次に、電源電圧検出回路１５の回路構成に
ついて説明する。
ついて説明する。
【００２９】この電源電圧検出回路１５は、図２に示す
ように、基準電圧発生部（第１の基準電圧生成部）１６
と電源電圧検出部１７とから構成されている。基準電圧
発生部１６は、基準電圧ＶREF を生成し、電源電圧検出
部１７は、該基準電圧発生部１６が生成した基準電圧Ｖ
REF と電源電圧ＶCCを抵抗２７，２８によって分圧した
検出電圧とを比較し、検出電圧が基準電圧ＶREF よりも
高くなった場合にローレベルの検出信号Ｋを出力する。
ように、基準電圧発生部（第１の基準電圧生成部）１６
と電源電圧検出部１７とから構成されている。基準電圧
発生部１６は、基準電圧ＶREF を生成し、電源電圧検出
部１７は、該基準電圧発生部１６が生成した基準電圧Ｖ
REF と電源電圧ＶCCを抵抗２７，２８によって分圧した
検出電圧とを比較し、検出電圧が基準電圧ＶREF よりも
高くなった場合にローレベルの検出信号Ｋを出力する。
【００３０】基準電圧発生部１６は、図３に示すよう
に、抵抗１８、バイポーラＮＰＮ形のトランジスタ１
９、ならびにＮチャネルＭＯＳであるトランジスタ２０
から構成されている。
に、抵抗１８、バイポーラＮＰＮ形のトランジスタ１
９、ならびにＮチャネルＭＯＳであるトランジスタ２０
から構成されている。
【００３１】抵抗１８の一方の接続部には、電源電圧Ｖ
CCが供給されており、抵抗１８の他方の接続部には、ト
ランジスタ１９のコレクタ、ベースがそれぞれ接続され
ている。このトランジスタ１９のコレクタが基準電圧発
生部１６における基準電圧ＶREF の出力部となってい
る。
CCが供給されており、抵抗１８の他方の接続部には、ト
ランジスタ１９のコレクタ、ベースがそれぞれ接続され
ている。このトランジスタ１９のコレクタが基準電圧発
生部１６における基準電圧ＶREF の出力部となってい
る。
【００３２】トランジスタ１９のエミッタには、トラン
ジスタ２０のドレイン端子が接続されている。トランジ
スタ２０のソース端子には、基準電位ＶSSが接続されて
おり、ゲートには、起動信号（動作制御信号）Ｗが入力
されるように接続されている。この起動信号Ｗは制御回
路１１から出力され、ハイレベルで電源電圧検出回路１
５が活性化されることになる。
ジスタ２０のドレイン端子が接続されている。トランジ
スタ２０のソース端子には、基準電位ＶSSが接続されて
おり、ゲートには、起動信号（動作制御信号）Ｗが入力
されるように接続されている。この起動信号Ｗは制御回
路１１から出力され、ハイレベルで電源電圧検出回路１
５が活性化されることになる。
【００３３】また、トランジスタ１９は、図４に示すよ
うに、寄生バイポーラトランジスタを用いることによっ
て、Ｃ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳプロセス
（３重ＷＥＬＬ構造）の場合に工程数を増やすことなく
実現できる。
うに、寄生バイポーラトランジスタを用いることによっ
て、Ｃ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳプロセス
（３重ＷＥＬＬ構造）の場合に工程数を増やすことなく
実現できる。
【００３４】電源電圧検出部１７は、図２に示すよう
に、ＰチャネルＭＯＳのトランジスタ２１，２２、Ｎチ
ャネルＭＯＳのトランジスタ２３〜２６、抵抗２７，２
８およびインバータ２９から構成されている。抵抗２
７，２８によって検出電圧生成部ＫＳが構成されてお
り、トランジスタ２１〜２５によって差動増幅回路（信
号増幅部）ＳＡが構成されている。
に、ＰチャネルＭＯＳのトランジスタ２１，２２、Ｎチ
ャネルＭＯＳのトランジスタ２３〜２６、抵抗２７，２
８およびインバータ２９から構成されている。抵抗２
７，２８によって検出電圧生成部ＫＳが構成されてお
り、トランジスタ２１〜２５によって差動増幅回路（信
号増幅部）ＳＡが構成されている。
【００３５】トランジスタ２１，２２の一方の接続部、
および抵抗（第１の抵抗）２７の一方の接続部には、電
源電圧ＶCCが供給されている。トランジスタ２１の他方
の接続部には、トランジスタ２３の一方の接続部が接続
されており、トランジスタ２２の他方の接続部には、ト
ランジスタ２４の一方の接続部が接続されている。トラ
ンジスタ２１，２２のゲートには、トランジスタ２２の
他方の接続部が接続されている。
および抵抗（第１の抵抗）２７の一方の接続部には、電
源電圧ＶCCが供給されている。トランジスタ２１の他方
の接続部には、トランジスタ２３の一方の接続部が接続
されており、トランジスタ２２の他方の接続部には、ト
ランジスタ２４の一方の接続部が接続されている。トラ
ンジスタ２１，２２のゲートには、トランジスタ２２の
他方の接続部が接続されている。
【００３６】トランジスタ２３，２４の他方の接続部に
は、トランジスタ２５の一方の接続部が接続されてお
り、このトランジスタ２５の他方の接続部には、基準電
位ＶSSが接続されている。
は、トランジスタ２５の一方の接続部が接続されてお
り、このトランジスタ２５の他方の接続部には、基準電
位ＶSSが接続されている。
【００３７】また、トランジスタ２１の他方の接続部に
は、インバータ２９の入力が接続されており、このイン
バータ２９の出力部から検出信号Ｋが出力される。トラ
ンジスタ２３のゲートには、基準電圧発生部１６が生成
した基準電圧ＶREF が入力されように接続されている。
は、インバータ２９の入力が接続されており、このイン
バータ２９の出力部から検出信号Ｋが出力される。トラ
ンジスタ２３のゲートには、基準電圧発生部１６が生成
した基準電圧ＶREF が入力されように接続されている。
【００３８】抵抗２７の他方の接続部には、抵抗（第２
の抵抗）２８の一方の接続部、ならびにトランジスタ２
４のゲートが接続されており、抵抗２８の他方の接続部
には、トランジスタ（動作制御部）２６の一方の接続部
が接続されている。
の抵抗）２８の一方の接続部、ならびにトランジスタ２
４のゲートが接続されており、抵抗２８の他方の接続部
には、トランジスタ（動作制御部）２６の一方の接続部
が接続されている。
【００３９】このトランジスタ２６の他方の接続部には
基準電位ＶSSが接続されており、トランジスタ２５，２
６のゲートには、制御回路１１から出力される起動信号
Ｗが入力されるように接続されている。
基準電位ＶSSが接続されており、トランジスタ２５，２
６のゲートには、制御回路１１から出力される起動信号
Ｗが入力されるように接続されている。
【００４０】次に、本実施の形態の作用について説明す
る。
る。
【００４１】まず、電源電圧ＶCCレベルを検出する際、
制御回路１１から起動信号Ｗが電源電圧検出回路１５に
出力される。電源電圧ＶCCレベルを検出する場合は、た
とえば、電源投入時、またはデータの消去中や書き込み
中などである。電源投入時には、電源電圧ＶCCがあるレ
ベルよりも低い場合にハイレベルの検出信号Ｋが出力さ
れ、内部回路がリセットされる。また、データの消去中
や書き込み中などの場合に、電源電圧ＶCCがあるレベル
よりも低い場合にもハイレベルの検出信号Ｋが出力さ
れ、これを受けて制御回路１１は、データの消去、書き
込みなどの実行中の処理を一時的に中止する。
制御回路１１から起動信号Ｗが電源電圧検出回路１５に
出力される。電源電圧ＶCCレベルを検出する場合は、た
とえば、電源投入時、またはデータの消去中や書き込み
中などである。電源投入時には、電源電圧ＶCCがあるレ
ベルよりも低い場合にハイレベルの検出信号Ｋが出力さ
れ、内部回路がリセットされる。また、データの消去中
や書き込み中などの場合に、電源電圧ＶCCがあるレベル
よりも低い場合にもハイレベルの検出信号Ｋが出力さ
れ、これを受けて制御回路１１は、データの消去、書き
込みなどの実行中の処理を一時的に中止する。
【００４２】制御回路１１から出力された起動信号Ｗ
が、トランジスタ２０，２５，２６のゲートにそれぞれ
入力されることによって、電源電圧検出回路１５が動作
する。トランジスタ２０がＯＮすると、基準電圧発生部
１６からは、基準電圧ＶREF としてバイポーラのトラン
ジスタ１９におけるベース−エミッタ間電圧ＶBEレベル
の電圧が出力される。
が、トランジスタ２０，２５，２６のゲートにそれぞれ
入力されることによって、電源電圧検出回路１５が動作
する。トランジスタ２０がＯＮすると、基準電圧発生部
１６からは、基準電圧ＶREF としてバイポーラのトラン
ジスタ１９におけるベース−エミッタ間電圧ＶBEレベル
の電圧が出力される。
【００４３】この基準電圧発生部１６が生成した基準電
圧ＶREF （トランジスタ１９のベース−エミッタ間電圧
ＶBE）は電源電圧検出部１７に入力される。電源電圧検
出部１７の差動増幅回路ＳＡは、基準電圧ＶREF （トラ
ンジスタ１９のベース−エミッタ間電圧ＶBE）と、電圧
ＶCCを抵抗２７，２８によって分圧した電圧（検出電
圧）すなわち、ノードａの電圧とを比較し、その電圧差
を増幅してインバータ２９に出力する。
圧ＶREF （トランジスタ１９のベース−エミッタ間電圧
ＶBE）は電源電圧検出部１７に入力される。電源電圧検
出部１７の差動増幅回路ＳＡは、基準電圧ＶREF （トラ
ンジスタ１９のベース−エミッタ間電圧ＶBE）と、電圧
ＶCCを抵抗２７，２８によって分圧した電圧（検出電
圧）すなわち、ノードａの電圧とを比較し、その電圧差
を増幅してインバータ２９に出力する。
【００４４】ノードａの電圧が基準電圧ＶREF の電圧よ
り低い場合、インバータ２９の出力部からはハイレベル
の検出信号Ｋが出力され、ノードａの電圧が基準電圧Ｖ
REFの電圧より高い場合には、インバータ２９の出力部
からはローレベルの検出信号Ｋが出力される。
り低い場合、インバータ２９の出力部からはハイレベル
の検出信号Ｋが出力され、ノードａの電圧が基準電圧Ｖ
REFの電圧より高い場合には、インバータ２９の出力部
からはローレベルの検出信号Ｋが出力される。
【００４５】また、抵抗２７，２８の分圧によって発生
するノードａの電圧は、Ｖａ＝ＶCC×Ｒｂ／（Ｒａ＋Ｒ
ｂ）で与えられる。ただし、Ｖａはノードａの電圧、Ｒ
ａは抵抗２７の抵抗値、Ｒｂは抵抗２８の抵抗値とす
る。
するノードａの電圧は、Ｖａ＝ＶCC×Ｒｂ／（Ｒａ＋Ｒ
ｂ）で与えられる。ただし、Ｖａはノードａの電圧、Ｒ
ａは抵抗２７の抵抗値、Ｒｂは抵抗２８の抵抗値とす
る。
【００４６】ノードａの電圧は、抵抗２７，２８の抵抗
値により任意の電圧に設定できるので、抵抗比を変更す
ることにより、製品毎に任意の検出レベルを容易に設定
することができる。よって、図５（ａ）に示すように、
抵抗２７，２８における抵抗比によってノードａの電圧
を電圧Ｖ１、および電圧Ｖ１より低い電圧Ｖ２に変更し
た際には、図５（ｂ）に示すように、検出される電圧レ
ベルがそれぞれ変更されることになる。
値により任意の電圧に設定できるので、抵抗比を変更す
ることにより、製品毎に任意の検出レベルを容易に設定
することができる。よって、図５（ａ）に示すように、
抵抗２７，２８における抵抗比によってノードａの電圧
を電圧Ｖ１、および電圧Ｖ１より低い電圧Ｖ２に変更し
た際には、図５（ｂ）に示すように、検出される電圧レ
ベルがそれぞれ変更されることになる。
【００４７】それにより、本実施の形態１では、温度、
プロセスによるばらつきの少ないバイポーラトランジス
タ１９によって基準電圧ＶREF を生成し、その基準電圧
ＶRE F と、抵抗２７，２８によって分圧された電圧ＶCC
とを差動増幅回路ＳＡによって比較するので、電源電圧
ＶCCにおける検出レベルのばらつきを小さくすることが
できる。
プロセスによるばらつきの少ないバイポーラトランジス
タ１９によって基準電圧ＶREF を生成し、その基準電圧
ＶRE F と、抵抗２７，２８によって分圧された電圧ＶCC
とを差動増幅回路ＳＡによって比較するので、電源電圧
ＶCCにおける検出レベルのばらつきを小さくすることが
できる。
【００４８】また、電源電圧ＶCCの検出レベルにおける
ばらつきが小さくなることにより、低電圧動作のフラッ
シュメモリ１であっても安定して電源電圧ＶCCを検出で
き、信頼性を向上することができる。
ばらつきが小さくなることにより、低電圧動作のフラッ
シュメモリ１であっても安定して電源電圧ＶCCを検出で
き、信頼性を向上することができる。
【００４９】（実施の形態２）図６は、本発明の実施の
形態２による電源電圧検出回路に設けられた基準電圧発
生部の回路図である。
形態２による電源電圧検出回路に設けられた基準電圧発
生部の回路図である。
【００５０】本実施の形態２においては、フラッシュメ
モリ１（図１）が、前記実施の形態１と同様に、ロジッ
クコントロール２、入出力コントロール回路３、コマン
ドレジスタ４、アドレスレジスタ５、データレジスタ／
センスアンプ６、カラムアドレスバッファ７、ロウアド
レスバッファ８、カラムアドレスデコーダ９、ロウアド
レスデコーダ１０制御回路１１、高電圧発生回路１２、
ベリファイ電圧発生回路１３、フラッシュメモリセルア
レイ１４、ならびに電源電圧検出回路１５から構成され
ている。
モリ１（図１）が、前記実施の形態１と同様に、ロジッ
クコントロール２、入出力コントロール回路３、コマン
ドレジスタ４、アドレスレジスタ５、データレジスタ／
センスアンプ６、カラムアドレスバッファ７、ロウアド
レスバッファ８、カラムアドレスデコーダ９、ロウアド
レスデコーダ１０制御回路１１、高電圧発生回路１２、
ベリファイ電圧発生回路１３、フラッシュメモリセルア
レイ１４、ならびに電源電圧検出回路１５から構成され
ている。
【００５１】また、電源電圧検出回路１５（図２）も、
前記実施の形態１と同様に、基準電圧発生部（第２の基
準電圧生成部）１６ａと電源電圧検出部１７とから構成
されている。電源電圧検出部１７（図２）の回路構成も
前記実施の形態１と同じくトランジスタ２１，２２、ト
ランジスタ２３〜２６、抵抗２７，２８、およびインバ
ータ２９によって構成されているが、基準電圧発生部１
６ａの回路構成が、前記実施の形態１と異なっている。
前記実施の形態１と同様に、基準電圧発生部（第２の基
準電圧生成部）１６ａと電源電圧検出部１７とから構成
されている。電源電圧検出部１７（図２）の回路構成も
前記実施の形態１と同じくトランジスタ２１，２２、ト
ランジスタ２３〜２６、抵抗２７，２８、およびインバ
ータ２９によって構成されているが、基準電圧発生部１
６ａの回路構成が、前記実施の形態１と異なっている。
【００５２】基準電圧発生部１６ａは、図６に示すよう
に、ＰチャネルＭＯＳのトランジスタ３０〜３５、Ｎチ
ャネルＭＯＳのトランジスタ３６〜３９、ＮＰＮバイポ
ーラ形のトランジスタ４０〜４２、抵抗４３，４４、お
よびインバータ４５によって構成されている。
に、ＰチャネルＭＯＳのトランジスタ３０〜３５、Ｎチ
ャネルＭＯＳのトランジスタ３６〜３９、ＮＰＮバイポ
ーラ形のトランジスタ４０〜４２、抵抗４３，４４、お
よびインバータ４５によって構成されている。
【００５３】トランジスタ３０〜３２の一方の接続部に
は、電源電圧ＶCCが供給されており、トランジスタ３０
のゲートには基準電位ＶSSが接続されている。トランジ
スタ３０の他方の接続部には、トランジスタ３６の一方
の接続部、トランジスタ３９のゲートが接続されてお
り、トランジスタ３１の他方の接続部には、トランジス
タ３６のゲート、トランジスタ３７の一方の接続部、ゲ
ートがそれぞれ接続されている。トランジスタ３６，３
７の他方の接続部には、トランジスタ３８の一方の接続
部が接続されている。
は、電源電圧ＶCCが供給されており、トランジスタ３０
のゲートには基準電位ＶSSが接続されている。トランジ
スタ３０の他方の接続部には、トランジスタ３６の一方
の接続部、トランジスタ３９のゲートが接続されてお
り、トランジスタ３１の他方の接続部には、トランジス
タ３６のゲート、トランジスタ３７の一方の接続部、ゲ
ートがそれぞれ接続されている。トランジスタ３６，３
７の他方の接続部には、トランジスタ３８の一方の接続
部が接続されている。
【００５４】このトランジスタ３８の他方の接続部には
基準電位ＶSSが接続されており、ゲートには、制御回路
１１の起動信号Ｗが入力されるように接続されている。
トランジスタ３１のゲートには、トランジスタ３９の一
方の接続部、トランジスタ３３〜３５のゲート、および
トランジスタ３３の他方の接続部が接続されている。
基準電位ＶSSが接続されており、ゲートには、制御回路
１１の起動信号Ｗが入力されるように接続されている。
トランジスタ３１のゲートには、トランジスタ３９の一
方の接続部、トランジスタ３３〜３５のゲート、および
トランジスタ３３の他方の接続部が接続されている。
【００５５】トランジスタ３２のゲートには、インバー
タ４５の出力部が接続されており、このインバータ４５
の入力部には、制御回路１１の起動信号Ｗが入力される
ように接続されている。
タ４５の出力部が接続されており、このインバータ４５
の入力部には、制御回路１１の起動信号Ｗが入力される
ように接続されている。
【００５６】トランジスタ３２の他方の接続部には、ト
ランジスタ３３〜３５の一方の接続部がそれぞれ接続さ
れている。トランジスタ３３の他方の接続部には、トラ
ンジスタ４０のコレクタが接続されており、トランジス
タ３４の他方の接続部には、トランジスタ４１のコレク
タ、ベース、ならびにトランジスタ４０のベースがそれ
ぞれ接続されている。
ランジスタ３３〜３５の一方の接続部がそれぞれ接続さ
れている。トランジスタ３３の他方の接続部には、トラ
ンジスタ４０のコレクタが接続されており、トランジス
タ３４の他方の接続部には、トランジスタ４１のコレク
タ、ベース、ならびにトランジスタ４０のベースがそれ
ぞれ接続されている。
【００５７】トランジスタ４０のエミッタには、抵抗４
３の一方の接続部が接続されている。トランジスタ３５
の他方の接続部には、抵抗４４の一方の接続部が接続さ
れており、このトランジスタ３５の他方の接続部が、基
準電圧発生部１６ａにおける基準電圧ＶREF の出力部と
なっている。
３の一方の接続部が接続されている。トランジスタ３５
の他方の接続部には、抵抗４４の一方の接続部が接続さ
れており、このトランジスタ３５の他方の接続部が、基
準電圧発生部１６ａにおける基準電圧ＶREF の出力部と
なっている。
【００５８】抵抗４４の他方の接続部には、トランジス
タ４２のコレクタ、ベースが接続されており、抵抗４３
の他方の接続部、トランジスタ４１，４２のエミッタに
は、基準電位ＶSSがそれぞれ接続されている。
タ４２のコレクタ、ベースが接続されており、抵抗４３
の他方の接続部、トランジスタ４１，４２のエミッタに
は、基準電位ＶSSがそれぞれ接続されている。
【００５９】そして、トランジスタ３０，３１，３６〜
３９によってスイッチ回路ＳＷＣが構成され、トランジ
スタ３２〜３５、トランジスタ４０〜４２、ならびに抵
抗４３，４４によってバンドギャップ形基準電圧回路
（バンドギャップ形基準電圧源）であるバンドギャップ
回路ＢＧが構成されている。
３９によってスイッチ回路ＳＷＣが構成され、トランジ
スタ３２〜３５、トランジスタ４０〜４２、ならびに抵
抗４３，４４によってバンドギャップ形基準電圧回路
（バンドギャップ形基準電圧源）であるバンドギャップ
回路ＢＧが構成されている。
【００６０】次に、基準電圧発生部１６ａの動作につい
て説明する。
て説明する。
【００６１】まず、スイッチ回路ＳＷＣは、スタートア
ップ回路であり、起動信号Ｗがローレベルのとき、トラ
ンジスタ３３〜３５のゲートの電圧を基準電位ＶSSと
し、回路が活性化する起動信号Ｗがハイレベルのとき、
バンドギャップ回路ＢＧが活性化してから遅れてトラン
ジスタ３９をオフとし、トランジスタ３３〜３５のゲー
ト電圧はバンドギャップ回路ＢＧによって決まる。
ップ回路であり、起動信号Ｗがローレベルのとき、トラ
ンジスタ３３〜３５のゲートの電圧を基準電位ＶSSと
し、回路が活性化する起動信号Ｗがハイレベルのとき、
バンドギャップ回路ＢＧが活性化してから遅れてトラン
ジスタ３９をオフとし、トランジスタ３３〜３５のゲー
ト電圧はバンドギャップ回路ＢＧによって決まる。
【００６２】また、起動信号Ｗによってバンドギャップ
回路ＢＧのトランジスタ３２もＯＮとなる。これらによ
って、バンドギャップ回路ＢＧが活性化する。
回路ＢＧのトランジスタ３２もＯＮとなる。これらによ
って、バンドギャップ回路ＢＧが活性化する。
【００６３】このバンドギャップ回路ＢＧは、基準電圧
ＶREF （トランジスタ４２のベース−エミッタ間電圧Ｖ
BE）＋Ｉ０×Ｒ１において、トランジスタ４２のベース
−エミッタ間電圧ＶBEが負の温度特性であることから、
Ｉ０に正の温度特性を持たせることで温度補償を行って
いる。このＩ０の温度特性は、トランジスタ４０，４１
のエミッタ面積により決定される。ここで、Ｉ０は抵抗
４４に流れる電流値、Ｒ１は抵抗４４の抵抗値である。
ＶREF （トランジスタ４２のベース−エミッタ間電圧Ｖ
BE）＋Ｉ０×Ｒ１において、トランジスタ４２のベース
−エミッタ間電圧ＶBEが負の温度特性であることから、
Ｉ０に正の温度特性を持たせることで温度補償を行って
いる。このＩ０の温度特性は、トランジスタ４０，４１
のエミッタ面積により決定される。ここで、Ｉ０は抵抗
４４に流れる電流値、Ｒ１は抵抗４４の抵抗値である。
【００６４】そして、前記実施の形態１と同様に、この
基準電圧発生部１６ａが生成した基準電圧ＶREF と電圧
ＶCCを抵抗２７，２８によって分圧した電圧（ノード
ａ）とを電源電圧検出部１７の差動増幅回路ＳＡが比較
し、その電圧差を増幅してインバータ２９に出力するこ
とによって、ハイレベル／ローレベルの検出信号Ｋを出
力する。
基準電圧発生部１６ａが生成した基準電圧ＶREF と電圧
ＶCCを抵抗２７，２８によって分圧した電圧（ノード
ａ）とを電源電圧検出部１７の差動増幅回路ＳＡが比較
し、その電圧差を増幅してインバータ２９に出力するこ
とによって、ハイレベル／ローレベルの検出信号Ｋを出
力する。
【００６５】それにより、本実施の形態２によれば、バ
ンドギャップ回路ＢＧにより、温度補償して基準電圧Ｖ
REF を生成するので温度依存性を大幅に少なくでき、電
源電圧検出回路１５における電圧検出レベルの精度をよ
り向上させることができる。
ンドギャップ回路ＢＧにより、温度補償して基準電圧Ｖ
REF を生成するので温度依存性を大幅に少なくでき、電
源電圧検出回路１５における電圧検出レベルの精度をよ
り向上させることができる。
【００６６】また、低電圧動作のフラッシュメモリ１で
あっても、高精度に安定して電源電圧ＶCCを検出でき、
信頼性を大幅に向上することができる。
あっても、高精度に安定して電源電圧ＶCCを検出でき、
信頼性を大幅に向上することができる。
【００６７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６９】（１）本発明によれば、第１の基準電圧生
成部が生成した基準電圧と検出電圧生成部が生成した検
出電圧とを信号増幅部が差動増幅し、検出信号として出
力するので、電源電圧レベルのばらつきを少なく、高精
度に安定して検出することができる。
成部が生成した基準電圧と検出電圧生成部が生成した検
出電圧とを信号増幅部が差動増幅し、検出信号として出
力するので、電源電圧レベルのばらつきを少なく、高精
度に安定して検出することができる。
【００７０】（２）また、本発明では、バンドギャップ
形基準電圧源から第２の基準電圧生成部が生成した基準
電圧と、検出電圧生成部が生成した検出電圧とを信号増
幅部が差動増幅し、検出信号として出力するので、電源
電圧レベルのばらつきを一層少なくでき、より高精度に
安定して検出することができる。
形基準電圧源から第２の基準電圧生成部が生成した基準
電圧と、検出電圧生成部が生成した検出電圧とを信号増
幅部が差動増幅し、検出信号として出力するので、電源
電圧レベルのばらつきを一層少なくでき、より高精度に
安定して検出することができる。
【００７１】（３）さらに、本発明においては、上記
（１）、（２）により、半導体集積回路装置の動作を安
定化することができ、信頼性を向上することができる。
（１）、（２）により、半導体集積回路装置の動作を安
定化することができ、信頼性を向上することができる。
【図１】本発明の実施の形態１によるフラッシュメモリ
のブロック図である。
のブロック図である。
【図２】本発明の実施の形態１によるフラッシュメモリ
に設けられた電源電圧検出回路の回路説明図である。
に設けられた電源電圧検出回路の回路説明図である。
【図３】本発明の実施の形態１による電源電圧検出回路
に設けられた基準電圧発生部の回路図である。
に設けられた基準電圧発生部の回路図である。
【図４】本発明の実施の形態１による基準電圧発生部に
設けられたバイポーラ形トランジスタの構成説明図であ
る。
設けられたバイポーラ形トランジスタの構成説明図であ
る。
【図５】（ａ）は、本発明の実施の形態１による基準電
圧検出部の抵抗比を変更した際の検知レベルにおける設
定変更の説明図、（ｂ）は、その検知レベルの設定変更
をした際に検出される電源電圧レベルの説明図である。
圧検出部の抵抗比を変更した際の検知レベルにおける設
定変更の説明図、（ｂ）は、その検知レベルの設定変更
をした際に検出される電源電圧レベルの説明図である。
【図６】本発明の実施の形態２による電源電圧検出回路
に設けられた基準電圧発生部の回路図である。
に設けられた基準電圧発生部の回路図である。
１ フラッシュメモリ（半導体集積回路装置） ２ ロジックコントロール ３ 入出力コントロール回路 ４ コマンドレジスタ ５ アドレスレジスタ ６ データレジスタ／センスアンプ ７ カラムアドレスバッファ７ ８ ロウアドレスバッファ ９ カラムアドレスデコーダ １０ ロウアドレスデコーダ １１ 制御回路 １２ 高電圧発生回路 １３ ベリファイ電圧発生回路 １４ フラッシュメモリセルアレイ １５ 電源電圧検出回路（電源電圧検出手段） １６ 基準電圧発生部（第１の基準電圧生成部） １６ａ 基準電圧発生部（第２の基準電圧生成部） １７ 電源電圧検出部 １８ 抵抗 １９ トランジスタ ２０ トランジスタ ２１，２２ トランジスタ ２３〜２６ トランジスタ ２７ 抵抗（第１の抵抗） ２８ 抵抗（第２の抵抗） ２９ インバータ ３０〜４２ トランジスタ ４３，４４ 抵抗 ４５ インバータ ＳＷＣ スイッチ回路 ＢＧ バンドギャップ回路 ＫＳ 検出電圧生成部 ＳＡ 差動増幅回路（信号増幅部） Ｋ 検出信号 Ｗ 起動信号（動作制御信号） ＶCC 電源電圧 ＶREF 基準電圧 ＶSS 基準電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 園山 浩史 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 川尻 良樹 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 和田 正志 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 衛藤 潤 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 河井 伸治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AD09 AE08 5F083 ER22 ZA09 5H430 BB05 BB11 FF04 FF11 GG04 HH03 KK05
Claims (4)
- 【請求項１】 動作制御信号に基づいて、バイポーラ形
トランジスタにおけるベース−エミッタ間電圧を基準電
圧として出力する第１の基準電圧生成部と、 電源電圧から検出電圧を生成する検出電圧生成部と、 動作制御信号に基づいて、前記第１の基準電圧生成部が
生成した基準電圧と前記検出電圧生成部が生成した検出
電圧との電圧差を差動増幅し、検出信号として出力する
信号増幅部とよりなり電源電圧検出手段を備えたことを
特徴とする半導体集積回路装置。 - 【請求項２】 動作制御信号に基づいて、バイポーラ形
トランジスタを用いたバンドギャップ形基準電圧源から
基準電圧を生成する第２の基準電圧生成部と、 電源電圧から検出電圧を生成する検出電圧生成部と、 動作制御信号に基づいて、前記第２の基準電圧生成部が
生成した基準電圧と前記検出電圧生成部が生成した検出
電圧とを比較して差動増幅し、検出信号として出力する
信号増幅部とよりなる電源電圧検出手段を備えたことを
特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記検出電圧生成部が、第１、第２の抵
抗からなり、電源電圧と基準電位との間に前記第１、第
２の抵抗を直列接続して電源電圧を分圧し、検出電圧を
生成することを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路装置において、前記検出電圧生成部に、動
作制御信号に基づいて、前記検出電圧生成部を動作制御
する動作制御部を設けたことを特徴とする半導体集積回
路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13763099A JP2000331490A (ja) | 1999-05-18 | 1999-05-18 | 半導体集積回路装置 |
| KR1020000025982A KR20010069196A (ko) | 1999-05-18 | 2000-05-16 | 반도체 집적회로장치 |
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