JP2002176141A - 半導体集積回路装置及びｉｃタグ - Google Patents
半導体集積回路装置及びｉｃタグInfo
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- JP2002176141A JP2002176141A JP2000372727A JP2000372727A JP2002176141A JP 2002176141 A JP2002176141 A JP 2002176141A JP 2000372727 A JP2000372727 A JP 2000372727A JP 2000372727 A JP2000372727 A JP 2000372727A JP 2002176141 A JP2002176141 A JP 2002176141A
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Abstract
(57)【要約】
【課題】ＩＣタグに搭載される半導体集積回路装置の電
源電圧を生成する倍圧整流回路を同一シリコンウェハ上
に形成する場合、寄生ダイオードによる電力損失が大き
く、電源電圧の生成効率が低かった。 【解決手段】半導体集積回路装置上に形成される一対の
アンテナ端子の一方の端子ＬＡにゲートを接続したＭＯ
ＳトランジスタＭ１１と、他方の端子ＬＢにゲートを接
続したＭＯＳトランジスタＭ１２のドレイン同士及びバ
ルク同士をグランドに接続すると共に、トランジスタＭ
１１のソースをアンテナ端子ＬＢに、トランジスタＭ１
２のソースをアンテナ端子ＬＡに接続した構成の回路、
即ち寄生ダイオードが動作しないための基準電位を生成
する回路を、倍圧整流回路ＣＰ０１の入力端子ＩＡ，Ｉ
Ｂ間に設ける。 【効果】寄生ダイオードによる電力損失を低減する。
源電圧を生成する倍圧整流回路を同一シリコンウェハ上
に形成する場合、寄生ダイオードによる電力損失が大き
く、電源電圧の生成効率が低かった。 【解決手段】半導体集積回路装置上に形成される一対の
アンテナ端子の一方の端子ＬＡにゲートを接続したＭＯ
ＳトランジスタＭ１１と、他方の端子ＬＢにゲートを接
続したＭＯＳトランジスタＭ１２のドレイン同士及びバ
ルク同士をグランドに接続すると共に、トランジスタＭ
１１のソースをアンテナ端子ＬＢに、トランジスタＭ１
２のソースをアンテナ端子ＬＡに接続した構成の回路、
即ち寄生ダイオードが動作しないための基準電位を生成
する回路を、倍圧整流回路ＣＰ０１の入力端子ＩＡ，Ｉ
Ｂ間に設ける。 【効果】寄生ダイオードによる電力損失を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に係り、特に、非接触型ＩＣカード及びＩＣタグ（以
下、両者をＩＣタグで代表する）用半導体集積回路装置
の電源回路に関する技術である。
に係り、特に、非接触型ＩＣカード及びＩＣタグ（以
下、両者をＩＣタグで代表する）用半導体集積回路装置
の電源回路に関する技術である。
【０００２】
【従来の技術】近年、半導体集積回路装置を搭載したい
わゆるＩＣタグが普及してきている。ＩＣタグは、リー
ダ装置と半導体集積回路装置との間で情報の交換を行
い、ＩＣタグが保持しているデータの送信など様々な機
能を実現する。
わゆるＩＣタグが普及してきている。ＩＣタグは、リー
ダ装置と半導体集積回路装置との間で情報の交換を行
い、ＩＣタグが保持しているデータの送信など様々な機
能を実現する。
【０００３】ＩＣタグに搭載された半導体集積回路装置
は、リーダ装置から供給された電磁波を、ＩＣタグに搭
載されたアンテナで受信し、アンテナの両端に発生した
電圧を整流する。更に、電源電圧端子とグランド端子に
接続された容量によって平滑化された電圧を内部回路に
電源電圧として供給する。
は、リーダ装置から供給された電磁波を、ＩＣタグに搭
載されたアンテナで受信し、アンテナの両端に発生した
電圧を整流する。更に、電源電圧端子とグランド端子に
接続された容量によって平滑化された電圧を内部回路に
電源電圧として供給する。
【０００４】この種の従来例として、特開平１０−３２
２２５０号公報に開示されているように、小さな入力電
圧でも論理回路、メモリ回路などが動作するために十分
な電源電圧を生成できるように倍圧整流回路を搭載して
いるものが知られている。この従来例では、高周波での
倍圧整流回路の整流効率を向上する一手段として、倍圧
整流回路を構成するダイオードにショットキーバリアダ
イオードを用いることが記載されている。
２２５０号公報に開示されているように、小さな入力電
圧でも論理回路、メモリ回路などが動作するために十分
な電源電圧を生成できるように倍圧整流回路を搭載して
いるものが知られている。この従来例では、高周波での
倍圧整流回路の整流効率を向上する一手段として、倍圧
整流回路を構成するダイオードにショットキーバリアダ
イオードを用いることが記載されている。
【０００５】
【発明が解決しようとする課題】しかし、前述した従来
例のように、倍圧整流回路を構成するダイオードにショ
ットキーバリアダイオードを用いる場合、論理回路やメ
モリ回路と同一チップ上に倍圧整流回路を形成するに
は、ショットキーバリアダイオードを形成できる製造工
程を有する半導体集積回路装置に限られてしまう。
例のように、倍圧整流回路を構成するダイオードにショ
ットキーバリアダイオードを用いる場合、論理回路やメ
モリ回路と同一チップ上に倍圧整流回路を形成するに
は、ショットキーバリアダイオードを形成できる製造工
程を有する半導体集積回路装置に限られてしまう。
【０００６】一方、ショットキーバリアダイオードを形
成する工程が無く、ＭＯＳ電界効果トランジスタ（以
下、単にＭＯＳトランジスタと称する）、抵抗、容量を
形成する工程を有する半導体集積回路装置に、倍圧整流
回路を搭載する場合、図１に示すようにショットキーバ
リアダイオードの代わりにドレイン端子とゲート端子を
接続したＭＯＳトランジスタを用いることが考えられ
る。以下、ＭＯＳトランジスタで構成したダイオードを
用いて予備検討した倍圧整流回路の問題点について説明
する。
成する工程が無く、ＭＯＳ電界効果トランジスタ（以
下、単にＭＯＳトランジスタと称する）、抵抗、容量を
形成する工程を有する半導体集積回路装置に、倍圧整流
回路を搭載する場合、図１に示すようにショットキーバ
リアダイオードの代わりにドレイン端子とゲート端子を
接続したＭＯＳトランジスタを用いることが考えられ
る。以下、ＭＯＳトランジスタで構成したダイオードを
用いて予備検討した倍圧整流回路の問題点について説明
する。
【０００７】図１において、参照符号ＬＡ，ＬＢは半導
体集積回路装置上に形成されるアンテナ端子であり、こ
のアンテナ端子ＬＡ，ＬＢにはＩＣタグまたは同一半導
体集積回路装置上に搭載されるアンテナが接続される。
更に、アンテナ端子ＬＡにはＮ型ＭＯＳ（以下、ＮＭＯ
Ｓと称する、同様にＰ型の場合はＰＭＯＳと称する）ト
ランジスタＭ０１のドレイン端子及びゲート端子が接続
され、ソース端子は接続点Ｎ１に接続される。この接続
点Ｎ１とアンテナ端子ＬＢの間に容量Ｃ０１が接続され
る。ＮＭＯＳトランジスタＭ０２のドレイン端子とゲー
ト端子は接続点Ｎ１にされ、ソース端子は接続点Ｎ２に
接続される。接続点Ｎ２とアンテナ端子ＬＡの間には、
容量Ｃ０２が接続される。また、ＮＭＯＳトランジスタ
Ｍ０３のドレイン端子とゲート端子は接続点Ｎ２に接続
され、ソース端子は接続点Ｎ３に接続される。接続点Ｎ
３とアンテナ端子ＬＢの間には容量Ｃ０３が接続され
る。ＮＭＯＳトランジスタＭ０４のドレイン端子とゲー
ト端子は接続点Ｎ３にされ、ソース端子は出力端子ＯＵ
Ｔに接続される。更に、出力端子ＯＵＴとアンテナ端子
ＬＢの間に平滑用の容量Ｃ０４が接続され、この出力端
子ＯＵＴとグランド端子の差電圧が電源電圧ＶＤＤとな
る。
体集積回路装置上に形成されるアンテナ端子であり、こ
のアンテナ端子ＬＡ，ＬＢにはＩＣタグまたは同一半導
体集積回路装置上に搭載されるアンテナが接続される。
更に、アンテナ端子ＬＡにはＮ型ＭＯＳ（以下、ＮＭＯ
Ｓと称する、同様にＰ型の場合はＰＭＯＳと称する）ト
ランジスタＭ０１のドレイン端子及びゲート端子が接続
され、ソース端子は接続点Ｎ１に接続される。この接続
点Ｎ１とアンテナ端子ＬＢの間に容量Ｃ０１が接続され
る。ＮＭＯＳトランジスタＭ０２のドレイン端子とゲー
ト端子は接続点Ｎ１にされ、ソース端子は接続点Ｎ２に
接続される。接続点Ｎ２とアンテナ端子ＬＡの間には、
容量Ｃ０２が接続される。また、ＮＭＯＳトランジスタ
Ｍ０３のドレイン端子とゲート端子は接続点Ｎ２に接続
され、ソース端子は接続点Ｎ３に接続される。接続点Ｎ
３とアンテナ端子ＬＢの間には容量Ｃ０３が接続され
る。ＮＭＯＳトランジスタＭ０４のドレイン端子とゲー
ト端子は接続点Ｎ３にされ、ソース端子は出力端子ＯＵ
Ｔに接続される。更に、出力端子ＯＵＴとアンテナ端子
ＬＢの間に平滑用の容量Ｃ０４が接続され、この出力端
子ＯＵＴとグランド端子の差電圧が電源電圧ＶＤＤとな
る。
【０００８】このように構成される図１に示した倍圧整
流回路は、前述した従来例に開示されている倍圧整流回
路を構成するダイオードを、ドレイン端子とゲート端子
を接続したＮＭＯＳトランジスタからなるダイオードに
置き換えたものと同等の回路機能である。
流回路は、前述した従来例に開示されている倍圧整流回
路を構成するダイオードを、ドレイン端子とゲート端子
を接続したＮＭＯＳトランジスタからなるダイオードに
置き換えたものと同等の回路機能である。
【０００９】ここで、アンテナ端子ＬＢは半導体集積回
路装置内のグランド端子となり、ＮＭＯＳトランジスタ
Ｍ０１，Ｍ０２，Ｍ０３，Ｍ０４のバルク端子は、アン
テナ端子ＬＢに接続する。
路装置内のグランド端子となり、ＮＭＯＳトランジスタ
Ｍ０１，Ｍ０２，Ｍ０３，Ｍ０４のバルク端子は、アン
テナ端子ＬＢに接続する。
【００１０】図１の回路構成におけるアンテナ端子Ｌ
Ａ，ＬＢの電圧波形を図２に示す。図２中に示したよう
に、アンテナ端子ＬＢを半導体集積回路装置内のグラン
ド電位とした場合、もう一方のアンテナ端子ＬＡはグラ
ンド電位よりも低い範囲でも変動する。
Ａ，ＬＢの電圧波形を図２に示す。図２中に示したよう
に、アンテナ端子ＬＢを半導体集積回路装置内のグラン
ド電位とした場合、もう一方のアンテナ端子ＬＡはグラ
ンド電位よりも低い範囲でも変動する。
【００１１】図２のΦ１の期間においては、ＮＭＯＳト
ランジスタＭ０１のゲート端子、ドレイン端子及びソー
ス端子に、ＮＭＯＳトランジスタＭ０１のバルク端子よ
りも高い電位が印加されるため、ドレイン端子とバルク
端子の間に寄生するＰＮ接合ダイオードに順方向電流が
流れることはない。
ランジスタＭ０１のゲート端子、ドレイン端子及びソー
ス端子に、ＮＭＯＳトランジスタＭ０１のバルク端子よ
りも高い電位が印加されるため、ドレイン端子とバルク
端子の間に寄生するＰＮ接合ダイオードに順方向電流が
流れることはない。
【００１２】しかし、図２のΦ２の期間においては、Ｎ
ＭＯＳトランジスタＭ０１のゲート端子、ドレイン端子
に、ＮＭＯＳトランジスタＭ０１のバルク端子よりもア
ンテナ端子ＬＡとアンテナ端子ＬＢの電位差Ｖ０１だけ
低い電圧が印加されるため、ドレイン端子とバルク端子
の間に寄生するＰＮ接合ダイオードの順方向に電圧が印
加されることになる。
ＭＯＳトランジスタＭ０１のゲート端子、ドレイン端子
に、ＮＭＯＳトランジスタＭ０１のバルク端子よりもア
ンテナ端子ＬＡとアンテナ端子ＬＢの電位差Ｖ０１だけ
低い電圧が印加されるため、ドレイン端子とバルク端子
の間に寄生するＰＮ接合ダイオードの順方向に電圧が印
加されることになる。
【００１３】したがって、電位差Ｖ０１がＰＮ接合ダイ
オードの順方向電圧よりも高い電圧になった場合、ＮＭ
ＯＳトランジスタＭ０１のドレイン端子からバルク端子
に対して電流がリークしてしまい、電源電圧の生成効率
が低下する。同様に、ＮＭＯＳトランジスタＭ０１のソ
ース端子にも、基準電位（グランド電位）よりも低い電
位が印加されるため、ＮＭＯＳトランジスタＭ０１のソ
ース端子からバルク端子に電流がリークしてしまい、電
源電圧の生成効率が低下する。
オードの順方向電圧よりも高い電圧になった場合、ＮＭ
ＯＳトランジスタＭ０１のドレイン端子からバルク端子
に対して電流がリークしてしまい、電源電圧の生成効率
が低下する。同様に、ＮＭＯＳトランジスタＭ０１のソ
ース端子にも、基準電位（グランド電位）よりも低い電
位が印加されるため、ＮＭＯＳトランジスタＭ０１のソ
ース端子からバルク端子に電流がリークしてしまい、電
源電圧の生成効率が低下する。
【００１４】このような各接続点の電位関係は、倍圧整
流回路に用いるダイオードとして、ＭＯＳトランジスタ
を用いた場合のみの問題ではなく、ショットキーバリア
ダイオードや、ＰＮ接合ダイオードを用いた場合でも、
倍圧整流回路、論理回路、メモリ回路などを同一半導体
集積回路装置上に搭載した場合に発生する共通の問題で
ある。
流回路に用いるダイオードとして、ＭＯＳトランジスタ
を用いた場合のみの問題ではなく、ショットキーバリア
ダイオードや、ＰＮ接合ダイオードを用いた場合でも、
倍圧整流回路、論理回路、メモリ回路などを同一半導体
集積回路装置上に搭載した場合に発生する共通の問題で
ある。
【００１５】したがって、本発明の目的は、寄生素子に
よる電力損失を小さくした倍圧整流回路を搭載した半導
体集積回路装置を提供することにある。
よる電力損失を小さくした倍圧整流回路を搭載した半導
体集積回路装置を提供することにある。
【００１６】また、上記半導体集積回路装置を用いたＩ
Ｃタグを提供することも本発明の目的の一つである。
Ｃタグを提供することも本発明の目的の一つである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路装置は、アンテナが接続さ
れる第１及び第２のアンテナ端子と、ゲート端子が前記
第１のアンテナ端子に接続されソース端子が前記第２の
アンテナ端子に接続される第１のＭＯＳ電界効果トラン
ジスタと、該第１のＭＯＳ電界効果トランジスタのドレ
イン及びバルク端子が接続される第１の接続点と、ゲー
ト端子が前記第２のアンテナ端子に接続されソース端子
が前記第１のアンテナ端子に接続されドレイン及びバル
ク端子が前記第１の接続点に接続される第２のＭＯＳ電
界効果トランジスタと、前記第１及び第２のアンテナ端
子に入力端子が接続される倍圧整流回路と、該倍圧整流
回路の出力端子が接続される第２の接続点とを有する半
導体集積回路装置であって、前記第１及び第２の接続点
間の電位差を電源電圧として供給するよう構成したこと
を特徴とするものである。
に、本発明の半導体集積回路装置は、アンテナが接続さ
れる第１及び第２のアンテナ端子と、ゲート端子が前記
第１のアンテナ端子に接続されソース端子が前記第２の
アンテナ端子に接続される第１のＭＯＳ電界効果トラン
ジスタと、該第１のＭＯＳ電界効果トランジスタのドレ
イン及びバルク端子が接続される第１の接続点と、ゲー
ト端子が前記第２のアンテナ端子に接続されソース端子
が前記第１のアンテナ端子に接続されドレイン及びバル
ク端子が前記第１の接続点に接続される第２のＭＯＳ電
界効果トランジスタと、前記第１及び第２のアンテナ端
子に入力端子が接続される倍圧整流回路と、該倍圧整流
回路の出力端子が接続される第２の接続点とを有する半
導体集積回路装置であって、前記第１及び第２の接続点
間の電位差を電源電圧として供給するよう構成したこと
を特徴とするものである。
【００１８】このように構成することにより、供給する
ＭＯＳトランジスタのドレインと、ソースに存在する寄
生素子すなわち寄生ダイオードが動作しないため、寄生
素子による電力損失を低減することができる。
ＭＯＳトランジスタのドレインと、ソースに存在する寄
生素子すなわち寄生ダイオードが動作しないため、寄生
素子による電力損失を低減することができる。
【００１９】
【発明の実施の形態】以下、本発明に係る半導体集積回
路装置及びＩＣタグの好適な実施の形態について添付図
面を参照しながら説明する。
路装置及びＩＣタグの好適な実施の形態について添付図
面を参照しながら説明する。
【００２０】本発明の半導体集積回路装置を適用するＩ
Ｃタグの構成を図３に示す。図３において、参照符号Ｃ
Ｄ１はＩＣタグを示し、このＩＣタグＣＤ１に搭載され
た半導体集積回路装置は、リーダ装置ＲＤ１のアンテナ
Ｌ２から供給された電磁波Ｓ１１をＩＣタグに搭載され
たアンテナＬ１で受信し、アンテナＬ１の両端に発生し
た電圧を整流回路部Ｂ１で整流し、論理回路とメモリ回
路と変調信号発生回路を含む信号処理機能部Ｂ２に電源
電圧Ｐ１として供給する。なお、ここでの電源電圧Ｐ１
は倍圧整流回路の入力電圧と出力電圧の差電圧であり、
後述する電源電圧ＶＤＤはグランド端子と倍圧整流回路
の出力電圧間の差電圧である。
Ｃタグの構成を図３に示す。図３において、参照符号Ｃ
Ｄ１はＩＣタグを示し、このＩＣタグＣＤ１に搭載され
た半導体集積回路装置は、リーダ装置ＲＤ１のアンテナ
Ｌ２から供給された電磁波Ｓ１１をＩＣタグに搭載され
たアンテナＬ１で受信し、アンテナＬ１の両端に発生し
た電圧を整流回路部Ｂ１で整流し、論理回路とメモリ回
路と変調信号発生回路を含む信号処理機能部Ｂ２に電源
電圧Ｐ１として供給する。なお、ここでの電源電圧Ｐ１
は倍圧整流回路の入力電圧と出力電圧の差電圧であり、
後述する電源電圧ＶＤＤはグランド端子と倍圧整流回路
の出力電圧間の差電圧である。
【００２１】整流を行う整流回路部Ｂ１は、信号処理機
能部Ｂ２に供給するクロック信号Ｓ０１を電磁波Ｓ１１
から復調するクロック復調回路と、ＩＣタグＣＤ１か
ら、リーダ装置ＲＤ１への通信を行うための信号Ｓ１２
を発生する変調回路を有している。変調回路は、信号処
理機能部Ｂ２の変調信号発生回路で発生される変調信号
Ｓ０２により駆動され、リーダ装置ＲＤ１との通信を行
う。
能部Ｂ２に供給するクロック信号Ｓ０１を電磁波Ｓ１１
から復調するクロック復調回路と、ＩＣタグＣＤ１か
ら、リーダ装置ＲＤ１への通信を行うための信号Ｓ１２
を発生する変調回路を有している。変調回路は、信号処
理機能部Ｂ２の変調信号発生回路で発生される変調信号
Ｓ０２により駆動され、リーダ装置ＲＤ１との通信を行
う。
【００２２】なお、ＩＣタグＣＤ１のアンテナＬ１は、
半導体集積回路装置上に形成した単一チップの場合と、
半導体集積回路装置外に形成した単一チップで構成され
る場合がある。
半導体集積回路装置上に形成した単一チップの場合と、
半導体集積回路装置外に形成した単一チップで構成され
る場合がある。
【００２３】図４に、ＩＣタグに搭載される本発明の半
導体集積回路装置に形成する具体的な電源回路の回路構
成を示す。同図は、アンテナ端子とグランド端子を分離
した倍圧整流回路を含む電源回路と、電源回路の出力が
供給される回路部である。
導体集積回路装置に形成する具体的な電源回路の回路構
成を示す。同図は、アンテナ端子とグランド端子を分離
した倍圧整流回路を含む電源回路と、電源回路の出力が
供給される回路部である。
【００２４】半導体集積回路装置上に形成されるアンテ
ナ端子ＬＡ及びＬＢに、ＩＣタグ又は半導体集積回路装
置上に搭載されるアンテナが接続される。電源回路は、
ＮＭＯＳトランジスタＭ１１，Ｍ１２と、倍圧整流回路
ＣＰ０１とから構成される。ＮＭＯＳトランジスタＭ１
１のゲート端子はアンテナ端子ＬＡに接続され、ソース
端子はアンテナ端子ＬＢに接続され、ドレイン端子及び
バルク端子は半導体集積回路装置内のグランド端子に接
続される。同様に、ＮＭＯＳトランジスタＭ１２のゲー
ト端子はアンテナ端子ＬＢに、ソース端子はアンテナ端
子ＬＡに、ドレイン端子及びバルク端子はグランド端子
に接続される。また、倍圧整流回路ＣＰ０１の入力端子
ＩＡ，ＩＢはそれぞれアンテナ端子ＬＡ，ＬＢに接続さ
れる。
ナ端子ＬＡ及びＬＢに、ＩＣタグ又は半導体集積回路装
置上に搭載されるアンテナが接続される。電源回路は、
ＮＭＯＳトランジスタＭ１１，Ｍ１２と、倍圧整流回路
ＣＰ０１とから構成される。ＮＭＯＳトランジスタＭ１
１のゲート端子はアンテナ端子ＬＡに接続され、ソース
端子はアンテナ端子ＬＢに接続され、ドレイン端子及び
バルク端子は半導体集積回路装置内のグランド端子に接
続される。同様に、ＮＭＯＳトランジスタＭ１２のゲー
ト端子はアンテナ端子ＬＢに、ソース端子はアンテナ端
子ＬＡに、ドレイン端子及びバルク端子はグランド端子
に接続される。また、倍圧整流回路ＣＰ０１の入力端子
ＩＡ，ＩＢはそれぞれアンテナ端子ＬＡ，ＬＢに接続さ
れる。
【００２５】要するに、半導体集積回路装置上に形成さ
れる一対のアンテナ端子の一方の端子ＬＡにゲートを接
続したＭＯＳトランジスタＭ１１と、他方の端子ＬＢに
ゲートを接続したＭＯＳトランジスタＭ１２のドレイン
同士及びバルク同士をグランドに接続すると共に、トラ
ンジスタＭ１１のソースをアンテナ端子ＬＢに、トラン
ジスタＭ１２のソースをアンテナ端子ＬＡに接続した構
成の、寄生ダイオードが動作しないための基準電位を生
成する回路を倍圧整流回路ＣＰ０１の入力端子ＩＡ，Ｉ
Ｂ間に設けた構成である。
れる一対のアンテナ端子の一方の端子ＬＡにゲートを接
続したＭＯＳトランジスタＭ１１と、他方の端子ＬＢに
ゲートを接続したＭＯＳトランジスタＭ１２のドレイン
同士及びバルク同士をグランドに接続すると共に、トラ
ンジスタＭ１１のソースをアンテナ端子ＬＢに、トラン
ジスタＭ１２のソースをアンテナ端子ＬＡに接続した構
成の、寄生ダイオードが動作しないための基準電位を生
成する回路を倍圧整流回路ＣＰ０１の入力端子ＩＡ，Ｉ
Ｂ間に設けた構成である。
【００２６】倍圧整流回路ＣＰ０１の出力端子ＯＵＴに
は、グランド端子を基準とした出力電圧ＶＤＤが現れ
る。この出力電圧ＶＤＤが電源電圧となり、同一ＩＣタ
グ上、または同一半導体集積回路上に内蔵される論理回
路やメモリ回路などの回路部ＣＩＲ０１の電源電圧とし
て供給される。なお、倍圧整流回路ＣＰ０１は、図１で
述べた回路構成の倍圧整流回路を用いることができる
が、ただし後述するように倍圧整流回路を構成するＮＭ
ＯＳトランジスタのバルク端子はグランド端子に接続す
る必要がある。
は、グランド端子を基準とした出力電圧ＶＤＤが現れ
る。この出力電圧ＶＤＤが電源電圧となり、同一ＩＣタ
グ上、または同一半導体集積回路上に内蔵される論理回
路やメモリ回路などの回路部ＣＩＲ０１の電源電圧とし
て供給される。なお、倍圧整流回路ＣＰ０１は、図１で
述べた回路構成の倍圧整流回路を用いることができる
が、ただし後述するように倍圧整流回路を構成するＮＭ
ＯＳトランジスタのバルク端子はグランド端子に接続す
る必要がある。
【００２７】この回路構成では、図５の電圧波形に示す
ようにアンテナ端子ＬＡ及びＬＢは、グランド端子より
ＮＭＯＳトランジスタＭ１１またはＭ１２のドレイン・
ソース間電圧Ｖ０１分だけ低い電位Ｖｍｉｎより高い範
囲で動作することになる。
ようにアンテナ端子ＬＡ及びＬＢは、グランド端子より
ＮＭＯＳトランジスタＭ１１またはＭ１２のドレイン・
ソース間電圧Ｖ０１分だけ低い電位Ｖｍｉｎより高い範
囲で動作することになる。
【００２８】ここで、電圧Ｖ０１がＮＭＯＳのドレイン
端子及びソース端子に寄生するＰＮ接合の順方向電圧よ
りも十分に小さな電圧になるようにＮＭＯＳトランジス
タＭ１１及びＭ１２のトランジスタサイズを設定する。
これにより、ＮＭＯＳトランジスタＭ１１，Ｍ１２は、
バルク端子をグランド端子に接続することで、ドレイン
端子またはソース端子とバルク端子の間に寄生するダイ
オードに順方向電流が流れることはなくなる。
端子及びソース端子に寄生するＰＮ接合の順方向電圧よ
りも十分に小さな電圧になるようにＮＭＯＳトランジス
タＭ１１及びＭ１２のトランジスタサイズを設定する。
これにより、ＮＭＯＳトランジスタＭ１１，Ｍ１２は、
バルク端子をグランド端子に接続することで、ドレイン
端子またはソース端子とバルク端子の間に寄生するダイ
オードに順方向電流が流れることはなくなる。
【００２９】同様に、倍圧整流回路ＣＰ０１を構成する
ＮＭＯＳトランジスタのバルク端子をグランド端子に接
続することにより、ＮＭＯＳトランジスタのドレイン端
子およびソース端子に寄生するＰＮ接合からバルク端子
に対して電流がリークすることはなくなり、電源電圧の
生成効率が低下することはなくなる。
ＮＭＯＳトランジスタのバルク端子をグランド端子に接
続することにより、ＮＭＯＳトランジスタのドレイン端
子およびソース端子に寄生するＰＮ接合からバルク端子
に対して電流がリークすることはなくなり、電源電圧の
生成効率が低下することはなくなる。
【００３０】図６は本発明の半導体集積回路装置の一実
施の形態例を示す図であり、アンテナ端子とグランド端
子を分離した倍圧整流回路を含む電源回路である。この
電源回路は、アンテナ端子ＬＡ，ＬＢと、ＮＭＯＳトラ
ンジスタＭ２１，Ｍ２２，Ｍ３１〜Ｍ３４と、容量Ｃ３
１〜３４から構成され、以下のように接続される。半導
体集積回路装置上に形成されるアンテナ端子ＬＡ及びＬ
Ｂには、ＩＣタグに搭載されるアンテナＬ１が接続され
る。ＮＭＯＳトランジスタＭ２１は、ゲート端子にアン
テナ端子ＬＡが、ソース端子にアンテナ端子ＬＢが、ド
レイン端子に半導体集積回路装置内のグランド端子が接
続される。同様に、ＮＭＯＳトランジスタＭ２２は、ゲ
ート端子にアンテナ端子ＬＢが、ソース端子にアンテナ
端子ＬＡが、ドレイン端子にグランド端子が接続され
る。
施の形態例を示す図であり、アンテナ端子とグランド端
子を分離した倍圧整流回路を含む電源回路である。この
電源回路は、アンテナ端子ＬＡ，ＬＢと、ＮＭＯＳトラ
ンジスタＭ２１，Ｍ２２，Ｍ３１〜Ｍ３４と、容量Ｃ３
１〜３４から構成され、以下のように接続される。半導
体集積回路装置上に形成されるアンテナ端子ＬＡ及びＬ
Ｂには、ＩＣタグに搭載されるアンテナＬ１が接続され
る。ＮＭＯＳトランジスタＭ２１は、ゲート端子にアン
テナ端子ＬＡが、ソース端子にアンテナ端子ＬＢが、ド
レイン端子に半導体集積回路装置内のグランド端子が接
続される。同様に、ＮＭＯＳトランジスタＭ２２は、ゲ
ート端子にアンテナ端子ＬＢが、ソース端子にアンテナ
端子ＬＡが、ドレイン端子にグランド端子が接続され
る。
【００３１】また、ＮＭＯＳトランジスタＭ３１のドレ
イン端子及びゲート端子はアンテナ端子ＬＡに接続し、
ソース端子は接続点Ｎ１に接続する。この接続点Ｎ１と
アンテナ端子ＬＢの間に容量Ｃ３１を接続する。ＮＭＯ
ＳトランジスタＭ３２のドレイン端子とゲート端子は接
続点Ｎ１に接続し、ソース端子は接続点Ｎ２に接続す
る。この接続点Ｎ２とアンテナ端子ＬＡの間に容量Ｃ３
２を接続する。ＮＭＯＳトランジスタＭ３３のドレイン
端子とゲート端子は接続点Ｎ２に接続し、ソース端子は
接続点Ｎ３に接続する。この接続点Ｎ３とアンテナ端子
ＬＢの間に容量Ｃ３３を接続する。ＮＭＯＳトランジス
タＭ３４のドレイン端子とゲート端子に接続点Ｎ３を接
続し、ソース端子に出力端子ＯＵＴを接続する。この出
力端子ＯＵＴとグランド端子の間に平滑用の容量Ｃ３４
を接続し、この出力端子ＯＵＴとグランド端子の差電圧
が電源電圧ＶＤＤとなる。ここで、ＮＭＯＳトランジス
タＭ２１，Ｍ２２，Ｍ３１〜Ｍ３４のバルク端子は全て
グランド端子に接続する。
イン端子及びゲート端子はアンテナ端子ＬＡに接続し、
ソース端子は接続点Ｎ１に接続する。この接続点Ｎ１と
アンテナ端子ＬＢの間に容量Ｃ３１を接続する。ＮＭＯ
ＳトランジスタＭ３２のドレイン端子とゲート端子は接
続点Ｎ１に接続し、ソース端子は接続点Ｎ２に接続す
る。この接続点Ｎ２とアンテナ端子ＬＡの間に容量Ｃ３
２を接続する。ＮＭＯＳトランジスタＭ３３のドレイン
端子とゲート端子は接続点Ｎ２に接続し、ソース端子は
接続点Ｎ３に接続する。この接続点Ｎ３とアンテナ端子
ＬＢの間に容量Ｃ３３を接続する。ＮＭＯＳトランジス
タＭ３４のドレイン端子とゲート端子に接続点Ｎ３を接
続し、ソース端子に出力端子ＯＵＴを接続する。この出
力端子ＯＵＴとグランド端子の間に平滑用の容量Ｃ３４
を接続し、この出力端子ＯＵＴとグランド端子の差電圧
が電源電圧ＶＤＤとなる。ここで、ＮＭＯＳトランジス
タＭ２１，Ｍ２２，Ｍ３１〜Ｍ３４のバルク端子は全て
グランド端子に接続する。
【００３２】本実施の形態での、ＮＭＯＳトランジスタ
Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４、及び容量Ｃ３１，Ｃ
３２，Ｃ３３により構成される倍圧整流回路は、特開平
１０−３２２２５０号公報に述べられている倍圧整流回
路におけるショットキーバリアダイオードをゲート端子
とドレイン端子を接続したＮＭＯＳトランジスタで置き
換え、ＮＭＯＳトランジスタのバルク端子をグランドに
接続する。なお、図４に示した倍圧整流回路ＣＰ０１
は、本実施の形態例で示した回路構成に限定されるもの
ではなく、機能同等な回路に適用できる。
Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４、及び容量Ｃ３１，Ｃ
３２，Ｃ３３により構成される倍圧整流回路は、特開平
１０−３２２２５０号公報に述べられている倍圧整流回
路におけるショットキーバリアダイオードをゲート端子
とドレイン端子を接続したＮＭＯＳトランジスタで置き
換え、ＮＭＯＳトランジスタのバルク端子をグランドに
接続する。なお、図４に示した倍圧整流回路ＣＰ０１
は、本実施の形態例で示した回路構成に限定されるもの
ではなく、機能同等な回路に適用できる。
【００３３】このような回路構成にすることで、上述の
ようにＮＭＯＳトランジスタのドレイン端子及びソース
端子とバルク端子の間に寄生するダイオードが動作する
ことはなくなるため、同一の半導体集積回路装置に倍圧
整流回路を形成しても、電源電圧の生成効率が低下する
ことはなくなる。
ようにＮＭＯＳトランジスタのドレイン端子及びソース
端子とバルク端子の間に寄生するダイオードが動作する
ことはなくなるため、同一の半導体集積回路装置に倍圧
整流回路を形成しても、電源電圧の生成効率が低下する
ことはなくなる。
【００３４】以上、本発明の好適な実施の形態例につい
て説明したが、本発明は上記実施の形態例に限定される
ものではなく、本発明の精神を逸脱しない範囲内におい
て、種々の設計変更をなし得ることは勿論である。例え
ば、上記説明では、バルクがＰ型サブストレート（又は
Ｐウエル）の場合を例にして、図４のＭＯＳトランジス
タＭ１１とＭ１２をＮＭＯＳトランジスタで実施してい
るが、Ｎ型サブストレート（又はＮウエル）を用いる場
合には、ＰＭＯＳトランジスタで実現できることは言う
までもない。その場合、ＰＭＯＳトランジスタのバルク
端子は高電位側端子に接続すればよい。
て説明したが、本発明は上記実施の形態例に限定される
ものではなく、本発明の精神を逸脱しない範囲内におい
て、種々の設計変更をなし得ることは勿論である。例え
ば、上記説明では、バルクがＰ型サブストレート（又は
Ｐウエル）の場合を例にして、図４のＭＯＳトランジス
タＭ１１とＭ１２をＮＭＯＳトランジスタで実施してい
るが、Ｎ型サブストレート（又はＮウエル）を用いる場
合には、ＰＭＯＳトランジスタで実現できることは言う
までもない。その場合、ＰＭＯＳトランジスタのバルク
端子は高電位側端子に接続すればよい。
【００３５】
【発明の効果】前述した説明から明らかなように、本発
明によれば、電源電圧を生成する倍圧整流回路における
寄生素子に起因する電力損失を低減することが可能にな
る。
明によれば、電源電圧を生成する倍圧整流回路における
寄生素子に起因する電力損失を低減することが可能にな
る。
【００３６】これにより、ＩＣタグに搭載する半導体集
積回路装置に電源電圧を生成する倍圧整流回路を含めて
１チップ化した場合に生じる電源電圧の生成効率の低下
を防ぎ、電力損失を低減することができる。
積回路装置に電源電圧を生成する倍圧整流回路を含めて
１チップ化した場合に生じる電源電圧の生成効率の低下
を防ぎ、電力損失を低減することができる。
【図１】ＮＭＯＳトランジスタで構成した予備検討の倍
圧整流回路図である。
圧整流回路図である。
【図２】図１の回路構成におけるアンテナ端子の電圧波
形図である。
形図である。
【図３】本発明を適用するＩＣタグシステムの構成図で
ある。
ある。
【図４】図３のＩＣタグに搭載される本発明の半導体集
積回路装置に形成する電源回路の回路構成を示す図であ
る。
積回路装置に形成する電源回路の回路構成を示す図であ
る。
【図５】図４の回路構成におけるアンテナ端子及びグラ
ンド端子の電圧波形図である。
ンド端子の電圧波形図である。
【図６】本発明の半導体集積回路装置に形成するアンテ
ナ端子とグランド端子を分離した倍圧整流回路を含む電
源回路の回路構成図である。
ナ端子とグランド端子を分離した倍圧整流回路を含む電
源回路の回路構成図である。
Ｂ１…整流回路部、Ｂ２…信号処理機能部、Ｃ０１〜Ｃ
０４…容量、Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４…容量、
ＣＤ１…ＩＣタグ、ＣＩＲ０１…回路部、ＣＰ０１…倍
圧整流回路、Ｌ１，Ｌ２…アンテナ、ＬＡ，ＬＢアンテ
ナ端子、Ｍ０１〜Ｍ０４…ＮＭＯＳトランジスタ、Ｍ１
１，Ｍ１２，Ｍ２１，Ｍ２２…ＮＭＯＳトランジスタ、
Ｍ３１〜Ｍ３４…ＮＭＯＳトランジスタ、ＲＤ１…リー
ダ装置、Ｓ０１…クロック信号、Ｓ０２…変調信号、Ｓ
１１，Ｓ１２…リーダ装置とＩＣタグ間の通信信号、Ｖ
ＤＤ，Ｐ１…電源電圧。
０４…容量、Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４…容量、
ＣＤ１…ＩＣタグ、ＣＩＲ０１…回路部、ＣＰ０１…倍
圧整流回路、Ｌ１，Ｌ２…アンテナ、ＬＡ，ＬＢアンテ
ナ端子、Ｍ０１〜Ｍ０４…ＮＭＯＳトランジスタ、Ｍ１
１，Ｍ１２，Ｍ２１，Ｍ２２…ＮＭＯＳトランジスタ、
Ｍ３１〜Ｍ３４…ＮＭＯＳトランジスタ、ＲＤ１…リー
ダ装置、Ｓ０１…クロック信号、Ｓ０２…変調信号、Ｓ
１１，Ｓ１２…リーダ装置とＩＣタグ間の通信信号、Ｖ
ＤＤ，Ｐ１…電源電圧。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 (72)発明者 渡邊 一希 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宇佐美 光雄 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山本 師久 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 浜岸 孝博 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 Ｆターム(参考） 5B035 AA04 BB09 CA01 CA12 CA23 5F038 AV04 AV06 AZ10 BB01 BG03 BG04 BG10 DF05 DF08 EZ20 5F048 AA00 AB01 AB10 AC01 AC10 BE04
Claims (5)
- 【請求項１】アンテナが接続される第１及び第２のアン
テナ端子と、 ゲート端子が前記第１のアンテナ端子に接続されソース
端子が前記第２のアンテナ端子に接続される第１のＭＯ
Ｓ電界効果トランジスタと、 該第１のＭＯＳ電界効果トランジスタのドレイン及びバ
ルク端子が接続される第１の接続点と、 ゲート端子が前記第２のアンテナ端子に接続されソース
端子が前記第１のアンテナ端子に接続されドレイン及び
バルク端子が前記第１の接続点に接続される第２のＭＯ
Ｓ電界効果トランジスタと、 前記第１及び第２のアンテナ端子に入力端子が接続され
る倍圧整流回路と、 該倍圧整流回路の出力端子が接続される第２の接続点と
を有する半導体集積回路装置であって、 前記第１及び第２の接続点間の電位差を電源電圧として
供給するよう構成したことを特徴とする半導体集積回路
装置。 - 【請求項２】前記倍圧整流回路は、 アノード端子が前記第１のアンテナ端子に接続される第
１のダイオードと、 該第１のダイオードのカソード端子が接続される第３の
接続点と、 該第３の接続点と前記第２のアンテナ端子の間に接続さ
れる第１の容量と、 アノード端子が前記第３の接続点に接続される第２のダ
イオードと、 該第２のダイオードのカソード端子が接続される第４の
接続点と、 該第４の接続点と前記第１のアンテナ端子の間に接続さ
れる第２の容量と、 アノード端子が前記第４の接続点に接続される第３のダ
イオードと、 該第３のダイオードのカソード端子が接続される第５の
接続点と、 該第５の接続点と前記第２のアンテナ端子の間に接続さ
れる第３の容量と、 アノード端子が前記第５の接続点に接続されカソード端
子が前記第２の接続点に接続される第４のダイオード
と、から構成される請求項１記載の半導体集積回路装
置。 - 【請求項３】前記第１及至第４のダイオードは、 ドレイン端子及びゲート端子をアノード端子とし、ソー
ス端子をカソード端子とし、ドレイン端子とソース端子
が接続されると共にバルク端子が前記第１の電位に接続
されるＭＯＳトランジスタからそれぞれ構成される請求
項２記載の半導体集積回路装置。 - 【請求項４】請求項１及至３のいずれか１項に記載の半
導体集積回路装置を、論理回路またはメモリ回路と同一
のシリコンウェハ上に形成したことを特徴とする半導体
集積回路装置。 - 【請求項５】請求項１及至４のいずれか１項に記載の半
導体集積回路装置を搭載したことを特徴とするＩＣタ
グ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372727A JP2002176141A (ja) | 2000-12-07 | 2000-12-07 | 半導体集積回路装置及びｉｃタグ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372727A JP2002176141A (ja) | 2000-12-07 | 2000-12-07 | 半導体集積回路装置及びｉｃタグ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176141A true JP2002176141A (ja) | 2002-06-21 |
Family
ID=18842217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000372727A Withdrawn JP2002176141A (ja) | 2000-12-07 | 2000-12-07 | 半導体集積回路装置及びｉｃタグ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176141A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109429A (ja) * | 2004-09-09 | 2006-04-20 | Semiconductor Energy Lab Co Ltd | 無線チップ |
| US7804203B2 (en) | 2004-09-09 | 2010-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Wireless chip |
| US7907902B2 (en) | 2006-10-18 | 2011-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US20110121864A1 (en) * | 2005-12-02 | 2011-05-26 | Nec Corporation | Start signal detector circuit |
| US8159193B2 (en) | 2006-12-26 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Wireless communication device |
| US8160636B2 (en) | 2006-12-18 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2012095522A (ja) * | 2010-09-27 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | 整流回路及びこれを用いた半導体装置 |
| US8181875B2 (en) | 2008-10-03 | 2012-05-22 | Semiconductor Energy Laboratory Co., Ltd. | RFID tag and driving method thereof |
| US8345401B2 (en) | 2008-09-30 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8351226B2 (en) | 2006-10-06 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Rectifier circuit, semiconductor device using the rectifier circuit, and driving method thereof |
| JP2016201987A (ja) * | 2015-04-13 | 2016-12-01 | イーエム・ミクロエレクトロニク−マリン・エス アー | Ｒｆタグ用受信器ユニット |
| CN114719967A (zh) * | 2021-01-04 | 2022-07-08 | 中国科学院沈阳自动化研究所 | 一种基于场效应晶体管和双天线结构的太赫兹波探测器 |
-
2000
- 2000-12-07 JP JP2000372727A patent/JP2002176141A/ja not_active Withdrawn
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8362657B2 (en) | 2004-09-09 | 2013-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Wireless chip |
| US7804203B2 (en) | 2004-09-09 | 2010-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Wireless chip |
| JP2006109429A (ja) * | 2004-09-09 | 2006-04-20 | Semiconductor Energy Lab Co Ltd | 無線チップ |
| US20110121864A1 (en) * | 2005-12-02 | 2011-05-26 | Nec Corporation | Start signal detector circuit |
| US8446179B2 (en) | 2005-12-02 | 2013-05-21 | Nec Corporation | Start signal detector circuit |
| US8351226B2 (en) | 2006-10-06 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Rectifier circuit, semiconductor device using the rectifier circuit, and driving method thereof |
| US7907902B2 (en) | 2006-10-18 | 2011-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9391449B2 (en) | 2006-10-18 | 2016-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8977203B2 (en) | 2006-10-18 | 2015-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8160636B2 (en) | 2006-12-18 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8482261B2 (en) | 2006-12-26 | 2013-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8159193B2 (en) | 2006-12-26 | 2012-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Wireless communication device |
| US8345401B2 (en) | 2008-09-30 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8181875B2 (en) | 2008-10-03 | 2012-05-22 | Semiconductor Energy Laboratory Co., Ltd. | RFID tag and driving method thereof |
| US8792260B2 (en) | 2010-09-27 | 2014-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Rectifier circuit and semiconductor device using the same |
| JP2012095522A (ja) * | 2010-09-27 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | 整流回路及びこれを用いた半導体装置 |
| JP2016201987A (ja) * | 2015-04-13 | 2016-12-01 | イーエム・ミクロエレクトロニク−マリン・エス アー | Ｒｆタグ用受信器ユニット |
| CN114719967A (zh) * | 2021-01-04 | 2022-07-08 | 中国科学院沈阳自动化研究所 | 一种基于场效应晶体管和双天线结构的太赫兹波探测器 |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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