JP2012095522A - 整流回路及びこれを用いた半導体装置 - Google Patents

整流回路及びこれを用いた半導体装置 Download PDF

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Abstract

【課題】整流素子として用いるトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供する。または、入力される交流電圧の振幅が大きく変動する場合であっても、出力電圧の変動が抑制された整流回路を提供する。
【解決手段】トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続し、ゲート電極の電位を第２の電極の電位に比べて高く、且つその差が閾値電圧以上となるように保って整流素子として用いればよい。
【選択図】図４

Description

本発明は、整流回路に関し、特にトランジスタを用いた整流回路、及びこれを用いた半導体装置に関する。
電子機器が備える電源回路に、非接触で電力を供給する非接触給電技術が知られている。非接触給電技術は、従来の接点を用いる給電技術に比べて、給電時に電子機器と給電装置の相互の位置が厳しく限定されないため自由度が高く、便利である。具体的には電磁誘導、電波、電場または磁場の共鳴を用いて非接触給電装置から電力を電波や磁力等を用いて送電する方法が知られている。
非接触給電技術によって給電される電力でのみ動作する電子機器は、一次電池も、その交換も不要であり便利である。また、一次電池だけでなく二次電池等も備えない電子機器はパッシブ型の電子機器と呼ばれ、軽量化や小型化、また製造コストの低減が可能である。このような電子機器一例として、パッシブ型のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグを挙げることができる。
非接触給電技術によって給電される電力は、非接触給電機器と電力の供給を受ける電子機器の間の距離に依存して変化する。互いが近距離にあるときは、電子機器に大きな電力を供給できるが、遠距離にあるときには電子機器が動作可能な電力さえ供給できなくなってしまう。
非接触給電機器から供給される電力が小さくても電子機器が動作できるように、電子機器に倍圧整流回路を搭載する方法、及び倍圧整流回路の整流素子にＭＯＳ電界効果トランジスタを適用する方法が考案されている（特許文献１）。
特開２００２−１７６１４１号公報
整流回路に接続する電子回路がトランジスタを含む場合、整流回路の整流素子もトランジスタで構成すると、該電子回路のトランジスタと該整流回路のトランジスタを同一工程で形成できるため、作製工程が簡便になる。一方で、トランジスタで整流素子を構成すると、出力電圧が該トランジスタの閾値電圧により降下してしまうという問題が生じる。
また、整流回路は入力される交流電圧の振幅におよそ比例した直流電圧を出力する。従って入力される交流電圧が微小な場合、出力する直流電圧を高めるために、倍電圧回路を整流回路に接続して使用する方法が知られている。しかし、入力される交流電圧の振幅が大きく変動する場合は、倍電圧回路を整流回路に接続すると不具合を生じる場合がある。具体的には、入力される交流電圧の振幅が大きくなった時に、過大な電圧が後段の回路に出力され、後段の回路を破壊してしまうという不具合を生じる場合がある。
本発明は、このような技術的背景のもとでなされたものである。したがってその目的は、整流素子として用いるトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供することを課題の一とする。
または、入力される交流電圧の振幅が大きく変動する場合であっても、出力電圧の変動が抑制された整流回路を提供することを課題の一とする。
または、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供することを課題の一とする。
または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供することを課題の一とする。
上記目的を達成するために、整流素子を構成するトランジスタのゲート電極を接続する位置に着眼し、整流回路の構成を検討した。
整流素子にトランジスタを用いる整流回路の一例を図１に示し、その動作を図２及び図３を用いて説明する。
図１（Ａ）に示す整流回路１００は、いずれもｎ型のエンハンスメント型である、第１のトランジスタ１０１、第２のトランジスタ１０２、第３のトランジスタ１０３、及び第４のトランジスタ１０４を備え、第１の容量１１１、第２の容量１１２、第３の容量１１３、及び第４の容量１１４を備える。また、第１の端子５１、第２の端子５２、第３の端子５３、第４の端子５４、及び第５の端子５５を備える。
第１の端子５１には、第１の容量１１１の第１の電極と第２のトランジスタ１０２のゲート電極及び第２の電極が接続されている。第３の端子５３は、第５の端子５５と共に接地されている。第２の端子５２には、第２の容量１１２の第１の電極と第１のトランジスタ１０１のゲート電極及び第２の電極が接続されている。第１の容量１１１の第２の電極と、第１のトランジスタ１０１の第１の電極と、第３のトランジスタ１０３のゲート電極及び第２の電極が接続され、ノードｎ１を構成している。第２の容量１１２の第２の電極と、第２のトランジスタ１０２の第１の電極と、第４の容量１１４の第１の電極が接続され、ノードｎ２を構成している。また、第３のトランジスタ１０３の第１の電極と、第４の容量１１４の第２の電極と第４のトランジスタ１０４のゲート電極及び第２の電極が接続され、ノードｎ３を構成している。第４のトランジスタ１０４の第１の電極には、第４の端子５４と第３の容量１１３の第１の電極と接続されている。そして、第３の容量１１３の第２の電極は接地されている。
交流電圧を整流回路１００の第１の端子５１と第２の端子５２に印加する場合の動作について説明する。なお、第１のトランジスタ１０１の閾値電圧をＶｔｈ１、第２のトランジスタ１０２の閾値電圧をＶｔｈ２、第３のトランジスタ１０３の閾値電圧をＶｔｈ３、そして第４のトランジスタ１０４の閾値電圧をＶｔｈ４とする。
図１（Ａ）に例示する整流回路の動作について、第１の端子５１と第２の端子５２に印加する交流電圧の位相に応じて説明する。具体的には、図１（Ｂ）に示すように第１の期間Ｔ１から第４の期間Ｔ４に分けて説明する。なお、この整流回路は、第４の期間Ｔ４の後に第３の期間Ｔ３の動作と第４の期間Ｔ４の動作を交互に繰り返す。また、以下の説明は、この整流回路の動作の一例を説明するものである。例えば、周波数やトランジスタの能力に依存して、第１の期間Ｔ１と第２の期間Ｔ２の動作を交互に繰り返す期間（立ち上がりの期間）が存在する場合がある。また、立ち上がりの期間の長さが変化する場合もある。そして、ノードｎ１、ｎ２、ｎ３、第４の端子５４の電圧が立ち上がりきると、第３の期間Ｔ３と第４の期間Ｔ４の動作を交互に繰り返す期間となる。なお、この整流回路が出力する電位は、第１の端子または第２の端子に入力される電位の振幅とトランジスタの特性により決定される。よって、以下の整流回路の動作についての説明においては、第１の端子または第２の端子の電位が各期間の最大値または最小値を取る時の状態を例に説明する。因みに、第１の端子または第２の端子の電位が上昇または下降している時の整流回路の状態は、直前または直後の期間の最大値または最小値を取る時の整流回路の状態との間の状態となる。
＜第１の期間Ｔ１＞
まず、第２の端子５２に０から最大値が＋Ｖｉｎとなる電圧を印加し、第１の端子５１に０から最小値が−Ｖｉｎとなる電圧を印加する第１の期間Ｔ１の動作を説明する（図２（Ａ）参照）。
第１のトランジスタ１０１において、第２の端子５２に接続されたゲート電極の電位（例えば＋Ｖｉｎになる時）が、ノードｎ１に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ１を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ１の電位Ｖｃ１は、（＋Ｖｉｎ−Ｖｔｈ１）まで上昇する。
第２のトランジスタ１０２において、第１の端子５１に接続されたゲート電極の電位（例えば−Ｖｉｎになる時）は、ノードｎ２に接続された第１の電極の電位（＋Ｖｉｎ）に比べて低くなるため、第２のトランジスタ１０２は、オフ状態となる。
第３のトランジスタ１０３において、ノードｎ１に接続されたゲート電極の電位Ｖｃ１（例えば（＋Ｖｉｎ−Ｖｔｈ１）になる時）は、ノードｎ３に接続された第１の電極の電位（＋Ｖｉｎ）に比べて低くなるため、第３のトランジスタ１０３は、オフ状態となる。
第４のトランジスタ１０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（例えば＋Ｖｉｎになる時）が、第４の端子５４に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ４を越えると、第２の電極から第１の電極に電流が流れ、第４の端子５４の電位Ｖｄｃは、（＋Ｖｉｎ−Ｖｔｈ４）まで上昇する。
＜第２の期間Ｔ２＞
次いで、第２の端子５２に０から最小値が−Ｖｉｎとなる電圧を印加し、第１の端子５１に０から最大値が＋Ｖｉｎとなる電圧を印加する第２の期間Ｔ２の動作を説明する（図２（Ｂ）参照）。
第１のトランジスタ１０１において、第２の端子５２に接続されたゲート電極の電位（例えば−Ｖｉｎになる時）は、ノードｎ１に接続された第１の電極の電位に比べて低くなるため、第１のトランジスタ１０１は、オフ状態となる。
第２のトランジスタ１０２において、第１の端子５１に接続されたゲート電極の電位（例えば＋Ｖｉｎになる時）が、ノードｎ２に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ２を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ２の電位Ｖｃ２は、（＋Ｖｉｎ−Ｖｔｈ２）まで上昇する。
第３のトランジスタ１０３において、ノードｎ１に接続されたゲート電極の電位（例えば（＋３Ｖｉｎ−Ｖｔｈ１）になる時）が、ノードｎ３に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ３を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ３の電位Ｖｃ３は、（＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）まで上昇する。
第４のトランジスタ１０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（例えば（＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）になる時）が、第４の端子５４に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ４を越えると、第２の電極から第１の電極に電流が流れ、第４の端子５４の電位Ｖｃ４は、（＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４）まで上昇する。
＜第３の期間Ｔ３＞
次いで、交流電位の位相が反転し、第２の端子５２に再度０から最大値が＋Ｖｉｎとなる電圧を印加し、第１の端子５１に０から最小値が−Ｖｉｎとなる電圧を印加する第３の期間Ｔ３の動作を説明する（図３（Ａ）参照）。
第１のトランジスタ１０１において、第２の端子５２に接続されたゲート電極の電位（例えば＋Ｖｉｎになる時）が、ノードｎ１に接続された第１の電極の電位に比べて高く、その差が閾値電圧Ｖｔｈ１を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ１の電位Ｖｃ１は少なくとも（＋Ｖｉｎ−Ｖｔｈ１）以上を維持する。
第２のトランジスタ１０２において、第１の端子５１に接続されたゲート電極の電位（例えば−Ｖｉｎになる時）は、ノードｎ２に接続された第１の電極の電位に比べて低くなるため、第２のトランジスタ１０２は、オフ状態となる。
第３のトランジスタ１０３において、ノードｎ１に接続されたゲート電極の電位Ｖｃ１（例えば（＋Ｖｉｎ−Ｖｔｈ１）になる時）は、ノードｎ３に接続された第１の電極の電位（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）に比べて低くなるため、第３のトランジスタ１０３は、オフ状態となる。
第４のトランジスタ１０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（例えば（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）になる時）が、第４の端子５４に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ４を越えると、第２の電極から第１の電極に電流が流れ、第４の端子５４の電位Ｖｄｃは、（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４）まで上昇する。
＜第４の期間Ｔ４＞
次いで、交流電位の位相が反転し、第２の端子５２に０から最小値が−Ｖｉｎとなる電圧を印加し、第１の端子５１に０から最大値が＋Ｖｉｎとなる電圧を印加する第４の期間Ｔ４の動作を説明する（図３（Ｂ）参照）。
第１のトランジスタ１０１において、第２の端子５２に接続されたゲート電極の電位（例えば−Ｖｉｎになる時）は、ノードｎ１に接続された第１の電極の電位に比べて低くなるため、第１のトランジスタ１０１は、オフ状態となる。
第２のトランジスタ１０２において、第１の端子５１に接続されたゲート電極の電位（例えば＋Ｖｉｎになる時）が、ノードｎ２に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ２を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ２の電位Ｖｃ２は少なくとも（＋Ｖｉｎ−Ｖｔｈ２）以上を維持する。
第３のトランジスタ１０３において、ノードｎ１に接続されたゲート電極の電位（例えば（＋３Ｖｉｎ−Ｖｔｈ１）になる時）が、ノードｎ３に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ３を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ３の電位Ｖｃ３は少なくとも（＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）以上を維持する。
第４のトランジスタ１０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（例えば（＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）になる時）は、第１の電極が接続された第４の端子５４の電位Ｖｄｃ（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４）に比べて低くなるため、第４のトランジスタ１０４は、オフ状態となる。
なお、第３の容量１１３は、第４の端子５４の電位Ｖｄｃを平滑化するための容量である。第４のトランジスタ１０４がオフの場合に、後段の回路の電流消費により電圧降下が起きないように大きな容量値を有する容量を用いる。
上述の整流回路は、トランジスタのゲート電極と第２の電極を互いに同電位で接続して整流素子を構成している。該整流回路は第１の端子５１と第２の端子５２に印加する交流電圧を整流し、電位Ｖｄｃ（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４）の直流電圧を出力する。
なお、該整流回路が出力する電位Ｖｄｃ（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４）は、トランジスタの閾値電圧（Ｖｔｈ１、Ｖｔｈ３、及びＶｔｈ４）により降下している。
整流回路の出力電位Ｖｄｃが、トランジスタの閾値電圧により降下する現象は、入力電圧Ｖｉｎが充分高い場合は問題とされない。しかし、入力電圧Ｖｉｎがトランジスタ閾値電圧と拮抗する程度に低い場合は整流回路からの出力が得られなくなるため、問題となる。例えば、非接触給電機器から遠く離れた位置で整流回路を内蔵した電子機器が電力の供給を受ける場合に問題となる。
トランジスタを整流素子に用いた場合に生じる閾値電圧による出力電圧の降下は、ｎ型のエンハンスメント型のトランジスタのゲート電極と第２の電極を互いに同電位で接続する構成に原因がある。
そこで、トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続し、ゲート電極の電位を第２の電極の電位に比べて高く、且つその差が閾値電圧以上になるように保って整流素子として用いる構成に想到した。
このような構成とすることで、トランジスタのゲート電極の電位が第２の電極より高く保たれるため、第２の電極から第１の電極に互いの電位が等しくなるまで電流が流れ、トランジスタの閾値電圧による出力電圧の降下を防ぐことができる。
すなわち、本発明の一態様は、ゲート電極をノード２に、第１の電極をノード１に、第２の電極を第２の端子に接続する第１のトランジスタと、ゲート電極をノード１に、第１の電極をノード２に、第２の電極を第１の端子に接続する第２のトランジスタと、ゲート電極をノード１に、第１の電極をノード３に、第２の電極をノード１に接続する第３のトランジスタと、第１の電極を第１の端子に、第２の電極をノード１に接続する第１の容量と、第１の電極を第２の端子に、第２の電極をノード２に接続する第２の容量と、を備え、第１のトランジスタ乃至第３のトランジスタがｎ型のエンハンスメント型であって、第１の端子と第２の端子に入力する交流電圧を直流電圧に整流してノード３に出力する整流回路である。
また、本発明の一態様は、ゲート電極をノード２に、第１の電極をノード１に、第２の電極を第２の端子に接続する第１のトランジスタと、ゲート電極をノード１に、第１の電極をノード２に、第２の電極を第１の端子に接続する第２のトランジスタと、ゲート電極をノード１に、第１の電極をノード３に、第２の電極をノード１に接続する第３のトランジスタと、ゲート電極をノード３に、第１の電極を第４の端子に、第２の電極をノード３に接続する第４のトランジスタと、第１の電極を第１の端子に、第２の電極をノード１に接続する第１の容量と、第１の電極を第２の端子に、第２の電極をノード２に接続する第２の容量と、第１の電極をノード２に、第２の電極をノード３に接続する第４の容量と、第１の電極を第４の端子に、第２の電極を接地する第３の容量と、を備え、第１のトランジスタ乃至第４のトランジスタがｎ型のエンハンスメント型である整流回路である。
上記本発明の一態様によれば、トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続し、ゲート電極の電位を第２の電極の電位に比べて高く、且つその差が閾値電圧以上になるように保って整流素子として用いる。これにより、整流素子として用いる第１のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。また、非接触給電装置が供給する電力が微小であっても、効率良く直流電力に変換できる整流回路を提供できる。
また、本発明の一態様は、第１のトランジスタ乃至第３のトランジスタが、ゲート絶縁層の一方の面に接してゲート電極と、ゲート絶縁層の他方の面に接してゲート電極と重畳する酸化物半導体層と、酸化物半導体層に接してゲート電極に端部を重畳するソース電極及びドレイン電極と、チャネル形成領域と重畳して酸化物半導体層に接する酸化物絶縁層を有する上記の整流回路である。
上記本発明の一態様によれば、整流素子として用いるトランジスタのオフ電流が低減される。これにより、整流回路のオフ状態のトランジスタを流れる電流による損失を低減できる。
また、本発明の一態様は、第１の端子とノード１の間に第１の制限回路と、第２の端子とノード２の間に第２の制限回路と、を有する上記の整流回路である。
上記本発明の一態様によれば、ノード１及びノード２の電位の上限を設定できる。これにより、入力される交流電圧の振幅が大きく変動する場合であっても、出力電圧の変動が抑制された整流回路を提供することができる。
また、本発明の一態様は、ゲート電極をノード２に、第１の電極をノード１に、第２の電極を第２の端子に接続する第１のトランジスタと、ゲート電極をノード１に、第１の電極をノード２に、第２の電極を第１の端子に接続する第２のトランジスタと、ゲート電極をノード１に、第１の電極をノード３に、第２の電極をノード１に接続する第３のトランジスタと、ゲート電極をノード３に、第１の電極を第４の端子に、第２の電極をノード３に接続する第４のトランジスタと、ゲート電極をノード３に、第１の電極をノード２に、第２の電極を第４の端子に接続する第５のトランジスタと、第１の電極を第１の端子に、第２の電極をノード１に接続する第１の容量と、第１の電極を第２の端子に、第２の電極をノード２に接続する第２の容量と、第１の電極をノード２に、第２の電極をノード３に接続する第４の容量と、第１の電極を第４の端子に、第２の電極を接地する第３の容量と、を備え、第１のトランジスタ乃至第５のトランジスタがｎ型のエンハンスメント型であって、第１の端子と第２の端子に入力する交流電圧を直流電圧に整流して第４の端子に出力する整流回路である。
上記本発明の一態様によれば、第４の端子の上限を設定できる。これにより、入力される交流電圧の振幅が大きく変動する場合であっても、出力電圧の変動が抑制された整流回路を提供することができる。
また、本発明の一態様は、上記の整流回路を備えるＲＦＩＤタグ用半導体装置である。
上記本発明の一態様によれば、リーダーから供給される電力が微小であっても、動作可能なＲＦＩＤタグを提供できる。または、リーダーから供給される交流電圧の振幅が大きく変動する場合であっても、安定して動作するＲＦＩＤタグを提供できる。
本発明によれば、整流素子として用いるトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。または、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。
整流素子にトランジスタを用いる整流回路の構成を説明する図。 整流素子にトランジスタを用いる整流回路の動作を説明する図。 整流素子にトランジスタを用いる整流回路の動作を説明する図。 実施の形態に係る整流回路の構成を説明する図。 実施の形態に係る整流回路の動作を説明する図。 実施の形態に係る整流回路の動作を説明する図。 実施の形態に係る整流回路の動作を説明する図。 実施の形態に係る整流回路の構成を説明する図。 実施の形態に係る整流回路の構成を説明する図。 実施例に係るトランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例に係る整流回路の特性を説明する図。 実施の形態に係るパッシブ型のＲＦＩＤタグの構成を説明するブロック図。 実施の形態に係るトランジスタの構成、及び作製工程を説明する図。 実施の形態に係る整流回路の構成を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態では、トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続して整流素子を構成する整流回路の一例を図４に示し、その動作を図５及至図７を用いて説明する。
図４に示す整流回路２００は、いずれもｎ型のエンハンスメント型の第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０３、及び第４のトランジスタ２０４を備え、第１の容量２１１、第２の容量２１２、第３の容量２１３、及び第４の容量２１４を備える。また、第１の端子６１、第２の端子６２、第３の端子６３、第４の端子６４、及び第５の端子６５を備える。
第１の端子６１には、第１の容量２１１の第１の電極と第２のトランジスタ２０２の第２の電極が接続されている。第３の端子６３は、第５の端子６５と共に接地されている。第２の端子６２には、第２の容量２１２の第１の電極と第１のトランジスタ２０１の第２の電極が接続されている。第１の容量２１１の第２の電極と、第１のトランジスタ２０１の第１の電極と、第２のトランジスタ２０２のゲート電極と、第３のトランジスタ２０３のゲート電極及び第２の電極と、が接続され、ノードｎ１を構成している。第２の容量２１２の第２の電極と、第１のトランジスタ２０１のゲート電極と、第２のトランジスタ２０２の第１の電極と、第４の容量２１４の第１の電極が接続され、ノードｎ２を構成している。また、第３のトランジスタ２０３の第１の電極と、第４の容量２１４の第２の電極と第４のトランジスタ２０４のゲート電極及び第２の電極が接続され、ノードｎ３を構成している。第４のトランジスタ２０４の第１の電極は、第４の端子６４と第３の容量２１３の第１の電極と接続されている。そして、第３の容量２１３の第２の電極は接地されている。
交流電圧を整流回路２００の第１の端子６１と第２の端子６２に印加する場合の動作について説明する。なお、第１のトランジスタ２０１の閾値電圧をＶｔｈ１、第２のトランジスタ２０２の閾値電圧をＶｔｈ２、第３のトランジスタ２０３の閾値電圧をＶｔｈ３、そして第４のトランジスタ２０４の閾値電圧をＶｔｈ４とする。
図４（Ａ）に例示する本実施の形態の整流回路の動作について、第１の端子６１と第２の端子６２に印加する交流電圧の位相に応じて、図４（Ｂ）に示すように第１の期間Ｔ１から第５の期間Ｔ５に分けて説明する。なお、本実施の形態の整流回路は、第５の期間Ｔ５の後に第４の期間Ｔ４の動作と第５の期間Ｔ５の動作を交互に繰り返す。以下の説明は、本実施の形態の整流回路の動作の一例を説明するものである。例えば、周波数やトランジスタの能力に依存して、第１の期間Ｔ１から第３の期間Ｔ３の動作を交互に繰り返す期間（立ち上がりの期間）が存在する場合がある。また、立ち上がりの期間の長さが変化する場合もある。ノードｎ１、ｎ２、ｎ３、第４の端子６４の電圧が立ち上がりきると、第４の期間Ｔ４と第５の期間Ｔ５の動作を交互に繰り返す期間となる。なお、本発明の一態様の整流回路が出力する電位は、第１の端子または第２の端子に入力される電位の振幅とトランジスタの特性により決定される。よって、以下の整流回路の動作についての説明においては、第１の端子または第２の端子の電位が各期間の最大値または最小値を取る時の状態を例に説明する。因みに、第１の端子または第２の端子の電位が上昇または下降している時の整流回路の状態は、直前または直後の期間の最大値または最小値を取る時の整流回路の状態との間の状態となる。
＜第１の期間Ｔ１＞
まず、第２の端子６２に０から最大値が＋Ｖｉｎとなる電圧を印加し、第１の端子６１に０から最小値が−Ｖｉｎとなる電圧を印加する第１の期間Ｔ１の動作を説明する（図５（Ａ）参照）。
第１のトランジスタ２０１において、ノードｎ２に接続されたゲート電極の電位（＋Ｖｉｎ）が、ノードｎ１に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ１を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ１の電位Ｖｃ１は、＋Ｖｉｎ−Ｖｔｈ１まで上昇する。
第１のトランジスタ２０１によりノードｎ１の電位Ｖｃ１が（＋Ｖｉｎ−Ｖｔｈ１）まで上昇する過程において、ノードｎ１に接続された第２のトランジスタ２０２のゲート電極の電位が、第１の端子６１に接続された第２の電極の電位（−Ｖｉｎ）に比べて高く、且つその差が閾値電圧Ｖｔｈ２を越えると、第１の電極から第２の電極に電流が流れる。第１の電極から第２の電極に流れる電流は、ノードｎ２の電位Ｖｃ２が高くなり過ぎないように抑制する。
第３のトランジスタ２０３において、ノードｎ１に接続されたゲート電極の電位Ｖｃ１（＋Ｖｉｎ−Ｖｔｈ１）は、ノードｎ３に接続された第１の電極の電位（＋Ｖｉｎ）に比べて低くなるため、第３のトランジスタ２０３は、オフ状態となる。
第４のトランジスタ２０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（＋Ｖｉｎ）が、第４の端子６４に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ４を越えると、第２の電極から第１の電極に電流が流れ、第４の端子６４の電位Ｖｄｃは、（＋Ｖｉｎ−Ｖｔｈ４）まで上昇する。
＜第２の期間Ｔ２＞
次いで、交流電位の位相が反転し、第２の端子６２に０から最小値が−Ｖｉｎとなる電圧を印加し、第１の端子６１に０から最大値が＋Ｖｉｎとなる電圧を印加する第２の期間Ｔ２の動作を説明する（図５（Ｂ）参照）。
後述する第２のトランジスタ２０２によりノードｎ２の電位Ｖｃ２が＋Ｖｉｎまで上昇する過程において、ノードｎ２に接続された第１のトランジスタ２０１のゲート電極の電位が、第２の端子６２に接続された第２の電極の電位（−Ｖｉｎ）に比べて高く、且つその差が閾値電圧Ｖｔｈ１を越えると、第１の電極から第２の電極に電流が流れる。第１の電極から第２の電極に流れる電流は、ノードｎ１の電位Ｖｃ１が高くなり過ぎないように抑制する。
第２のトランジスタ２０２において、ノードｎ１に接続されたゲート電極の電位（＋３Ｖｉｎ−Ｖｔｈ１）が、ノードｎ２に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ２を越えると、第２の電極から第１の電極に電流が流れる。
その結果、閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２の和がＶｉｎより小さい場合、ノードｎ２の電位Ｖｃ２はＶｉｎまで上昇する。すなわち、第２のトランジスタ２０２の第１の電極が接続されたノードｎ２の電位Ｖｃ２と、第２の電極が接続された第１の端子６１の電位はいずれも＋Ｖｉｎとなり、電位差が認められない。このようにして、第２のトランジスタ２０２の閾値電圧Ｖｔｈ２に由来する電圧降下が抑制される。
第３のトランジスタ２０３において、ノードｎ１に接続されたゲート電極の電位（＋３Ｖｉｎ−Ｖｔｈ１）が、ノードｎ３に接続された第１の電極の電位（−Ｖｉｎ）に比べて高く、且つその差が閾値電圧Ｖｔｈ３を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ３の電位Ｖｃ３は、＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３まで上昇する。
第４のトランジスタ２０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（−Ｖｉｎ）が、第４の端子６４に接続された第１の電極の電位（＋Ｖｉｎ−Ｖｔｈ４）に比べて低くなるため、第４のトランジスタ２０４は、オフ状態となる。
＜第３の期間Ｔ３＞
次いで、交流電位の位相が反転し、第２の端子６２に再度０から最大値が＋Ｖｉｎとなる電圧を印加し、第１の端子６１に０から最小値が−Ｖｉｎとなる電圧を印加する第３の期間Ｔ３の動作を説明する（図６（Ａ）参照）。
第１のトランジスタ２０１において、ノードｎ２に接続されたゲート電極の電位（＋３Ｖｉｎ）が、ノードｎ１に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ１を越えると、第２の電極から第１の電極に電流が流れる。
その結果、閾値電圧Ｖｔｈ１がＶｉｎより小さい場合、ノードｎ１の電位Ｖｃ１はＶｉｎまで上昇する。すなわち、第１のトランジスタ２０１の第１の電極が接続されたノードｎ１の電位Ｖｃ１と、第２の電極が接続された第２の端子６２の電位はいずれも＋Ｖｉｎとなり、電位差が認められない。このようにして、第１のトランジスタ２０１の閾値電圧Ｖｔｈ１に由来する電圧降下が抑制される。
第１のトランジスタ２０１によりノードｎ１の電位Ｖｃ１が＋Ｖｉｎまで上昇する過程において、ノードｎ１に接続された第２のトランジスタ２０２のゲート電極の電位が、第１の端子６１に接続された第２の電極の電位（−Ｖｉｎ）に比べて高く、且つその差が閾値電圧Ｖｔｈ２を越えると、第１の電極から第２の電極に電流が流れる。第１の電極から第２の電極に流れる電流は、ノードｎ２の電位Ｖｃ２が高くなり過ぎないように抑制する。
第３のトランジスタ２０３において、ノードｎ１に接続されたゲート電極の電位Ｖｃ１（＋Ｖｉｎ）は、ノードｎ３に接続された第１の電極の電位（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）に比べて低くなるため、第３のトランジスタ２０３は、オフ状態となる。
第４のトランジスタ２０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）が、第４の端子６４に接続された第１の電極の電位（＋Ｖｉｎ−Ｖｔｈ４）に比べて高く、且つその差が閾値電圧Ｖｔｈ４を越えると、第２の電極から第１の電極に電流が流れ、第４の端子６４の電位Ｖｄｃは、＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４まで上昇する。
＜第４の期間Ｔ４＞
次いで、交流電位の位相が反転し、第２の端子６２に０から最小値が−Ｖｉｎとなる電圧を印加し、第１の端子６１に０から最大値が＋Ｖｉｎとなる電圧を印加する第４の期間Ｔ４の動作を説明する（図６（Ｂ）参照）。
後述する第２のトランジスタ２０２によりノードｎ２の電位Ｖｃ２が＋Ｖｉｎまで上昇する過程において、ノードｎ２に接続された第１のトランジスタ２０１のゲート電極の電位が、第２の端子６２に接続された第２の電極の電位（−Ｖｉｎ）に比べて高く、且つその差が閾値電圧Ｖｔｈ１を越えると、第１の電極から第２の電極に電流が流れる。第１の電極から第２の電極に流れる電流は、ノードｎ１の電位Ｖｃ１が高くなり過ぎないように抑制する。
第２のトランジスタ２０２において、ノードｎ１に接続されたゲート電極の電位（＋３Ｖｉｎ）が、ノードｎ２に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ２を越えると、第２の電極から第１の電極に電流が流れる。
その結果、閾値電圧Ｖｔｈ２がＶｉｎより小さい場合、ノードｎ２の電位Ｖｃ２はＶｉｎまで上昇する。すなわち、第２のトランジスタ２０２の第１の電極が接続されたノードｎ２の電位Ｖｃ２と、第２の電極が接続された第１の端子６１の電位はいずれも＋Ｖｉｎとなり、電位差が認められない。このようにして、第２のトランジスタ２０２の閾値電圧Ｖｔｈ２に由来する電圧降下が抑制される。
第３のトランジスタ２０３において、ノードｎ１に接続されたゲート電極の電位（＋３Ｖｉｎ）が、ノードｎ３に接続された第１の電極の電位（＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）に比べて高く、且つその差が閾値電圧Ｖｔｈ３を越えると、第２の電極から第１の電極に電流が流れ、ノードｎ３の電位Ｖｃ３は、＋３Ｖｉｎ−Ｖｔｈ３まで上昇する。
第４のトランジスタ２０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（＋３Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３）が、第４の端子６４に接続された第１の電極の電位（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４）に比べて低くなるため、第４のトランジスタ２０４は、オフ状態となる。
＜第５の期間Ｔ５＞
次いで、交流電位の位相が反転し、第２の端子６２に再度０から最大値が＋Ｖｉｎとなる電圧を印加し、第１の端子６１に０から最小値が−Ｖｉｎとなる電圧を印加する第５の期間Ｔ５の動作を説明する（図７参照）。
第１のトランジスタ２０１において、ノードｎ２に接続されたゲート電極の電位（＋３Ｖｉｎ）が、ノードｎ１に接続された第１の電極の電位に比べて高く、且つその差が閾値電圧Ｖｔｈ１を越えると、第２の電極から第１の電極に電流が流れる。
その結果、閾値電圧Ｖｔｈ１がＶｉｎより小さい場合、ノードｎ１の電位Ｖｃ１はＶｉｎまで上昇する。すなわち、第１のトランジスタ２０１の第１の電極が接続されたノードｎ１の電位Ｖｃ１と、第２の電極が接続された第２の端子６２の電位はいずれも＋Ｖｉｎとなり、電位差が認められない。このようにして、第１のトランジスタ２０１の閾値電圧Ｖｔｈ１に由来する電圧降下が抑制される。
第１のトランジスタ２０１によりノードｎ１の電位Ｖｃ１が＋Ｖｉｎまで上昇する過程において、ノードｎ１に接続された第２のトランジスタ２０２のゲート電極の電位が、第１の端子６１に接続された第２の電極の電位（−Ｖｉｎ）に比べて高く、且つその差が閾値電圧Ｖｔｈ２を越えると、第１の電極から第２の電極に電流が流れる。第１の電極から第２の電極に流れる電流は、ノードｎ２の電位Ｖｃ２が高くなり過ぎないように抑制する。
第３のトランジスタ２０３において、ノードｎ１に接続されたゲート電極の電位Ｖｃ１（＋Ｖｉｎ）は、ノードｎ３に接続された第１の電極の電位（＋５Ｖｉｎ−Ｖｔｈ３）に比べて低くなるため、第３のトランジスタ２０３は、オフ状態となる。
第４のトランジスタ２０４において、ノードｎ３に接続されたゲート電極の電位Ｖｃ３（＋５Ｖｉｎ−Ｖｔｈ３）が、第４の端子６４に接続された第１の電極の電位（＋５Ｖｉｎ−Ｖｔｈ１−Ｖｔｈ３−Ｖｔｈ４）に比べて高く、且つその差が閾値電圧Ｖｔｈ４を越えると、第２の電極から第１の電極に電流が流れ、第４の端子６４の電位Ｖｄｃは、＋５Ｖｉｎ−Ｖｔｈ３−Ｖｔｈ４まで上昇する。
なお、第３の容量２１３は、第４の端子６４の電位Ｖｄｃを平滑化するための容量である。第４のトランジスタ２０４がオフの場合に、後段の回路の電流消費により電圧降下が起きないように大きな容量値を有する容量を用いる。
上述の整流回路において、第１のトランジスタ２０１、及び第２のトランジスタ２０２は、容量素子を介してそれぞれのゲート電極を該トランジスタの第２の電極の後段に接続し、ゲート電極の電位を第２の電極の電位に比べて高く、且つその差が閾値電圧を超えるように保って整流素子として用いられている。
その結果、該整流回路は第１のトランジスタ２０１の閾値電圧（Ｖｔｈ１）による降下が抑制された電位Ｖｄｃ（＋５Ｖｉｎ−Ｖｔｈ３−Ｖｔｈ４）を出力できる。
これにより、整流素子として用いる第１のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。
または、本実施の形態で例示した整流回路を適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。
例示した整流回路２００は１段の倍電圧回路を含む構成であるが、本発明の一態様の整流回路はこの構成に限定されない。例えば、整流回路２００から第４の容量２１４、並びに第４のトランジスタ２０４を取り除き、倍電圧回路を含まない構成であっても良い。倍電圧回路を含まない構成の整流回路２７０を図１４（Ａ）に示す。
また、倍電圧回路を１．５段含む構成であってもよい。倍電圧回路を１．５段含む構成の整流回路２８０を図１４（Ｂ）に示す。整流回路２８０は、整流回路２００のノードｎ１に第５の容量２１５の第１の電極が接続されている。第５の容量２１５の第２の電極と、第４のトランジスタ２０４の第１の電極と、第５のトランジスタ２３５のゲート電極及び第２の電極が接続され、ノードｎ５を構成している。第５のトランジスタ２３５の第１の電極には、第４の端子６４と第３の容量２１３の第１の電極が接続されている。そして、第３の容量２１３の第２の電極は接地されている。
また、倍電圧回路を２段含む構成であってもよい。倍電圧回路を２段含む構成の整流回路２９０を図１４（Ｃ）に示す。整流回路２９０は、整流回路２８０のノードｎ２に第６の容量２１６の第１の電極が接続されている。第６の容量２１６の第２の電極と、第５のトランジスタ２３５の第１の電極と、第６のトランジスタ２３６のゲート電極及び第２の電極が接続され、ノードｎ６を構成している。第６のトランジスタ２３６の第１の電極には、第４の端子６４と第３の容量２１３の第１の電極が接続されている。そして、第３の容量２１３の第２の電極は接地されている。
整流回路に設ける倍電圧回路の段数を増やすと第４の端子６４に出力される電圧が大きくできる効果を奏する。また、整流回路に設ける倍電圧回路の段数に依らず、整流素子として用いる第１のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。
また、整流回路に設ける倍電圧回路の段数は限定されず、用途に合わせて設計すれば良く、本発明の一態様の整流回路はｎ（ｎは０以上）段の倍電圧回路を含む構成とすることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続して整流素子を構成する整流回路において、該トランジスタのゲート電極の電位が第２の電極の電位より高く成りすぎないよう制限回路を設けた整流回路の一例を図８に示す。
図８に示す整流回路２５０は、いずれもｎ型のエンハンスメント型の第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０３、第４のトランジスタ２０４、第５のトランジスタ２２５、第６のトランジスタ２２６、第７のトランジスタ２２７、第８のトランジスタ２２８、第９のトランジスタ２２９、及び第１０のトランジスタ２３０を備える。且つ、整流回路２５０は、第１の容量２１１、第２の容量２１２、第３の容量２１３、及び第４の容量２１４を備える。また、第１の端子６１、第２の端子６２、第３の端子６３、第４の端子６４、及び第５の端子６５を備える。
図８に示す整流回路２５０は、実施の形態１で説明した整流回路２００の第１の端子６１とノード１の間に、第１の容量２１１と並列に第１の制限回路２４１を備え、第２の端子６２とノード２の間に、第２の容量２１２と並列に第２の制限回路２４２を備える。
本実施の形態では、第１の制限回路２４１と第２の制限回路２４２の構成、並びに実施の形態１で説明した整流回路と該制限回路が接続された構成について説明する。実施の形態１で説明した整流回路２００と同じ構成を備える部分については、実施の形態１の記載を参酌する。
第１の制限回路２４１は、第５のトランジスタ２２５の第２の電極とゲート電極と第６のトランジスタ２２６の第１の電極が接続され、第６のトランジスタ２２６の第２の電極とゲート電極と第７のトランジスタ２２７の第１の電極が接続されている。
また、第５のトランジスタ２２５の第１の電極が第１の端子６１に接続され、第７のトランジスタ２２７のゲート電極及び第２の電極がノード１に接続されている。
第２の制限回路２４２は、第８のトランジスタ２２８の第２の電極とゲート電極と第９のトランジスタ２２９の第１の電極が接続され、第９のトランジスタ２２９の第２の電極とゲート電極と第１０のトランジスタ２３０の第１の電極が接続されている。
また、第８のトランジスタ２２８の第１の電極が第２の端子６２に接続され、第１０のトランジスタ２３０のゲート電極及び第２の電極がノード２に接続されている。
トランジスタで構成した整流素子を複数直列に接続することにより、制限回路として利用することができる。
第１の制限回路２４１の場合、第５のトランジスタ２２５の閾値電圧をＶｔｈ５、第６のトランジスタ２２６の閾値電圧をＶｔｈ６、及び第７のトランジスタ２２７の閾値電圧をＶｔｈ７としたとき、第７のトランジスタ２２７の第２の電極の電位が第５のトランジスタ２２５の第１の電極の電位に比べて高く、且つその差が第５のトランジスタ２２５乃至第７のトランジスタ２２７が有する閾値電圧の和（Ｖｔｈ５＋Ｖｔｈ６＋Ｖｔｈ７）を越えると、ノード１から第１の端子６１に向けて第１の制限回路２４１を電流が流れる。
第２の制限回路２４２も同様であり、第８のトランジスタ２２８の閾値電圧をＶｔｈ８、第９のトランジスタ２２９の閾値電圧をＶｔｈ９、及び第１０のトランジスタ２３０の閾値電圧をＶｔｈ１０としたとき、第１０のトランジスタ２３０の第２の電極の電位が第８のトランジスタ２２８の第１の電極の電位に比べて高く、且つその差が第８のトランジスタ２２８乃至第１０のトランジスタ２３０が有する閾値電圧の和（Ｖｔｈ８＋Ｖｔｈ９＋Ｖｔｈ１０）を越えると、ノード２から第２の端子６２に向けて第２の制限回路２４２を電流が流れる。
第１の端子６１とノード１の間に、第１の容量２１１と並列に第１の制限回路２４１を設けることにより、ノード１の電位が第１の端子６１に比べて高く成りすぎないように制限できる。また、第２の端子６２とノード２の間に、第２の容量２１２と並列に第２の制限回路２４２を設けることにより、ノード２の電位が第２の端子６２に比べて高く成りすぎないように制限できる。
ノード１の電位と、ノード２の電位を制限することにより、第１のトランジスタ２０１と第２のトランジスタ２０２が常に導通状態になる現象を防ぐことができる。また、入力電圧Ｖｉｎの振幅が大きい場合に、出力電位Ｖｄｃが高くなりすぎないように抑制し、整流回路に接続する負荷回路の劣化や破壊を防ぐことができる。
本実施の形態で例示した整流回路を論理回路の電源に適用することで、論理回路に安定した電圧を供給でき、論理回路の動作が安定する。非接触給電装置から電力の供給を受けて動作する論理回路（例えばＲＦＩＤタグ）に適用することで、非接触給電装置との距離が変動しても、安定した動作（例えば読み取り不良の低減）を実現できる。
本実施の形態で例示した整流回路を適用することで、整流素子として用いる第１のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。
または、本実施の形態で例示した整流回路を適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続して整流素子を構成する整流回路において、実施の形態２とは異なる位置にトランジスタを設けて、出力電圧を制限した整流回路の一例を図９に示す。
図９に示す整流回路２６０は、いずれもｎ型のエンハンスメント型の第１のトランジスタ２０１、第２のトランジスタ２０２、第３のトランジスタ２０３、第４のトランジスタ２０４、第５のトランジスタ２０５を備える。且つ、整流回路２６０は、第１の容量２１１、第２の容量２１２、第３の容量２１３、及び第４の容量２１４を備える。また、第１の端子６１、第２の端子６２、第３の端子６３、第４の端子６４、及び第５の端子６５を備える。
図９に示す整流回路２６０は、第５のトランジスタ２０５を実施の形態１で説明した整流回路２００のノード２、ノード３、及び第４の端子に接続し、整流回路２６０が出力する電位Ｖｄｃの電圧を制限する構成を有する。
本実施の形態では、実施の形態１で説明した整流回路に第５のトランジスタ２０５が接続された構成について説明する。実施の形態１で説明した整流回路２００と同じ構成を備える部分については、実施の形態１の記載を参酌する。
整流回路２６０は、実施の形態１で説明した整流回路に制限回路として第５のトランジスタ２０５を追加した構成を有する。具体的には、第５のトランジスタ２０５のゲート電極はノード３に、第１の電極はノード２に、第２の電極は第４の端子６４に接続されている。
第５のトランジスタ２０５は制限回路として働き、第４の端子の電位Ｖｄｃがノード２の電位Ｖｃ２より高い場合に、ノード３の電位Ｖｃ３がノード２の電位Ｖｃ２より高く、且つその差が第５のトランジスタが有する閾値電圧を越えると、第４の端子６４からノード２に向けて第５のトランジスタを電流が流れる。
第５のトランジスタ２０５を設けることにより、第４の端子６４の電位Ｖｄｃが高く成りすぎないように制限でき、絶対値が大きい＋Ｖｉｎ、−Ｖｉｎが第１の端子６１と第２の端子６２に入力されても、後段の回路に高い電圧が加わる事を防ぐことができる。
これにより、整流素子として用いる第１のトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路を提供できる。または、出力電圧の変動が抑制された整流回路を提供できる。
または、本実施の形態で例示した整流回路を適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３において説明したトランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続して整流素子を構成する整流回路を適用した、パッシブ型のＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグについて図１２を用いて説明する。
本実施の形態で例示するパッシブ型のＲＦＩＤタグは、アンテナ、整流回路、安定電源回路、復調回路、アンプ、論理回路、メモリ制御回路、メモリ回路、並びに変調回路を有する。なお、パッシブ型のＲＦＩＤタグは、リーダーが発する電磁波により動作する。従って、リーダーは非接触給電装置の一態様である。
アンテナは、リーダーが発する電磁波（例えば１３．５６ＭＨｚ）を受信する。
整流回路はアンテナに接続され、アンテナが受信した電磁波を直流電圧に変換し、安定電源回路を介して他の回路に電源電位を供給する。なお、本実施の形態で例示するＲＦＩＤタグは、トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続して整流素子を構成する整流回路を備える。具体的には、実施の形態１乃至実施の形態３で例示した整流回路を適用することができる。
アンプは、リーダーが発する電磁波からクロック信号を作製し、論理回路に出力する。又は、容量とインバータを介して電磁波（例えば１３．５６ＭＨｚの正弦波）を矩形波に整形し、クロック信号として、論理回路に出力する。また、発振回路を用いてクロック信号を作製してもよい。
復調回路は、リーダーが変調した電磁波から信号を復調して論理回路に出力する。
論理回路は信号に応じて動作する。論理回路の動作としては、例えばメモリ制御回路を介してメモリ回路から情報を読み出し、次いでアンプを介して読み出した情報を変調回路に出力する。
変調回路は反射波を変調して、メモリ回路から読み出した情報をリーダーに返答する。
本実施の形態で例示するＲＦＩＤタグは、トランジスタのゲート電極を、容量素子を介して該トランジスタの第２の電極の後段に接続して整流素子を構成する整流回路が適用されているため、リーダーから供給される電力が微小であっても効率良く直流電力に変換でき、通信距離が長いＲＦＩＤタグを提供できる。
また、リーダーから供給される電力が大きく変動しても、出力電圧の変動が抑制されているため、リーダーとの距離に対する許容幅が広いＲＦＩＤタグを提供できる。
（実施の形態５）
本実施の形態では、上記実施の形態１乃至実施の形態３に説明した整流回路に用いることができるトランジスタについて説明する。
本発明の一態様の整流回路を構成するトランジスタは、ｎ型のエンハンスメント型のトランジスタであればよい。チャネル形成領域に用いる半導体としては、例えば第１４族の半導体（シリコン、ゲルマニウム、炭化珪素など）を用いた半導体、化合物半導体（ガリウムヒ素、窒化ガリウムなど）、又は酸化物半導体（酸化亜鉛、ＩＧＺＯなど）などを適用することができる。また、チャネル形成領域に用いる半導体は、単結晶、多結晶、または非晶質、若しくはこれらのうちのいずれかを含む混合物であってもよい。
本実施の形態では、ｎ型のエンハンスメント型のトランジスタの一例として酸化物半導体をチャネル形成領域に用いたトランジスタの構成、及びその作製方法の一例を、図１３を用いて説明する。
＜トランジスタの構成＞
図１３（Ｅ）に酸化物半導体をチャネル形成領域に用いたボトムゲート構造の逆スタガ型トランジスタ５１０の構成を示す。
トランジスタ５１０は絶縁表面を有する基板５０５上にゲート電極層５１１と、ゲート電極層５１１を覆うゲート絶縁層５０７を備える。ゲート絶縁層５０７上にゲート電極と重なる酸化物半導体層５３１を有し、酸化物半導体層５３１に接して端部をゲート電極層５１１に重畳するソース電極層５１５ａ及びドレイン電極層５１５ｂを備える。なお、ゲート電極層５１１上のゲート絶縁層と接する酸化物半導体層５３１であって、ソース電極層５１５ａとドレイン電極層５１５ｂの間隙と重なる領域にチャネルが形成される。ソース電極層５１５ａ及びドレイン電極層５１５ｂ、並びに酸化物半導体層５３１上に第１の絶縁層５１６を有し、第１の絶縁層５１６上に第２の絶縁層５０６を備える。
本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物である水素が除去され、酸化物半導体の主成分以外の不純物を極力含まないように高純度化することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体としたものである。
なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。
具体的には、上述の酸化物半導体層を具備するトランジスタでは、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流密度（オフ電流密度）は、ソースとドレイン間の電圧が３．５Ｖ、使用時の温度条件下（例えば、２５℃）において、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、もしくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下とすることができる。
また、高純度化された酸化物半導体層を具備するトランジスタは、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
以下、図１３（Ａ）乃至（Ｅ）を用い、基板５０５上に酸化物半導体をチャネル形成領域に用いたトランジスタを作製する工程を説明する。
＜１．絶縁表面を有する基板＞
まず、絶縁表面を有する基板５０５上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層５１１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
基板５０５は絶縁表面と水蒸気及び水素ガスに対するガスバリア性を有すればよく、大きな制限はないが、後の工程で加熱処理を行う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐えうるのであれば用いることが可能である。なお、基板５０５の表面を、ＣＭＰ法などの研磨により平坦化しておいてもよい。
本実施の形態では絶縁表面を有する基板５０５としてガラス基板を用いる。
なお、下地となる絶縁層を基板５０５とゲート電極層５１１との間に設けてもよい。当該絶縁層には、基板５０５からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜による積層構造により形成することができる。
＜２．ゲート電極層＞
また、ゲート電極層５１１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
＜３．ゲート絶縁層＞
次いで、ゲート電極層５１１上にゲート絶縁層５０７を形成する。ゲート絶縁層５０７は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。またゲート絶縁層５０７は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、または酸化ガリウム膜などから選ばれた一または複数の膜により単層、または積層して形成することができる。
本実施の形態の酸化物半導体は、不純物を除去され、Ｉ型化又は実質的にＩ型化された酸化物半導体（高純度化された酸化物半導体）を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。
例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
なお、ゲート絶縁層５０７は後に形成される酸化物半導体層と接する。酸化物半導体層に、水素が拡散すると半導体特性が損なわれるので、ゲート絶縁層５０７は水素、水酸基及び水分が含まれないことが望ましい。ゲート絶縁層５０７、酸化物半導体膜５３０に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜５３０の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層５１１が形成された基板５０５、又はゲート絶縁層５０７までが形成された基板５０５を予備加熱し、基板５０５に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、第１の絶縁層５１６の成膜前に、ソース電極層５１５ａ及びドレイン電極層５１５ｂまで形成した基板５０５にも同様に行ってもよい。
＜４．酸化物半導体層＞
次いで、ゲート絶縁層５０７上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜５３０を形成する（図１３（Ａ）参照。）。
酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜５３０をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層５０７の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜５３０に用いる酸化物半導体としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体膜に酸化珪素を含ませてもよい。酸化物半導体膜に結晶化を阻害する酸化珪素（ＳｉＯｘ（Ｘ＞０））を含ませることで、製造プロセス中において酸化物半導体膜の形成後に加熱処理した場合に、結晶化してしまうのを抑制することができる。なお、酸化物半導体膜は非晶質な状態であることが好ましく、一部結晶化していてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比はとくに問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでもよい。
また、酸化物半導体膜５３０には、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水化または脱水素化は有効である。本実施の形態では、酸化物半導体膜５３０としてＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いてスパッタリング法により成膜する。この段階での断面図が図１３（Ａ）に相当する。
酸化物半導体膜５３０をスパッタリング法で作製するためのターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する酸化物ターゲットを用いてもよい。
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
酸化物半導体膜５３０を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板５０５上に酸化物半導体膜５３０を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
なお、酸化物半導体膜中に含まれる、Ｌｉ、Ｎａなどのアルカリ金属、及びＣａなどのアルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、ＳＩＭＳにより検出されるＬｉが５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｎａが５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋは５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下であることが好ましい。
アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリーオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
次いで、酸化物半導体膜５３０を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体膜５３０の加工時に同時に行うことができる。
なお、ここでの酸化物半導体膜５３０のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜５３０のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。例えば、５００℃、３分間以上６分間以下程度で行ってもよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理することができる。
ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下、４５０℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層５３１を得る（図１３（Ｂ）参照。）。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたはＮ２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的にＩ型（真性）化する。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜５３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
なお、第１の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。
また、ゲート絶縁層５０７にコンタクトホールを形成する場合、その工程は酸化物半導体膜５３０に第１の加熱処理を行う前でも行った後に行ってもよい。
以上の工程により、島状の酸化物半導体層中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
また、酸化物半導体層を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域（単結晶領域）、即ち、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体層を形成してもよい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体層を形成してもよい。
＜５．ソース電極層及びドレイン電極層＞
次いで、ゲート絶縁層５０７、及び酸化物半導体層５３１上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、または金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜は、耐熱性や腐食性の問題を回避するために、下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗ、Ｃｒ、Ｔａ、Ｎｄ、Ｓｃ、Ｙなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。
また、導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
なお、導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
続いて、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層５１５ａ、ドレイン電極層５１５ｂを形成した後、レジストマスクを除去する（図１３（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層５３１上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。
なお、導電膜のエッチングの際に、酸化物半導体層５３１がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層５３１を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層５３１は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体層５３１にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。エッチャントとしてアンモニア過水を用いることにより選択的に導電膜をエッチングすることができる。
＜６．第１の絶縁層＞
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護絶縁層となる第１の絶縁層５１６を形成する。
第１の絶縁層５１６は、水分や、水素、酸素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。また第１の絶縁層５１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、第１の絶縁層５１６に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。第１の絶縁層５１６に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、第１の絶縁層５１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
また、第１の絶縁層５１６には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることができる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層内、或いは、島状の酸化物半導体層と他の絶縁層の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。
たとえば、スパッタ法で形成された膜厚２００ｎｍの酸化ガリウム膜上に、スパッタ法で形成された膜厚１００ｎｍの酸化アルミニウム膜を積層させた構造を有する、絶縁膜を形成してもよい。成膜時の基板温度は、室温以上３００℃以下とすればよい。また、絶縁膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化学量論比の１倍を超えて２倍まで（１倍より大きく２倍未満）酸素を含有していることが好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体膜の界面に酸素を供給し、酸素の欠損を低減することができる。
本実施の形態では、第１の絶縁層５１６として膜厚２００ｎｍの酸化シリコン膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタ法により酸化シリコン膜を形成することができる。酸化物半導体層に接して形成する第１の絶縁層５１６は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いる。
酸化物半導体膜５３０の成膜時と同様に、第１の絶縁層５１６の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した第１の絶縁層５１６に含まれる不純物の濃度を低減できる。また、第１の絶縁層５１６の成膜室内の残留水分を除去するための排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。
第１の絶縁層５１６を成膜する際に用いるスパッタガスは、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
なお、第１の絶縁層５１６を形成した後に、第２の加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、第１の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含む第１の絶縁層５１６が設けられた後に加熱処理が施されることによって、第１の加熱処理により、島状の酸化物半導体層に酸素欠損が発生していたとしても、第１の絶縁層５１６から島状の酸化物半導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすことが可能である。その結果、島状の酸化物半導体層をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この第２の加熱処理を行うタイミングは、第１の絶縁層５１６の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透光性を有する導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、島状の酸化物半導体層をｉ型に近づけることができる。
また、酸素雰囲気下で島状の酸化物半導体層に加熱処理を施すことで、酸化物半導体に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
本実施の形態では、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が第１の絶縁層５１６と接した状態で加熱される。
第２の加熱処理は以下の効果を奏する。前述の第１の加熱処理により、酸化物半導体層から水素、水分、水酸基又は水素化物（水素化合物ともいう）等の不純物が意図的に排除される一方で、酸化物半導体を構成する主成分材料の一つである酸素が減少してしまう場合がある。第２の加熱処理は、第１加熱処理が施された酸化物半導体層に酸素を供給するため、酸化物半導体層は高純度化及び電気的にＩ型（真性）化する。
以上の工程でトランジスタが形成される（図１３（Ｄ）参照）。トランジスタは、ゲート電極層５１１と、ゲート電極層５１１上のゲート絶縁層５０７と、ゲート絶縁層５０７上においてゲート電極層５１１と重なる島状の酸化物半導体層５３１と、島状の酸化物半導体層５３１上に形成された一対のソース電極層５１５ａ及びドレイン電極層５１５ｂとを有する、チャネルエッチ構造である。
また、第１の絶縁層５１６に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁層に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。
また、第１の絶縁層５１６に酸素を過剰に含む酸化シリコン層を用いると、第１の絶縁層５１６形成後の加熱処理によって第１の絶縁層５１６中の酸素が酸化物半導体層５３１に移動し、酸化物半導体層５３１の酸素濃度を向上させ、高純度化する効果を奏する。
第１の絶縁層５１６上にさらに保護絶縁層となる第２の絶縁層５０６を積層してもよい。第２の絶縁層５０６は、例えば、ＲＦスパッタ法を用いて窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜などを用いる。また、窒化シリコン膜、及び窒化アルミニウム膜は、水素イオン、又は水素分子のバリア膜として特に有効であり、第１の絶縁層５１６上に設けることが好ましい。本実施の形態では、窒化シリコン膜を用いて第２の絶縁層５０６を形成する（図１３（Ｅ）参照。）。
本実施の形態では、第２の絶縁層５０６として、第１の絶縁層５１６まで形成された基板５０５を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、第１の絶縁層５１６と同様に、処理室内の残留水分を除去しつつ第２の絶縁層５０６を成膜することが好ましい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
また、酸素ドープ処理を酸化物半導体膜５３０、及び／又はゲート絶縁層５０７に施してもよい。「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸素プラズマドープ処理は、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式を用いてプラズマ化した酸素を添加する方法であっても、周波数が１ＧＨｚ以上のμ波（例えば周波数２．４５ＧＨｚ）を用いてプラズマ化した酸素を添加する方法であってもよい。
＜７．第３の絶縁層＞
第１の絶縁層５１６（第２の絶縁層５０６を積層した場合は第２の絶縁層５０６）上に平坦化のための第３の絶縁層を設けることができる。第３の絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、第３の絶縁層を形成してもよい。第３の絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法）、印刷法（スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
本実施の形態で例示するトランジスタは、高純度化された酸化物半導体層をチャネル形成領域に有し、オフ状態における電流（オフ電流）は十分に小さい。
従って、当該トランジスタを実施の形態１乃至実施形態３に例示した整流回路に適用することにより、損失が抑制され、且つトランジスタの閾値電圧による電圧降下が抑制された整流回路を提供できる。または、損失が抑制され、且つ出力電圧の変動が抑制された整流回路を提供できる。
または、本実施の形態で例示したトランジスタを整流回路に適用することで、非接触給電装置が供給する電力が微小であっても、動作可能な半導体装置を提供できる。または、非接触給電装置が供給する交流電圧の振幅が大きく変動する場合であっても、安定して動作する半導体装置を提供できる。
本実施例では、計算機を用いて本発明の一態様の整流回路の特性を検証した結果を説明する。アナログ回路シミュレータとして、ｓｉｌｖａｃｏ社製のソフトウエア（商品名 ＳｍａｒｔＳｐｉｃｅ）を用いた。
また、本実施例では、図４（Ａ）に示す回路を有する整流回路１、図８に示す回路を有する整流回路２、図９に示す回路を有する整流回路３、並びに図１（Ａ）に示す回路を有する比較回路について特性を検証した。
＜整流回路１＞
整流回路１は図４（Ａ）に示す構成を有する。
同一の特性を備えるトランジスタを第１のトランジスタ２０１乃至第４のトランジスタ２０４に適用した。該トランジスタの特性はシミュレータの計算モデル（レベル３６）を使用し、伝導型をｎチャネル型、チャネル長Ｌを１．５μｍ、チャネル幅Ｗを２０μｍ、ゲート絶縁膜の厚みを１０ｎｍとし、２５個並列接続する構成を計算した。算出した該トランジスタのＶｇ−Ｉｄ特性を図１０に示す。
第１の容量２１１、第２の容量２１２、第４の容量２１４はいずれも１００ｐＦ、第３の容量２１３は１ｎＦとした。
整流回路１には負荷回路として２０ｋΩの抵抗を接続した。なお当該負荷は出力電圧が１Ｖのとき、５０μＡの電流が流れる回路に相当する。
また、第１の端子６１と第２の端子６２には１３．５６ＭＨｚの信号を入力し、その振幅Ｖｉｎに対する入力してから４０μｓｅｃ後の第４の端子６４の電位、すなわち出力電位Ｖｄｃを計算した。入力振幅Ｖｉｎに対し、出力電位Ｖｄｃをプロットしたグラフを図１１に示す。
＜整流回路２＞
整流回路２は図８に示す構成を有する。
整流回路１と同一の特性を備えるトランジスタを第１のトランジスタ２０１乃至第４のトランジスタ２０４、及び第５のトランジスタ２２５乃至第１０のトランジスタ２３０に適用した。用いたトランジスタの詳細については整流回路１の説明を援用する。
第１の容量２１１、第２の容量２１２、第４の容量２１４はいずれも１００ｐＦ、第３の容量２１３は１ｎＦとした。
整流回路２には負荷回路として２０ｋΩの抵抗を接続した。なお当該負荷は出力電圧が１Ｖのとき、５０μＡの電流が流れる回路に相当する。
また、第１の端子６１と第２の端子６２には１３．５６ＭＨｚの信号を入力し、その振幅Ｖｉｎに対する入力してから４０μｓｅｃ後の第４の端子６４の電位、すなわち出力電位Ｖｄｃを計算した。入力振幅Ｖｉｎに対し、出力電位Ｖｄｃをプロットしたグラフを図１１に示す。
＜整流回路３＞
整流回路３は図９に示す構成を有する。
整流回路１と同一の特性を備えるトランジスタを第１のトランジスタ２０１乃至第５のトランジスタ２０５に適用した。用いたトランジスタの詳細については整流回路１の説明を援用する。
第１の容量２１１、第２の容量２１２、第４の容量２１４はいずれも１００ｐＦ、第３の容量２１３は１ｎＦとした。
整流回路３には負荷回路として２０ｋΩの抵抗を接続した。なお当該負荷は出力電圧が１Ｖのとき、５０μＡの電流が流れる回路に相当する。
また、第１の端子６１と第２の端子６２には１３．５６ＭＨｚの信号を入力し、その振幅Ｖｉｎに対する入力してから４０μｓｅｃ後の第４の端子６４の電位、すなわち出力電位Ｖｄｃを計算した。入力振幅Ｖｉｎに対し、出力電位Ｖｄｃをプロットしたグラフを図１１に示す。
＜比較回路＞
比較回路は図１（Ａ）に示す構成を有する。
整流回路１と同一の特性を備えるトランジスタを第１のトランジスタ１０１乃至第４のトランジスタ１０４に適用した。比較回路に用いたトランジスタの詳細については整流回路１の説明を援用する。
第１の容量１１１、第２の容量１１２、第４の容量１１４はいずれも１００ｐＦ、第３の容量１１３は１ｎＦとした。
比較回路には負荷回路として２０ｋΩの抵抗を接続した。なお当該負荷は出力電圧が１Ｖのとき、５０μＡの電流が流れる回路に相当する。
また、第１の端子５１と第２の端子５２には１３．５６ＭＨｚの信号を入力し、その振幅Ｖｉｎに対する入力してから４０μｓｅｃ後の第４の端子５４の電位、すなわち出力電位Ｖｄｃを計算した。入力振幅Ｖｉｎに対し、出力電位Ｖｄｃをプロットしたグラフを図１１に示す。
＜評価結果＞
整流回路１は比較回路に比べて、入力振幅Ｖｉｎが微小な範囲（具体的には、１Ｖ以上約１．８Ｖ未満）において、出力電圧が大きい。このことから、整流回路１はトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路であると言える。また、入力振幅Ｖｉｎが大きい領域において（具体的には約１．８Ｖ以上）、整流回路１は比較回路に比べて出力電位Ｖｄｃの上昇が抑制されている。このことから、整流回路１は出力電位Ｖｄｃが安定した整流回路であると言える。
整流回路２は比較回路に比べて、入力振幅Ｖｉｎが微小な範囲（具体的には、１Ｖ以上約１．８Ｖ未満）において、出力電圧が大きい。このことから、整流回路２はトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路であると言える。また、入力振幅Ｖｉｎが大きい領域において（具体的には約１．８Ｖ以上）、整流回路２は比較回路、及び整流回路１に比べて出力電位Ｖｄｃの上昇が抑制されている。このことから、整流回路２は出力電位Ｖｄｃが安定した整流回路であると言える。
整流回路３は比較回路に比べて、入力振幅Ｖｉｎが微小な範囲（具体的には、１Ｖ以上約１．４Ｖ未満）において、出力電圧が大きい。このことから、整流回路３はトランジスタの閾値電圧による出力電圧の降下が抑制された整流回路であると言える。また、入力振幅Ｖｉｎが大きい領域において（具体的には約１．４Ｖ以上）、整流回路３は比較回路、整流回路１、及び整流回路２に比べて出力電位Ｖｄｃの上昇が抑制されている。このことから、整流回路２は出力電位Ｖｄｃが安定した整流回路であると言える。
５１ 端子
５２ 端子
５３ 端子
５４ 端子
５５ 端子
６１ 端子
６２ 端子
６３ 端子
６４ 端子
６５ 端子
１００ 整流回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１１１ 容量
１１２ 容量
１１３ 容量
１１４ 容量
２００ 整流回路
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２１１ 容量
２１２ 容量
２１３ 容量
２１４ 容量
２１５ 容量
２１６ 容量
２２５ トランジスタ
２２６ トランジスタ
２２７ トランジスタ
２２８ トランジスタ
２２９ トランジスタ
２３０ トランジスタ
２３５ トランジスタ
２３６ トランジスタ
２４１ 制限回路
２４２ 制限回路
２５０ 整流回路
２６０ 整流回路
２７０ 整流回路
２８０ 整流回路
２９０ 整流回路
５０５ 基板
５０６ 絶縁層
５０７ ゲート絶縁層
５１０ トランジスタ
５１１ ゲート電極層
５１５ａ ソース電極層
５１５ｂ ドレイン電極層
５１６ 絶縁層
５１７ 絶縁層
５３０ 酸化物半導体膜
５３１ 酸化物半導体層

Claims (7)

  1. ゲート電極をノード２に、第１の電極をノード１に、第２の電極を第２の端子に接続する第１のトランジスタと、
    ゲート電極をノード１に、第１の電極をノード２に、第２の電極を第１の端子に接続する第２のトランジスタと、
    ゲート電極をノード１に、第１の電極をノード３に、第２の電極をノード１に接続する第３のトランジスタと、
    第１の電極を第１の端子に、第２の電極を前記ノード１に接続する第１の容量と、
    第１の電極を第２の端子に、第２の電極を前記ノード２に接続する第２の容量と、を備え、
    前記第１のトランジスタ乃至第３のトランジスタがｎ型のエンハンスメント型であって、前記第１の端子と前記第２の端子に入力する交流電圧を直流電圧に整流してノード３に出力する整流回路。
  2. ゲート電極をノード２に、第１の電極をノード１に、第２の電極を第２の端子に接続する第１のトランジスタと、
    ゲート電極をノード１に、第１の電極をノード２に、第２の電極を第１の端子に接続する第２のトランジスタと、
    ゲート電極をノード１に、第１の電極をノード３に、第２の電極をノード１に接続する第３のトランジスタと、
    ゲート電極をノード３に、第１の電極を第４の端子に、第２の電極をノード３に接続する第４のトランジスタと、
    第１の電極を第１の端子に、第２の電極をノード１に接続する第１の容量と、
    第１の電極を第２の端子に、第２の電極をノード２に接続する第２の容量と、
    第１の電極をノード２に、第２の電極をノード３に接続する第４の容量と、
    第１の電極を第４の端子に、第２の電極を接地する第３の容量と、を備え、
    第１のトランジスタ乃至第４のトランジスタがｎ型のエンハンスメント型であって、前記第１の端子と前記第２の端子に入力する交流電圧を直流電圧に整流して前記第４の端子に出力する整流回路。
  3. 前記第１のトランジスタ乃至第３のトランジスタが、ゲート絶縁層の一方の面に接してゲート電極と、
    前記ゲート絶縁層の他方の面に接して前記ゲート電極と重畳する酸化物半導体層と、
    前記酸化物半導体層に接して前記ゲート電極に端部を重畳するソース電極及びドレイン電極と、
    チャネル形成領域と重畳して前記酸化物半導体層に接する酸化物絶縁層を有する請求項１記載の整流回路。
  4. 前記第１のトランジスタ乃至第４のトランジスタが、ゲート絶縁層の一方の面に接してゲート電極と、
    前記ゲート絶縁層の他方の面に接して前記ゲート電極と重畳する酸化物半導体層と、
    前記酸化物半導体層に接して前記ゲート電極に端部を重畳するソース電極及びドレイン電極と、
    チャネル形成領域と重畳して前記酸化物半導体層に接する酸化物絶縁層を有する請求項２記載の整流回路。
  5. 前記第１の端子と前記ノード１の間に第１の制限回路と、前記第２の端子と前記ノード２の間に第２の制限回路と、を有する請求項１乃至請求項３記載の整流回路。
  6. ゲート電極をノード２に、第１の電極をノード１に、第２の電極を第２の端子に接続する第１のトランジスタと、
    ゲート電極を前記ノード１に、第１の電極を前記ノード２に、第２の電極を第１の端子に接続する第２のトランジスタと、
    ゲート電極を前記ノード１に、第１の電極をノード３に、第２の電極を前記ノード１に接続する第３のトランジスタと、
    ゲート電極を前記ノード３に、第１の電極を第４の端子に、第２の電極を前記ノード３に接続する第４のトランジスタと、
    ゲート電極を前記ノード３に、第１の電極を前記ノード２に、第２の電極を前記第４の端子に接続する第５のトランジスタと、
    第１の電極を前記第１の端子に、第２の電極を前記ノード１に接続する第１の容量と、
    第１の電極を前記第２の端子に、第２の電極を前記ノード２に接続する第２の容量と、
    第１の電極をノード２に、第２の電極を前記ノード３に接続する第４の容量と、
    第１の電極を前記第４の端子に、第２の電極を接地する第３の容量と、を備え、
    前記第１のトランジスタ乃至第５のトランジスタがｎ型のエンハンスメント型であって、前記第１の端子と前記第２の端子に入力する交流電圧を直流電圧に整流して前記第４の端子に出力する整流回路。
  7. 請求項１乃至請求項６記載の整流回路を備えるＲＦＩＤタグ用半導体装置。
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