CN111108607A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置具备：基板，在主面上具有从外部输入交流电力的输入部、与形成于外部的接地体连接的接地部、向外部输出整流后的直流电力的输出部、以及半导体层；第一肖特基势垒二极管，形成为在所述半导体层的第一区域中，阴极连接到所述输入部，阳极连接到所述接地部；第二肖特基势垒二极管，形成为在所述半导体层的第二区域中，阴极连接到所述输出部，阳极连接到所述输入部；以及第三肖特基势垒二极管，形成为在所述半导体层的第三区域中，阴极连接到所述输出部，阳极连接到所述接地部。

Description

半导体装置
技术领域
本公开涉及半导体装置。
背景技术
已知对微波频带的高频电力进行整流，并转换成直流电力的整流电路(以下，称为“微波整流电路”)(例如，参照专利文献1)。
微波整流电路例如应用于由天线接收高频的电磁波的整流天线装置、和使用线圈之间的电磁感应的受电装置。
在这种微波整流电路中，一般使用高速动作优越、寄生电容小的肖特基势垒二极管(以下，称为“SBD”)。而且，构成SBD的半导体芯片通常搭载于配设有天线(例如，偶极天线)等的印刷基板上，构成为利用引线键合与形成于该印刷基板上的配线电连接。
图1是示出现有技术的微波整流电路的一例的图。
图1的微波整流电路是倍压型的微波整流电路。倍压型的微波整流电路构成为包括：第一SBD1，阴极连接到输入端子U1，阳极连接到GND端子U2；第二SBD2，阴极连接到输出端子U3，阳极连接到输入端子U1；平滑电容器3，配设在输出侧；以及负载电阻4。
图1中的虚线内部相当于在构成SBD的半导体芯片U’中形成的电路区域。如图1所示，SBD的半导体芯片U’具有输入高频电力的输入端子U1、GND端子U2、以及输出通过SBD整流的直流电力的输出端子U3。而且，该输入端子U1、GND端子U2以及输出端子U3分别通过引线键合L1、L2、L3来连接到印刷基板P’上的外部端子P1、P2、P3。此外，图1表示从天线A接收高频的电磁波的方式。
现有技术文献
专利文献
专利文献1：日本特开2014-023069号公报
发明内容
本发明所要解决的技术问题
然而，在微波整流电路中，通过SBD的整流作用，来将高频电力转换成直流。此时，为了实现高转换效率，优选对SBD的两端子之间，仅施加高频电力的电压。换言之，优选SBD的两端子之间的电压在除去高频电力的电压时，保持恒定。
这一点，在如图1所示那样的一般的微波整流电路中，印刷基板P’上的电位通常通过配设在该印刷基板P’上的电容器、地线、以及短截线等，保持稳定的状态。
然而，半导体芯片U’的输入端子U1、GND端子U2以及输出端子U3的各端子通过引线键合L1、L2、L3与印刷基板P’上的配线连接，因此，这些各端子U1、U2、U3的电位受到该引线键合L1、L2、L3的寄生电感的影响而变动。其结果是，存在以下技术问题：即，在施加在第一SBD1的阳极与阴极这两端子之间的电压(以下，简称为“两端子之间的电压”)或者第二SBD2的两端子之间的电压中产生脉动，该第一SBD1或者第二SBD2中的整流动作不稳定，导致电力转换的转换效率下降。
进一步，半导体芯片U’的各端子U1、U2、U3的电压变动根据引线键合L1、L2、L3的寄生电感、或半导体芯片U’与印刷基板P’之间的寄生电容，引起谐振，在第一SBD1的两端子之间或者第二SBD2的两端子之间产生异常电压，也有可能破坏该第一SBD1或第二SBD2。
本公开是鉴于上述问题而做出的，其目的在于提供一种能够进行稳定的整流动作的半导体装置。
用于解决技术问题的技术方案
主要解决上述技术问题的本公开是一种半导体装置，构成整流电路，其具备：
基板，在主面上具有从外部输入交流电力的输入部、与形成于外部的接地体连接的接地部、向外部输出整流后的直流电力的输出部、以及半导体层；
第一肖特基势垒二极管，形成为在所述半导体层的第一区域中，阴极连接到所述输入部，阳极连接到所述接地部；
第二肖特基势垒二极管，形成为在所述半导体层的第二区域中，阴极连接到所述输出部，阳极连接到所述输入部；以及
第三肖特基势垒二极管，形成为在所述半导体层的第三区域中，阴极连接到所述输出部，阳极连接到所述接地部。
发明效果
根据本公开的半导体装置，能够进行稳定的整流动作。
附图说明
图1是示出现有技术的微波整流电路的一例的图。
图2是示出第一实施方式的微波整流电路的结构的一例的图。
图3是示出第一实施方式的微波整流电路的等价电路的图。
图4是俯视第一实施方式的半导体装置的图。
图5是示出第一实施方式的半导体装置的剖面结构的图。
图6是俯视第一实施方式的半导体装置的图的整体图。
图7A、图7B、图7C、图7D、图7E、图7F是以时间序列示出第一实施方式的半导体装置的制造工序的一例的图。
图8A、图8B是在寄生电感为零的理想状态下本半导体装置的各部所期望的电压波形图。
图9A、图9B是现有技术的半导体装置的各部中测量的电压波形图。
图10A、图10B是通过第一实施方式所涉及的半导体装置的各部测量的电压波形图。
图11是示出第二实施方式的半导体装置的剖面结构的图。
图12A、图12B是示出在第二实施方式的半导体装置的SBD中，形成于阳极与半导体层的接触区域的肖特基势垒的能带图。
图13是示出第三实施方式的半导体装置的剖面结构的图。
图14是示出在第三实施方式的半导体装置的电容器用SBD中，形成于阳极与半导体层的接触区域的肖特基势垒的能带图。
图15是示出第四实施方式的半导体装置的剖面结构的图。
图16是示出在第四实施方式的半导体装置的电容器用SBD中，形成于阳极与半导体层的接触区域的肖特基势垒的能带图。
图17是示出第五实施方式的半导体装置的结构的一例的图。
图18是示出其他实施方式的微波整流电路的结构的一例的图。
具体实施方式
以下，参照附图，对本公开的适当的实施方式进行详细说明。此外，在本说明书以及附图中，对于具有实质上相同的功能结构的构成要素，通过赋予相同的附图标记来省略重复说明。
(第一实施方式)
【微波整流电路的结构】
以下，参照图2～图4，对应用第一实施方式的半导体芯片U(以下，也称为“半导体装置U”)的微波整流电路的一例进行说明。本实施方式的微波整流电路与图1同样地，是形成于印刷基板P上的倍压型的微波整流电路。
图2是示出本实施方式的微波整流电路的结构的一例的图。图3是示出图2的微波整流电路的等价电路的图。
本实施方式的微波整流电路构成为包含第一SBD1(相当于本发明的“第一肖特基势垒二极管”)、第二SBD2(相当于本发明的“第二肖特基势垒二极管”)、第三SBD5(相当于本发明的“第三肖特基势垒二极管”)、平滑电容器3、以及负载电阻4。
图2中的虚线内相当于在半导体装置U中形成的电路区域。如图2所示，半导体装置U具有：输入部U1(在此，输入端子U1)，从外部输入高频电力；接地部U2(在此，GND端子U2)、以及输出部U3(在此，输出端子U3)，输出经整流的直流电力。
本实施方式的微波整流电路与图1所示的微波整流电路的不同之处在于，在包括第一SBD1(以下，称为“第一整流用SBD1”)与第二SBD(以下，称为“第二整流用SBD2”)的整流部的后段形成有构成低通滤波器的第三SBD5(以下，称为“电容器用SBD5”)。
第一整流用SBD1的阴极连接到输入端子U1，阳极连接到GND端子U2。第二整流用SBD2的阴极连接到输出端子U3，阳极连接到输入端子U1。第一整流用SBD1仅在从输入端子U1输入的高频电力相对于GND端子U2为负侧的电压时使电流流过后段，第二整流用SBD2仅在从输入端子U1输入的高频电力相对于输出端子U3为正侧的电压时使电流流过，通过使电流始终从GND端子U3向输出端子U2流动来整流高频电力。
平滑电容器3配设在半导体装置U的输出端子U3的输出侧，对从半导体装置U的输出端子U3输出的、作为脈流的电力进行平滑。
电容器用SBD5的阴极连接到输出端子U3，阳极连接到GND端子U2。电容器用SBD5在整流动作时始终施加反向偏置的直流电压，作为电容器发挥功能(参照图3)。而且，电容器用SBD5在整流部的后段作为低通滤波器动作。由此，在GND端子U2与输出端子U3之间产生的电压变动被抑制，第一整流用SBD1的两端子之间的电压、以及第二整流用SBD2的两端子之间的电压也变稳定。
这样，本实施方式的半导体装置U与第一整流用SBD1以及第二整流用SBD2一起，将电容器用SBD5内置在同一的芯片内，由此抑制在第一整流用SBD1的两端子之间产生的电压以及在第二整流用SBD2的两端子之间产生的电压的脉动。
此外，平滑电容器3使用与输出电压相对应的比较大的静电容的电容器，因此，通常，安装在印刷基板上。换言之，平滑电容器3通过引线键合L1～L3连接到半导体装置U，因此无法通过该平滑电容器3，使第一整流用SBD1或者第二整流用SBD2的两端子之间的电压稳定。
另一方面，作为片上电容器，一般使用层叠金属与绝缘膜而构成的MIM(Metal-Insulator-Metal；金属-绝缘体-金属)电容器。然而，，假如考虑在与整流用SBD相同的半导体芯片上形成MIM电容器的情况下，除了整流用SBD的形成工序，还需要设置该MIM电容器的形成工序，存在制造工序变复杂的问题。
从这种观点来看，为了实现制造工序的简易化，本实施方式的半导体装置U在第一整流用SBD1或者第二整流用SBD2的形成工序中，同时形成电容器用SBD5。
【半导体装置的结构】
以下，参照图4～图6，对本实施方式的半导体装置U的结构的一例进行说明。
图4是示出俯视在本实施方式的半导体装置U中使用的SBD的俯视结构的图。图5是示出本实施方式的半导体装置U的剖面结构的图。图5示出由图4的T-T’线截取的剖面结构。图6是俯视本实施方式的半导体装置U的图的整体图。
本实施方式的半导体装置U在同一基板Ua上具备第一整流用SBD1、第二整流用SBD2、以及电容器用SBD5。
第一整流用SBD1、第二整流用SBD2、以及电容器用SBD5均为阳极与阴极形成于基板Ua的主面侧的卧式的SBD。而且，第一整流用SBD1、第二整流用SBD2、以及电容器用SBD5分别形成于基板Ua的彼此绝缘分离的第一区域、第二区域、第三区域。
此外，在本实施方式中，第二整流用SBD2(在图4、图5中未图示)作为具有与第一整流用SBD1同样的SBD结构的SBD，在以下，在不特别区别的情况下统称为“整流用SBD”，仅对第一整流用SBD1进行说明。
整流用SBD1构成为包括半导体层11、阴极12、阳极13以及引出配线14。电容器用SBD5构成为包括半导体层51、阴极52、阳极53以及引出配线54。
更加优选地，基板Ua为绝缘性基板，例如使用蓝宝石基板、半绝缘性SiC基板、半绝缘性GaAs基板、高阻硅基板等。
半导体层11构成为，接入层11a与有源层11b层叠。
接入层11a为阴极12欧姆接触的半导体材料，使从阳极13流通的电流流通到阴极12。接入层11a例如使用n型GaN类半导体(GaN、GaInN、AlGaN、AlGaInN等)。为了实现SBD的接入电阻的降低，接入层11a优选包括施主浓度充分高的低电阻的n+型GaN类半导体。
有源层11b是阳极13肖特基接触的半导体材料，例如，包括与接入层11a相比施主浓度低的n-型GaN类半导体。
接入层11a以及有源层11b的半导体材料可以是GaN以外的材料，例如也可以使用GaAs、SiC、Si等。不过，作为该接入层11a以及有源层11b的半导体材料，从耐圧、导通电阻、频率特性等的观点来看，优选GaN。另外，接入层11a的上部以及有源层11b具有俯视时有源层11b为岛状的平顶山形状(详细将在后面进行说明)。
阴极12是能够与接入层11a欧姆接触的金属，例如，使用Ti层与Al层的层叠体。
阳极13是能够与有源层11b肖特基接触的金属，例如，使用从与有源层11b接触的下层侧起依次层叠TiN层、紧贴层(例如，Ni、Pd、Pt)、降阻用金属层(例如，Au、Al)的层叠体。
此外，阴极12以及阳极13的材料也可以与基底的半导体材料相应地，从以往公知的材料中适当地选择。
引出配线14是连接阳极13与GND连接用焊盘电极6的配线，例如，使用空桥(airbridge)配线。
电容器用SBD5的半导体层51、阴极52、阳极53以及引出配线54例如由与整流用SBD1的半导体层11、阴极12、阳极13以及引出配线14相同的材料形成。而且，电容器用SBD5的半导体层51、阴极52、阳极53以及引出配线54的全部或者一部分在整流用SBD1的半导体层11、阴极12、阳极13以及引出配线14的形成工序中同时形成。换言之，整流用SBD1的半导体层11与电容器用SBD5的半导体层51相当于在同一工序中形成的半导体层的一个区域与其他的区域。
以下，参照图6，对第一整流用SBD1的阳极13、第二整流用SBD2的阳极23、以及电容器用SBD5的阳极53的俯视形状进行说明。此外，在图6中，除了第一整流用SBD1以及电容器用SBD5的结构之外，还示出第二整流用SBD2的各结构(半导体层21、阴极22、阳极23、引出配线24)。
电容器用SBD5作为电容器发挥功能，因此优选形成为静电容较大。电容器用SBD5的静电容优选确保为第一以及第二整流用SBD1、2的耗尽层电容的数十倍左右，更优选地，电容器用SBD5的阳极53的面积在俯视时为第一整流用SBD1的阳极13(或者第二整流用SBD2的阳极23)的面积的至少10倍以上。
另一方面，整流用SBD1、2作为整流元件发挥功能，因此优选导通电阻小，截止时的静电容小。另外，整流用SBD1、2由于流过导通电流而存在寄生电阻所致的发热，优选散热特性良好的电极结构。
从这种观点来看，在本实施方式的半导体装置U中，如图6所示，整流用SBD1、2的阳极13、23采用点状的电极结构，电容器用SBD5的阳极53采用指状的电极结构。其中，“点状的电极结构”是指，分割成点状的多个阳极13、23的周围分别被阴极12、22围绕的结构。另外，“指状的电极结构”是指，以使线状的阳极53与线状的阴极52彼此相对置的方式排列多个的结构。
更加具体而言，整流用SBD1、2的阳极13、23被分割成点状的多个电极，被分割的各阳极13、23的周囲被阴极12、22围绕的结构。
更加优选地，整流用SBD1、2的各阳极13、23的俯视形状的纵横比(在图4中为W2/W1)为2以下。换言之，各阳极13、23的俯视形状为圆形或者正方形。而且，阴极12、22设置成包围各阳极13、23的整周。由此，增加阳极13、23的周长，减少作为整流用SBD1、2的导通电阻的起因之一的接入电阻。
另一方面，电容器用SBD5的阳极53被分割成长方形状的多个电极，构成为阴极52配设在被分割的各阳极53之间。
更加优选地，电容器用SBD5的各阳极53的俯视形状的纵横比(在图4中为W4/W3)比5大。换言之，各阳极53的俯视形状为细长的线形状、例如长方形。而且，阴极52配设成至少沿着长度方向从两侧夹着阳极53。
由此，能够确保电容器用SBD5的静电容较大。更加详细而言，隔开阳极53与阴极52之间的距离的位置(例如，阳极53的中心位置)在高频时不会作为静电容有效地发挥作用。这一点，能够通过使阳极53的俯视形状为指状，来使静电容最大化而不增大电容器用SBD5的寄生电阻。此外，由于仅少量的交流电流流过电容器用SBD5，因此不存在发热，无需为具有散热特性的点型。
另外，在半导体装置U的基板Ua上配设有GND连接用焊盘电极6、输入用焊盘电极7、以及输出用焊盘电极8。
GND连接用焊盘电极6构成GND端子U2(参照图2)，通过引线键合L2连接到外部端子P2。GND连接用焊盘电极6通过引出配线14与整流用SBD1的阳极13连接，将阳极13接地。另外，GND连接用焊盘电极6通过引出配线54与电容器用SBD5的阳极53连接，将阳极53接地。
另外，输入用焊盘电极7构成输入端子U1(参照图2)，通过引线键合L1连接到外部端子P1。第一整流用SBD1的阴极13直接连接到输入用焊盘电极7，第二整流用SBD2的阳极23通过引出配线24连接到输入用焊盘电极7。
另外，输出用焊盘电极8构成输出端子U3(参照图2)，通过引线键合L3连接到外部端子P3。电容器用SBD5的阴极53以及第二整流用SBD2的阴极直接连接到输出用焊盘电极8。
上述的GND连接用焊盘电极6、输入用焊盘电极7、以及输出用焊盘电极8例如是Ti层与Al层的层叠体，在形成整流用SBD1的阴极12时，同时形成。
此外，连接上述的各端子与各电极的配线方式是任意的，无需使用空桥配线等。
另外，还存在将天线A形成于半导体装置U内的情况(参照图17将在后面进行说明)，在这种情况下，输入端子U1不连接到外部端子，因此不需要输入用焊盘电极7。在这种情况下，天线A的配线构成输入端子U1。
【半导体装置的制造工序】
接下来，参照图7，对本实施方式的半导体装置U的制造工序进行说明。
图7的图7A～图7F是以时间序列示出本实施方式的半导体装置U的制造工序的一例的图。此外，在图7A～图7F中，省略了第二整流用SBD2，但是本实施方式的第二整流用SBD2与第一整流用SBD1同时形成。
图7A示出半导体层T1、T2的形成工序。在该工序中，使高浓度地掺杂的半导体层T1与低浓度地掺杂的半导体层T2在基板Ua上依次外延生长。此时，作为外延生长法，例如，能够使用有机金属化学气相沉积(MOCVD)法和分子束外延(MBE)法等。
图7B示出有源层11b、51b的形成工序。在该工序中，首先，通过光刻，形成有源层11b、51b的区域被掩蔽的抗蚀剂图案(未图示)。而且，通过将该抗蚀剂图案作为掩模进行干式蚀刻，来将有源层11b、51b以及接入层11a、51a的上部图案化成平顶山形状。此时，作为干式蚀刻，例如，使用利用SiCI4气体的感应耦合等离子体(ICP)蚀刻。而且，之后，去除该抗蚀剂图案。
图7C示出接入层11a、51a的形成工序。在该工序中，首先，通过光刻，形成接入层11a、51a的区域被掩蔽的抗蚀剂图案(未图示)。而且，通过将该抗蚀剂图案作为掩模进行干式蚀刻，来图案化半导体层T1，进行整流用SBD1与电容器用SBD5的元件分离，形成接入层11a与接入层51a。之后，去除该抗蚀剂图案。
图7D示出阴极12、52的形成工序。在该工序中，首先，通过光刻，形成与阴极12、52的形成部相对应的部分、以及与GND连接用焊盘电极6的形成部相对应的部分开口的规定形状的抗蚀剂图案之后(未图示)，通过溅射法等在整个面上沉积金属膜。接下来，通过剥离(lift off)法，将抗蚀剂图案与沉积在其上的金属膜一并去除。
图7E示出阳极13、53的形成工序。在该工序中，首先，通过光刻，形成具有与有源层11b、51b的中央部相对应的部分开口的规定俯视形状的抗蚀剂图案之后(未图示)，在整个面上依次沉积TiN、紧贴层形成用的金属以及降阻用金属层形成用的金属，而不使其在中途暴露在大气中。此时，例如，能够使用反应性溅射等。在上述金属层之上进一步形成抗蚀剂图案，实施以上述金属层为电极的金和铜等的电解镀敷。金和铜仅沉积在不存在上层抗蚀剂图案的部分。接下来，将上述的抗蚀剂图案以及基底的抗蚀剂图案与沉积在其上的TiN层、紧贴层以及降阻用金属层一并去除。由此，在有源层11b、51b上形成包括TiN层、紧贴层以及降阻用金属层的阳极13、53与引出配线14、54。
图7F示出形成有引出配线14、54的状态。引出配线14、54连接阳极13、53与GND连接用焊盘电极6。
经过如以上那样的工序，能够制造本实施方式的半导体装置U。
【半导体装置的动作验证】
以下，参照图8、图9、图10，示出进行本实施方式的半导体装置U的动作验证的电路模拟的结果。
图8是在图1所示的半导体装置U’中，在各引线键合L1、L2、L3的寄生电感为零的理想状态的情况下在各部被测量的所期望的电压波形。
图9是在图1所示的现有技术的半导体装置U’中，在各引线键合L1、L2、L3的寄生电感为2nH的情况下在各部被测量的电压波形。
图10是在图2所示的本实施方式的半导体装置U中，在各引线键合L1、L2、L3的寄生电感为2nH的情况下在各部被测量的电压波形。
图8A、图9A、图10A中的各曲线如以下那样表示半导体装置U的各端子的电位。
虚线V1：GND端子U2的电位
实线V2：输入端子U1的电位
点划线V3：输出端子U3的电位
图8B、图9B、图10B中的各曲线如以下那样表示施加在半导体装置U的第一整流用SBD1等的两端子之间的电压。
点划线Vin-GND：输入的交流电力的电压
虚线Va：施加在第一整流用SBD1的两端子之间的电压(Va＝V2-V1)
实线Vb：施加在第二整流用SBD2的两端子之间的电压(Vb＝V3-V2)
在电路模拟中，在向输入端子U1输入高频的交流电力(频率：5.8GHz、有效功率：1W)时，计算在各部被测量的值。此外，在负载电阻4为1kΩ、电容器用SBD5的阳极53的面积为整流用SBD1的阳极13的面积的30倍、的条件下进行电路模拟。
如图8B(虚线Va)所示，在寄生电感为零的情况下，在现有技术的半导体装置U’中，施加在第一整流用SBD1的两端子之间的电压抑制在约30V以内。
另一方面，如图9B(虚线Va、实线Vb)所示，在现有技术的半导体装置U’中，在具有寄生电感的情况下，在施加在第一整流用SBD1的两端子之间的电压、以及施加在第二整流用SBD2的两端子之间的电压两者中产生较大的脉动。另外，在施加在第一整流用SBD1的两端子之间的电压、以及施加在第二整流用SBD2的两端子之间的电压中产生最大超过60V的电压，处于SBD有可能被破坏的状态。
另一方面，如图10B(虚线Va、实线Vb)所示，在本实施方式的半导体装置U中，施加在第一整流用SBD1的两端子之间的电压、以及施加在第二整流用SBD2的两端子之间的电压一起变动，但是与各端子U1～U3的电位连动。也就是说，在本实施方式的半导体装置U中，施加在第一整流用SBD1的两端子之间的电压以及施加在第二整流用SBD2的两端子之间的电压被抑制为与图8B(虚线Va、实线Vb)的寄生电感为零的情况大致相同的值，变成稳定的状态。
以上，根据本实施方式的半导体装置U，在形成第一以及第二整流用SBD1、2时，能够同时形成电容器用SBD5。由此，本实施方式的半导体装置U无需增加制造工序，就能够将对施加在第一以及第二整流用SBD1、2的两端子之间的电压进行稳定化的结构内置于该半导体芯片。而且，根据这种结构，能够使第一以及第二整流用SBD1、2的整流动作稳定，因此能够提高电力转换的转换效率。
(第二实施方式)
以下，参照图11、图12，对第二实施方式的半导体装置U进行说明。
图11是示出本实施方式的半导体装置U的剖面结构的一例的图。此外，该图11与第一实施方式的图5相对应。
本实施方式的半导体装置U与第一实施方式的半导体装置U的不同之处在于，作为电容器用SBD5的阳极53的肖特基接触金属，使用与整流用SBD1的阳极13的肖特基接触金属相比功函数大的金属材料。此外，对于与第一实施方式相同的结构，省略说明(以下，对其他实施方式也同样)。
通常为了将整流用SBD1的正向电压设定得较低，整流用SBD1的肖特基接触金属使用容易产生反向偏置时的漏电流的金属材料。另一方面，为了确保电容器用SBD5的静电容，电容器用SBD5的阳极53形成为大面积，因此在反向偏置时，有可能产生起因于漏电流的较大的电力损失。此外，在半导体装置U进行整流动作时，通常以整流后的直流电压作为反向偏置被施加的状态使用电容器用SBD5。
从这种观点来看，作为本实施方式的电容器用SBD5的阳极53的肖特基接触金属，与整流用SBD1的阳极13的肖特基接触金属相比，使用功函数大的金属材料。由此，减少电容器用SBD5中的漏电流。
具体而言，例如，在作为整流用SBD1的肖特基接触金属使用Ni的情况下，作为电容器用SBD5的肖特基接触金属，使用功函数比Ni大的Pt。另外，在作为整流用SBD1的肖特基接触金属使用TiN的情况下，作为电容器用SBD5的肖特基接触金属，使用功函数比TiN大的Ni。
为了分开制作阳极金属，在阳极13、53的形成工序时，使用剥离法在寄生电容大也无妨的阳极53部沉积功函数大的金属。此时，考虑到接下来的工序中的对准偏移(目合わせずれ)将电极的大小设为较大的尺寸。接下来，使用功函数低的电极材料形成阳极13、53。由此，阳极53由功函数大的金属形成肖特基势垒。
此外，分别应用于整流用SBD1以及电容器用SBD5的肖特基接触金属的金属材料根据作为基底的半导体层11、51和要求规格而不同，因此可以根据作为基底的半导体层11、51和要求规格适当地选择该金属材料。
图12的图12A是示出在电容器用SBD5中，形成于阳极53与半导体层51的接触区域的肖特基势垒的能带图，图12B是示出在整流用SBD1中，形成于阳极13与半导体层11的接触区域的肖特基势垒的能带图。
图12A、图12B的能带图均示出施加了相同反向偏置的状态，图12A所示的肖特基势垒比与图12B所示的肖特基势垒高。
一般而言，SBD的阳极的肖特基势垒
Figure BDA0002376926990000131
用肖特基接触金属的功函数W和与该肖特基接触金属肖特基接触的半导体层(n型半导体层)的电子亲和能χ之差W-χ来表示。而且，在反向偏置时，考虑到反向偏置V，形成于SBD的阳极的能垒成为W-χ+qV[eV]。
反向偏置时流过的漏电流源于通过隧穿现象等越过能垒流入半导体层的电子。因此，能够通过提高SBD的肖特基势垒，来减少漏电流。
此外，一般能够用以下式(1)表示反向偏置时的SBD的漏电流。
Figure BDA0002376926990000132
(其中，J：漏电流[A]、A：理查德森常数、
Figure BDA0002376926990000133
肖特基势垒(＝W-χ)[eV]、k：玻尔兹曼常数、T：温度[K])
参照式(1)，例如，计算电容器用SBD5的肖特基接触金属的肖特基势垒
Figure BDA0002376926990000134
为0.2eV左右的情况下的电容器用SBD5的漏电流。此时，假设电容器用SBD5的阳极53的面积为整流SBD1的阳极13的面积的100倍左右，也能够将电容器用SBD5的漏电流抑制为相对于整流SBD1的阳极13的漏电流增加0.5％左右。
如上述那样，根据本实施方式的半导体装置U，能够减少电容器用SBD5中的漏电流，防止电容器用SBD5中的电力损失。
(第三实施方式)
以下，参照图13、图14，对第三实施方式的半导体装置U进行说明。
图13是示出本实施方式的半导体装置U的剖面结构的一例的图。此外，该图13与第一实施方式的图5相对应。
本实施方式的半导体装置U与第一实施方式的半导体装置U的不同之处在于，电容器用SBD5的阳极53所接触的半导体层51的结构。本实施方式的半导体层51在该接触区域具有掺杂浓度比有源层11b、51b更低浓度的低浓度层51c。
如在第二实施方式中说明的那样，电容器用SBD5有可能产生起因于漏电流的较大的电力损失。从这种观点来看，本实施方式的电容器用SBD5使薄膜状的低浓度层51c介于阳极53与有源层51b之间。
此外，形成低浓度层51c的方法例如与形成有源层11b、51b的工序同样地，可以使用公知的外延生长法等。
图14是示出在本实施方式的电容器用SBD5中形成于阳极53与半导体层51的接触区域的肖特基势垒的能带图。
如图14所示，通过使低浓度层51c介于阳极53与有源层51b之间，形成于该区域的肖特基势垒被提高。换言之，形成于电容器用SBD5的阳极53与半导体层51的接触区域的肖特基势垒比形成于整流用SBD1的阳极13与半导体层11的接触区域的肖特基势垒高。由此，能够减少电容器用SBD5中的漏电流。
在制作中，在肖特基电极形成之前，使用光刻通过ICP刻蚀等来部分地去除阳极13的部分的低浓度层51c。
如以上那样，根据本实施方式的半导体装置U，能够防止电容器用SBD5中的电力损失。
(第三实施方式的变形例1)
也可以取代第三实施方式的低浓度层51c，设置参杂为反向导电型(p型)的反向导电型层。在这种情况下，能够进一步减少电容器用SBD5中的漏电流。
(第三实施方式的变形例2)
也可以取代第三实施方式的低浓度层51c，设置宽带隙层。在这种情况下，即使阳极53的肖特基接触金属相同，也能够与导带的肖特基势垒增大量相应地减少漏电流。
此外，作为有源层51b，在使用GaN的情况下，作为宽带隙层，优选使用AlGaN。AlGaN能够与作为有源层51b形成GaN的工序连续地形成。此外，通过使GaN含有10％左右的Al，肖特基势垒上升0.22eV，因此漏电流能够减少到1/5000左右。它们的制作方法与第三实施方式相同。
(第四实施方式)
以下，参照图15、图16，对第四实施方式的半导体装置U进行说明。
图15是示出本实施方式的半导体装置U的剖面结构的一例的图。此外，该图15与第一实施方式的图5相对应。
本实施方式的半导体装置U与第一实施方式的半导体装置U的不同之处在于，电容器用SBD5的阳极53与半导体层51的接触结构。本实施方式的电容器用SBD5在阳极53与半导体层51接触的接触区域具有薄膜状的绝缘层55。
作为绝缘层55，例如使用如10nm以内的膜厚的SiO2或者Si3N4那样的绝缘膜。此外，作为形成绝缘层55的方法，例如可以使用公知的CVD法。
图16是示出在本实施方式的电容器用SBD5中形成于阳极53与半导体层51的接触区域的肖特基势垒的能带图。
如图16所示，通过使薄膜的绝缘层55介于阳极53与有源层51b之间，该区域中的肖特基势垒被提高。换言之，在电容器用SBD5的阳极53与半导体层51的接触区域中形成的肖特基势垒比在整流用SBD1的阳极13与半导体层11的接触区域形成的肖特基势垒高。此外，由于这种电容器用SBD5设置薄膜的绝缘层55，因此还称为“MIS肖特基势垒势垒二极管”。
另外，已知由SiO2或者Si3N4形成的绝缘层55在与有源层51b的界面上，形成界面能级。也就是说，由SiO2或者Si3N4形成的绝缘层55通过带电到该界面能级的负电荷，提升有源层51b的费米能级，能够使肖特基势垒进一步上升。
这样，通过使薄膜的绝缘层55介于阳极53与有源层51b之间，能够进一步减少电容器用SBD5中的漏电流。此外，从减少漏电流的观点来看，与第三实施方式的低浓度层51c相比，优选本实施方式的绝缘层55。
如上述那样，根据本实施方式的半导体装置U，能够减少电容器用SBD5中的电力损失。由此，能够更加可靠地防止半导体装置U进行整流动作时的电力转换的转换效率的下降。
它们的制作方法与实施方式3一样，取代半导体晶体而选择性地去除绝缘物。
(第四实施方式的变形例)
也可以取代第四实施方式的、由SiO2或者Si3N4形成的绝缘层55，使用对通过离子注入形成的有源层51b进行绝缘化(包含半绝缘化。下同。)的绝缘层55。
本变形例的绝缘层55例如能够通过对半导体层51(例如，GaN)离子注入氟离子、氧离子、或者硼离子等来形成。另外，也能够取代离子注入，通过重金属的注入等来形成绝缘层55。
在这种情况下，以光刻胶为掩模选择性地进行离子注入。根据所需要的高温激活处理的温度，来选择离子注入是在作为高温处理的欧姆电极退火之前进行还是在之后进行。
(第五实施方式)
以下，参照图17，对第五实施方式的半导体装置U进行说明。
图17是示出本实施方式的半导体装置U的结构的一例的图。
本实施方式的半导体装置U与第一实施方式的半导体装置U的不同之处在于，在基板Ua的主面上形成有天线A。此外，图17与第一实施方式的图2相对应。
作为本实施方式的天线A，例如，使用偶极天线等。这种天线A用于接收GHz频带的微波时为数mm左右的尺寸，因此，能够与上述的第一及第二整流用的二极管1、2、以及电容器用SBD5一起一体地形成在基板Ua的主面上。
根据本实施方式的半导体装置U，无需通过引线键合L1输入高频电力，因此能够避免起因于该引线键合L1而产生的寄生电感。由此，能够使各端子U1、U2、U3的电位更加稳定，能够使第一以及第二整流用SBD1、2的整流动作更加稳定。
此外，在本实施方式的半导体装置U中，不需要输入用焊盘电极7，天线构成接收高频电力的输入部。
(其他的实施方式)
本发明不局限于上述实施方式，可以考虑各种变形方式。
在上述实施方式中，示出了各种本发明的半导体装置U的结构的一例。不过，理所当然的是，也可以使用对在各实施方式中示出的方式进行各种组合的结构。
图18示出了将本发明的半导体装置U应用于全波整流型的微波整流电路的一例。
本发明的半导体装置U不局限于倍压型的微波整流电路，理所当然也能够应用于如图18所示的全波整流型的微波整流电路等。此外，在图18的半导体装置U中，除了上述的结构之外，还设置有第二输入端子U1a、整流用的二极管1a以及2a。由天线A(在图18中省略)接收的电力的负电压分量通过印刷基板P’上的第二端子P1a以及引线键合L1a输入到半导体装置U的第二输入端子U1a。而且，在由天线接收的交流电力相对于第二整流用二极管2反向偏置时，整流用的二极管1a以及2a进行整流动作。此外，全波整流型的微波整流电路的结构以及动作与公知的结构一样，因此在此省略详细的说明，但是在该全波整流型的微波整流电路中，也能够通过配设上述的电容器用SBD5，来使这些整流用的二极管1、2、1a以及2a进行稳定的整流动作。
另外，在上述实施方式中，作为半导体装置U的一例，示出了搭载于印刷基板P上的方式，但是理所当然，也可以搭载于印刷基板P以外的其他的电路基板。另外，在将半导体装置U搭载于印刷基板P上时，也可以取代引线键合，使用倒装芯片键合等。另外，也有时交流输入不连接到外部端子，而将天线形成于芯片内，在这种情况下，去往天线的配线为输入端子。
另外，在上述实施方式中，作为应用半导体装置U的对象的一例，示出了整流天线装置，但是理所当然，也能够应用于利用线圈之间的电磁感应的受电装置。
以上，虽然对本发明的具体例进行了详细说明，但是这些只是示例，并非旨在限定权利要求的保护范围。权利要求书中记载的技术包含对以上所示例的具体例进行的各种变形、变更。
2017年7月27日申请的特愿2017-145602的日本申请中包含的说明书、附图以及说明书摘要的公开内容全部引用于本申请。
产业上的利用可能性
根据本公开的半导体装置，能够进行稳定的整流动作。
附图标记说明
1：第一整流用SBD
2：第二整流用SBD
3：平滑电容器
4：负载电阻
5：电容器用SBD
6：GND连接用焊盘电极
7：输入用焊盘电极
8：输出用焊盘电极
11：半导体层
11a：接入层
11b：有源层
12：阴极
13：阳极
14：引出配线
21：半导体层
22：阴极
23：阳极
24：引出配线
51：半导体层
51a：接入层
51b：有源层
51c：低浓度层
52：阴极
53：阳极
54：引出配线
55：绝缘层
U：半导体装置
Ua：基板
U1：输入端子
U2：GND端子
U3：输出端子
L1、L2、L3：引线键合
P1、P2、P3：外部端子
P：印刷基板
A：天线

Claims (11)

1.一种半导体装置，构成整流电路，其具备：
基板，在主面上具有从外部输入交流电力的输入部、与形成于外部的接地体连接的接地部、向外部输出整流后的直流电力的输出部、以及半导体层；
第一肖特基势垒二极管，形成为在所述半导体层的第一区域中，阴极连接到所述输入部，阳极连接到所述接地部；
第二肖特基势垒二极管，形成为在所述半导体层的第二区域中，阴极连接到所述输出部，阳极连接到所述输入部；以及
第三肖特基势垒二极管，形成为在所述半导体层的第三区域中，阴极连接到所述输出部，阳极连接到所述接地部。
2.根据权利要求1所述的半导体装置，其中，
所述第一肖特基势垒二极管以及第二肖特基势垒二极管的所述阳极在俯视时呈点状的电极结构，所述第三肖特基势垒二极管的所述阳极在俯视时呈指状的电极结构。
3.根据权利要求1所述的半导体装置，其中，
所述第三肖特基势垒二极管的所述阳极的肖特基接触金属的功函数比所述第一肖特基势垒二极管以及第二肖特基势垒二极管中的任一者的所述阳极的肖特基接触金属的功函数大。
4.根据权利要求1所述的半导体装置，其中，
所述第三肖特基势垒二极管的所述阳极所接触的所述半导体层在该接触区域，具有掺杂浓度比所述第一肖特基势垒二极管以及第二肖特基势垒二极管中的任一者的所述阳极所接触的所述半导体层更低浓度的低浓度层。
5.根据权利要求1所述的半导体装置，其中，
所述第三肖特基势垒二极管的所述阳极所接触的所述半导体层在该接触区域，具有被掺杂成与所述第一肖特基势垒二极管以及第二肖特基势垒二极管中的任一者的所述阳极所接触的所述半导体层呈反向导电型的反向导电型层。
6.根据权利要求1所述的半导体装置，其中，
所述第三肖特基势垒二极管的所述阳极所接触的所述半导体层在该接触区域，具有带隙比所述第一肖特基势垒二极管以及第二肖特基势垒二极管中的任一者的所述阳极所接触的所述半导体层更宽的宽带隙半导体层。
7.根据权利要求1所述的半导体装置，其中，
所述第三肖特基势垒二极管在所述阳极与所述半导体层接触的接触区域具有薄膜状的绝缘层。
8.根据权利要求1所述的半导体装置，其中，
所述第三肖特基势垒二极管的所述阳极的面积在俯视时，具有与所述第一肖特基势垒二极管以及第二肖特基势垒二极管中的任一者的所述阳极的面积相比10倍以上的面积。
9.根据权利要求1所述的半导体装置，其中，
所述输入部是在所述基板的主面上形成的天线。
10.根据权利要求1所述的半导体装置，其中，
所述输入部是通过引线键合与所述基板的外部的电路基板连接的输入用焊盘电极。
11.根据权利要求1所述的半导体装置，其中，
所述接地部以及所述输出部分别是通过引线键合与所述基板的外部的电路基板连接的接地用焊盘电极以及输出用焊盘电极。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111048618B (zh) * 2019-12-18 2021-11-02 宁波铼微半导体有限公司 一种叉指结构集成的肖特基势垒二极管温度传感器及制法
CN116230710B (zh) * 2023-05-08 2023-07-21 成都氮矽科技有限公司 静电保护电路、功率GaN晶体管和设备终端

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335709A (ja) * 1994-08-30 1996-12-17 Seiko Instr Inc 半導体装置及びその製造方法あるいはその半導体装置を使用した電子機器
US20020190689A1 (en) * 2001-05-18 2002-12-19 Chiaki Nakamura Power supply apparatus and electronic equipment
JP2006214988A (ja) * 2005-02-07 2006-08-17 Sony Corp 電界強度計
CN103081327A (zh) * 2010-08-04 2013-05-01 罗伯特·博世有限公司 具有肖特基二极管的整流器装置
WO2016045722A1 (de) * 2014-09-24 2016-03-31 Siemens Aktiengesellschaft Elektrische anordnung und verfahren zum erzeugen eines gleichstromes
WO2017011008A1 (en) * 2015-07-15 2017-01-19 Hewlett-Packard Development Company, L.P. Powering a power monitor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461817B2 (en) * 2007-09-11 2013-06-11 Powercast Corporation Method and apparatus for providing wireless power to a load device
US8891266B2 (en) * 2012-03-13 2014-11-18 International Business Machines Corporation Monolithic high voltage multiplier having high voltage semiconductor diodes and high-k capacitors
JP5953603B2 (ja) 2012-07-20 2016-07-20 株式会社レーザーシステム マイクロ波整流回路、それを備えたレクテナ回路および非接触コネクタ
EP3087660B1 (en) * 2013-12-12 2018-09-19 The Ohio State Innovation Foundation Harmonic harvester for improved rf-to-dc rectifying efficiency
KR20180114685A (ko) * 2017-04-11 2018-10-19 삼성전자주식회사 쇼트키 다이오드 및 이를 포함하는 집적 회로
US10193462B1 (en) * 2017-10-11 2019-01-29 Infineon Technologies Ag Power converter using bi-directional active rectifying bridge

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335709A (ja) * 1994-08-30 1996-12-17 Seiko Instr Inc 半導体装置及びその製造方法あるいはその半導体装置を使用した電子機器
US20020190689A1 (en) * 2001-05-18 2002-12-19 Chiaki Nakamura Power supply apparatus and electronic equipment
JP2006214988A (ja) * 2005-02-07 2006-08-17 Sony Corp 電界強度計
CN103081327A (zh) * 2010-08-04 2013-05-01 罗伯特·博世有限公司 具有肖特基二极管的整流器装置
WO2016045722A1 (de) * 2014-09-24 2016-03-31 Siemens Aktiengesellschaft Elektrische anordnung und verfahren zum erzeugen eines gleichstromes
WO2017011008A1 (en) * 2015-07-15 2017-01-19 Hewlett-Packard Development Company, L.P. Powering a power monitor

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