CN103022136A - 一种t型栅结构的mos晶体管 - Google Patents
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Abstract
一种具有“T”字型栅结构MOS晶体管（T_gate MOS），属于半导体器件领域。它的特征是在普通MOSFET的沟道区域形成凹槽，使栅极形状为“T”型结构。该结构较普通MOS器件提高了版图利用率、增大了有效沟道宽度，同时具有和三栅器件(Tri_gate MOS)相当的抑制漏致势垒降低效应（DIBL）等短沟道效应（SCE）的优点；与三栅器件相比，T_gate MOS可以在抑制短沟道效应的基础上有效提高驱动电流。因此，T_gate器件能够实现驱动电流更大而漏电较小的效果。本发明工艺与传统MOSFET器件兼容，有利于改善短沟道效应并提高驱动能力，不仅适用于45纳米工艺节点以下的小尺寸器件，还可以推至0.13微米以上的较大尺寸的器件。
Description
技术领域
本发明属于半导体器件领域，尤其涉及小尺寸器件，采用T栅（T_gate）结构的MOS晶体管，能增大沟道有效宽度，在良好的亚阈值特性的基础上有效提高晶体管的驱动电流。
背景技术
自1947年第一只晶体管问世以来，微电子技术以其惊人的发展速度迅速改变着人们的生活方式。微电子技术之所以能保持高速发展，主要应归功于其不断缩小的器件尺寸，金属-氧化物-半导体场效应晶体管（Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET）作为集成电路最基本的组成单元，在过去几十年中一直严格按照摩尔定律（Moore’s Law）缩小着。
然而，随着器件特征尺寸的持续缩小，硅（Si）基MOS技术在物理性能、设计工艺、加工设备、甚至资金投入等方面都面临着一系列巨大的挑战，如关态时的泄漏电流、开态时的驱动能力等。当器件的尺寸达到纳米量级的时候，传统微米尺寸器件的工作原理和理论基础可能不再成立，并会出现一系列新的问题，主要表现在以下方面：影响晶体管阈值电压的短、窄沟道效应；多晶硅耗尽效应；迁移率退化及载流子速度饱和效应；造成亚阈区退化的漏致势垒降低效应（DIBL）等。特别是由于器件特征尺寸等比例缩小，当漏电压增加时，源漏耗尽区越来越靠近，引起源到漏的电场穿通，源端势垒降低导致源漏电流增加，即产生漏致势垒降低效应（DIBL效应），栅控能力减弱；由于栅氧厚度的减小和沟道区掺杂浓度的不断增大，会造成硅二氧化硅（Si-SiO2）界面处电场，栅和沟道间产生的高电场使载流子局限在二氧化硅（SiO2）界面下狭窄的区域，导致更多的载流子散射，从而迁移率衰减严重，这两个方面是限制小尺寸器件进一步缩小的主要因素。
针对小尺寸带来的这些问题，当前的研究热点之一是改变传统的平面型器件，采用非平面工艺使沟道从硅衬底竖起如图3，形成垂直型沟道结构4（简称Fin），然后在Fin表面构造栅极，且凸起的两个侧面9和10（也可以三个面9、10、11）均为受控面，受到栅极的控制，两个受控面的器件简称为双栅FinFET，（三个面受控面则称三栅Tri_gateMOS），以三维图(图1)、正视图(图2)、A一A剖视图(图3)所示的Tri_gate NMOS晶体管为例，基本组成包括：硅（Si）衬底1、NMOS源2、NMOS漏3、沟道4、栅氧化层5、多晶栅6、侧墙7和侧墙8，从俯视图4可见Tri_gate NMOS晶体管与普通MOS晶体管同样方向的视图差异不大，但由图3可见非平面工艺具有垂直型沟道4结构的Fin和三个受控面（9、10、11）的特点。这种以双栅FinFET和Tri_gate MOS为代表的非平面工艺多栅结构在提高集成度、载流子输运和器件等比例缩小等方面都具有很大的优势。采用这种多栅（受控面大于1）结构可以在提高开关速度和总驱动电流的同时，更好地控制漏电流，对短沟道效应（SCE）能起到较好的抑制作用，亚阈值特性的改善，也为器件尺寸的进一步缩小提供了可能。但对于Tri_gate MOS而言，如图3所示，垂直型沟道的顶部沟道面11的表面晶向无法与侧向沟道面（9、10）的表面晶向保持一致，电子迁移率在表面晶向（100）最大（空穴迁移率在表面晶向（110）最大，致使三个沟道面不能同时保证电子（或空穴）迁移率均为最大，一般情况下顶部沟道面11载流子迁移率大于侧向沟道面（9、10），而有效沟道宽度是三个面的宽度之和，因此单位栅宽电流折合下来，较同栅宽的普通MOS器件要小很多，尤其是对Fin宽较小而Fin高很大的Tri_gate MOS器件更是如此。
此外，应变技术现在也常用来提高小尺寸器件的沟道迁移率，从而提高驱动电流。但是，对于现有的多栅结构（包括双栅FinFET和Tri_gate MOS器件）来说，较为常用的应力引入方式是工艺诱生应变（如氮化硅盖帽技术），应力传递过程中需要经过栅、栅介质层才能到达沟道，因此，应力衰减较大。结果是工艺诱生应变技术的应用受到器件特征尺寸的限制，一般在45nm及以下尺寸MOSFET中应用较多。
发明内容
本发明的目的是，针对双栅FinFET和Tri_gate MOS存在的技术问题，结合多栅器件栅控能力强、小尺寸效应限制小的优点和应变技术对器件载流子迁移率增强的有效性，本发明提供一种“T”型栅结构的MOS晶体管，该晶体管在改善短沟道效应的基础上增大器件的驱动电流，以进一步提高小尺寸MOS的性能。
本发明的MOS晶体管见三维图5所示，结合正视图6、剖视图7、俯视图8可见，本发明的“T”型栅结构的MOS晶体管，主要包含有半导体硅衬底1、NMOS源2、NMOS漏3、沟道区、多晶栅15、栅氧化层14、侧墙16、侧墙17，其特征是采用了非平面工艺使沟道12和沟道13从硅衬底竖起在沟道区形成一凹型结构，并引进侧向沟道面18、侧向沟道面19和底部沟道面21，在凹型结构表面构造出多晶硅栅15 为“T”字型形状，“T”型多晶硅栅覆盖凹槽底部沟道面21、侧向沟道面18和侧向沟道面19，以及覆盖沟道12和沟道13的顶部表面20和22，并保证沟道12的外侧沟道面23、沟道13的外侧沟道面24没有被栅氧层和多晶栅覆盖，以便于引入应力（见图7）。
与传统MOSFET相比，本发明T_gate MOSFET的T型栅延伸到沟道的这部分引入了侧向沟道面18和19，如图7所示，增大了有效栅宽，增加栅和沟道的可控性,可以使晶体管在“开”的状态下让尽可能多的电流通过，而在“关”的状态下尽可能让电流接近零，同时，由于栅控能力增强，还能在两种状态之间迅速切换，进一步实现更好的开关特性；另外，还可以减小漏区电场对器件的影响,极大的抑制了漏电场向沟道区中穿通，削弱漏场感应势垒下降（DIBL）效应，随沟道长度的减小，受栅控制的耗尽区电荷不会明显减少，阈值漂移也减小。本发明T_gate器件的这种T型栅对沟道具有较强的控制作用，并使短沟道效应获得很好的抑制，亚阈值特性良好，为器件尺寸的进一步缩小奠定了基础。
本发明T_gate的T型栅结构除了相对普通MOS器件增大有效沟道宽度之外，与Tri_gate MOS器件（如图1、2、3、4所示）相比，T型栅还增大了顶面沟道宽度在沟道总有效栅宽中所占的比例。在Si半导体中，沟道面晶向（100）的电子迁移率大小（约300cm2/Vs）是沟道面晶向（110）电子迁移率（约150cm2/Vs）的近2倍。目前，MOS器件及电路所用Si圆片晶面方向多为（100）。因此，对于普通Tri_gate器件，如图3所示，其有效道宽度包括一个电子迁移率最好的（100）沟道面11和两个电子迁移率较差的（110）侧向沟道面（9、10），即Wfin=Tfin+2Hfin ，其中Wfin是总的有效栅宽，Tfin是沟道面11的宽度，而Hfin是沟道面9或10的高度。而本发明公开的“T”型栅MOS器件（如图5、6、7、8）的沟道包括三部分：一个凹槽底部（100）沟道面21、两个顶面（100）沟道面（20、22）以及两个侧向（110）沟道（18、19），如图7，有效沟道宽度为三部分沟道宽度之和，即Wfin=Dfin+2Tfin+2Hfin，其中Dfin 是沟道面21的宽度。显然T栅MOS器件中，（100）晶面沟道宽度在总沟道的有效宽度中所占的比例比现有的双栅FinFET及Tri_gate MOS器件要高，因此，T型栅的单位栅宽电流更高。
对T_gate NMOS和Tri-gate NMOS的仿真结果进行对比分析，图9是两种器件的转移特性曲线，即漏压Vd一定时漏极电流Id随栅压Vg变化，T_gate器件与Tri-gate器件漏电（Vg=0V时关态电流）和亚阈值摆幅（Vg较小时斜率倒数）几乎没有差异，说明T_gate具有多栅器件相当的抑制DIBL效应的效果；图10是T_gate器件与Tri-gate器件的输出特性，即栅压Vg一定时漏极电流Id随漏压Vd变化，可看到T_gate器件相比Tri-gate器件驱动电流提升近17.3%，因此其开态电流与关态电流的比（Ion/Ioff）提升较大。这从驱动能力方面改善了Tri_gate顶面沟道和侧面沟道载流子迁移率差异大的问题，在保持良好的亚阈区特性的基础上有效提高驱动电流。
此外，对于T_gate MOS器件，还可应用工艺诱生应变技术来引入应力，提高沟道载流子迁移率，增强器件性能。这些应变技术主要包括：金属硅化技术、浅槽隔离技术、氮化硅盖帽层技术。金属硅化技术是在栅、源漏区域形成欧姆接触的金属硅化物，如图15所示，硅化物28、29、30分别沉积在栅、源区、漏区表面，可选择如硅化钛（TiSi2）、或二硅化钴（CoSi2）、或硅化镍（NiSi）等热膨胀系数比Si大的硅化物，在热处理后会产生相应亅一的热应力，同时由于硅化物与Si的晶格失配，会产生本征应力；浅槽隔离技术是在T_gate MOS器件之间刻蚀浅槽，然后填入二氧化硅（SiO2）、氮化硅（SiN）等绝缘介质（简称STI结构，如图16中的31和32），利用两侧的绝缘介质具有与Si不同的膨胀系数，体积发生膨胀挤压沟道区域，向沟道引入压应力，尤其是垂直源漏方向C-C剖面线方向（图12），因为沟道面23和24（图7、图14）没有栅氧层和栅的覆盖，STI挤压沟道引入的应力更大；氮化硅盖帽层技术是在器件表面淀积SiN薄膜（图17的33），与普通MOS及Tri_gate MOS器件相比，T_gate MOS器件两个侧向沟道面（图7的23、24）没有被栅氧层和栅的覆盖，可方便在两个沟道面上直接淀积SiN薄膜，应力衰减减小，沟道中应力更大。
本发明工艺简单，工艺与传统多栅器件兼容，利于改善短沟道效应并提高驱动能力，不仅适用于45纳米工艺节点以下的小尺寸器件，还可以推至0.13微米以上的较大尺寸的器件。
附图说明
图1是Tri_gate MOS器件的三维全局图(侧墙7和侧墙8未画出)，其中多晶栅6、侧墙7和侧墙8均包围着沟道的顶面和两个侧面；
图2是Tri_gate MOS器件沿源漏方向正面示意图，其中；1是Si衬底、2是NMOS源、3是NMOS漏、6是多晶栅、7是侧墙、8是侧墙
图3是Tri_gate MOS器件垂直源漏方向切面示意图，图2的A-A剖视图，其中5是栅氧化层，4是沟道，11是沟道4的顶面，（ 9、10）是沟道4的侧面，6是多晶硅栅；
图4是Tri_gate MOS器件从栅到衬底方向的示意图，图2的俯视图；
图5是本发明T_gate MOS器件的三维图(侧墙16和侧墙17未画出)，15是“T“多晶栅；
图6是本发明T_gate MOS器件沿源漏方向的切面示意图，图5的正视图，其中：1是Si衬底、2是NMOS源、3是NMOS漏、4是沟道、15是“T“多晶栅、16和17是侧墙；
图7是本发明T_gate MOS器件垂直源漏方向示意图，图6的B-B剖视图，其中：(12、13)是沟道、14是栅氧化层，15是“T”型多晶栅， (20、22)分别是沟道(12、13)的顶部沟道面，21是凹槽底部沟道面，(18、19)分别是沟道(12、13)的侧向沟道面，(23、24)分别是沟道(12、13)的外侧沟道面；
图8是T_gate MOS器件从栅到衬底方向的示意图，图6的俯视图；
图9是在同等栅长和掺杂情况T_gate MOS器件和Tri_gate MOS器件在Vd=1V时的转移特性曲线；
图10是T_gate器件和Tri_gate器件输出特性曲线（取Vg-Vt=0V、0.8V）；
图11是在Si衬底1上氧化SiO2层25，再淀积SiN层26薄膜；
图12是在图11的三层结构Si/SiN/SiO2表面上用反应离子刻蚀RIE刻蚀出如图所示的凹槽27结构（从栅到衬底方向的顶面示意图）；
图13是图12的C-C剖视图，是T_gate MOS器件中T型栅覆盖的沟道区，其中：27是凹槽，1是衬底，（12、13）是沟道；
图14是在T栅覆盖的沟道区淀积栅氧层14；
图15是在多晶栅15、NOMS源2和NMOS漏3区域形成欧姆接触的金属硅化物28、29、30；
图16是在器件之间制作STI；
图17是T_gate MOS器件上沉积高应变SiN薄膜33。
实施例：
结合附图，通过制作一个沟道长度为100nm的T_gate NMOS器件对本发明进行进一步说明：
步骤一：先在硅衬底上氧化一层SiO2薄膜26用以释放工艺过程中多余的应力，然后淀积SiN薄膜25作掩膜版，如图11；
步骤二：用各向异性的垂直刻蚀方法（如反应离子刻蚀RIE）进行刻蚀处理，形成沟道区凹槽27结构，凹槽宽度a为20nm~1000nm，沟道12和13的宽度b为12nm~300nm，如图12和13；
步骤三：对T栅覆盖沟道区进行离子注入掺杂，如图13，然后在沟道区氧化生成SiO2牺牲层；
步骤四：刻蚀去除并完全剥离SiO2牺牲层以去除刻蚀带来的损坏；
步骤五：在T区生长很薄的栅氧层14，如图14；
步骤六：淀积多晶硅，经过曝光、刻蚀等工艺后形成多晶硅栅15，或金属栅，如铝（Al）材料，如图7所示栅15成“T”字型，当凹槽数量大于1个时，“T”型多晶栅与凹槽数量保持一致，成“……”型；
步骤七：淀积SiN层，各向异性刻蚀成侧墙；
步骤七：源/漏区注入掺杂，高温退火，在栅、源漏区Ni硅化处理，可淀积如TiSi2、CoSi2、NiSi等硅化物中的一种，本实例采用NiSi，如图15的28、29、30；
步骤八：在T_gate MOS器件之间刻蚀出浅槽，然后在浅槽表面热氧化一层氧化层，最后填入绝缘介质，如SiO2、SiN等材料形成STI结构31和32，本实例采用SiN，如图16；
步骤九：沉积高应变SiN膜33作为刻蚀阻挡层，氮化硅盖帽层覆盖多晶栅、源漏区域，以及沟道(12)和沟道(13)的外侧面（23）和（24）的沟道表面，进一步增大应力，如图17。
Claims (7)
1.一种T型栅结构的MOS晶体管，主要包含有半导体硅衬底(1)、NMOS源(2)、NMOS漏(3)、沟道区、多晶栅(15)、栅氧化层(14) 、侧墙(16)和侧墙(17)，其特征在于：本发明的MOS晶体管，采用非平面工艺使沟道(12)和沟道(13)从硅衬底竖起在沟道区形成凹型槽沟道(27)，并引进侧向沟道面(18)、侧向沟道面(19)和凹槽底部沟道面(21)，在凹型沟道表面构造出多晶栅(15)为“T”字型形状，“T” 字型多晶栅(15)覆盖侧向沟道面(18)、侧向沟道面(19)和凹槽底部沟道面(21)以及沟道(12)和沟道(13)的顶部表面沟道面（20）和（22），并保证沟道(12)的外侧面(23) 和沟道(13) 的外侧面(24)不被栅氧层和栅覆盖，以便引入应力。
2.根据权利要求1所述的一种T型栅结构的MOS晶体管，其特征在于：所述的凹槽(27)为立方体型，凹槽的数量≥1，T型栅的数量与凹槽数量保持一致。
3.根据权利要求2所述的一种T型栅结构的MOS晶体管，其特征在于：所述的凹槽(27)数量大于1个时，相应的T型栅排列成为“
……”型。
4.根据权利要求1一3中的仼一项所述的一种T型栅结构的MOS晶体管，其特征在于：凹槽宽度a为20 nm～1000nm。
5.根据权利要求1所述的一种T型栅结构的MOS晶体管，其特征在于：沟道(12)和沟道(13)的沟道宽度b为12 nm～300nm。
6.根据权利要求1所述的一种T型栅结构的MOS晶体管，其特征在于：T型栅(15)，NMOS源(2)、NMOS漏(3)区域上淀积金属硅化物，其热膨胀系数比Si高，分别采用硅化钛TiSi2、或硅化钴CoSi2、或硅化镍NiSi向沟道引入应力。
7.根据权利要求1所述的一种T型栅结构的MOS晶体管，其特征在于：高应变（33）氮化硅盖帽层覆盖多晶栅、源漏区域，以及沟道(12)和沟道(13)的外侧面（23）和（24）的沟道表面，进一步增大应力。
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