CN1822337A - 具有锗化硅材料和受应力氮化硅层的衬底 - Google Patents

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Abstract

一种用于制造半导体器件的方法包括在衬底上提供搀杂硅区域，并且在衬底上邻近该搀杂硅区域形成锗化硅材料。受应力氮化硅层被形成在衬底上的搀杂硅区域的至少一部分上。锗化硅层和受应力氮化硅层在衬底上的搀杂硅区域中引入应力。在一个版本中，半导体器件具有源极区域和漏极区域的晶体管，其中源极区域和漏极区域具有锗化硅材料，并且搀杂硅区域形成配置为在源极区域和漏极区域之间导通电荷的沟道。受应力氮化硅层形成在该沟道的至少一部分上，并且根据期望的器件特性可以是受拉应力或压应力的层。

Description

具有锗化硅材料和受应力氮化硅层的衬底
技术领域
本发明涉及具有锗化硅材料和受应力氮化硅层的衬底。
背景技术
在室内对衬底进行处理以制造电路和显示器时，衬底一般被暴露在赋能气体中，赋能气体能够例如在衬底上沉积或刻蚀材料。例如，在化学气相沉积(CVD)处理中，处理气体例如被微波或RF能量赋能，以在衬底上沉积膜。沉积的膜被进一步处理，以在衬底上产生器件，例如金属氧化物半导体场效应晶体管(MOSFET)，它们一般具有源极区域、漏极区域和这二者之间的沟道区域。在沟道区域之上并且被栅极电介质从沟道区域分隔开来的栅极电极控制源极和漏极之间的导通。通过例如降低电源电源、缩小栅极电介质厚度和沟道长度，可以提高这种MOSFET的性能。然而，随着晶体管尺寸缩小，这些方法的效果逐渐减小。例如，缩小沟道长度的优点，例如增加单位面积的晶体管数目和增大晶体管饱和电流，将在非常小的沟道长度时开始被载流子速度饱和效应所抵消。从栅极电介质厚度缩小所得到的好处(例如降低的栅极延迟)被增加的栅极泄露电流和随着时间可能破坏晶体管的隧穿过该电介质的电荷所抵消。降低电源电压允许较低的工作功率，但是降低电源电压受到晶体管阈值电压的限制。
在应变工程(strain engineering)中，所沉积材料的原子晶格被应变以影响材料的属性，应变工程被用来进一步增强晶体管的性能。晶格应变可以增加诸如硅之类的半导体的载流子迁移率，这增加了晶体管的饱和电流，从而提高了它们的性能。可以以多种方式将应变引入到形成在衬底上的材料中。例如，通过沉积具有内部压应力或拉应力的晶体管的组件层，可以在该晶体管的沟道区域中引入局部化的应变或应力。在一种版本中，氮化硅层被用作蚀刻终止层，并且在栅极电极上形成硅化物层时用作隔离层，并且可以被沉积为具有拉应力，该拉应力可以在沟道区域中引入应力。能够在沟道区域中引入应变的分层结构的实施例的示例例如在下述文献中作了描述，该文献整体通过参考结合于此：“Process-Strained SI(PSS)CMOS Technology Featuring 3D Strain Engineering，”Ge et al，IEEE 0-7803-7873-3/2003。然而，这种受应力的层仍不能提供足够的载流子迁移率来满足快速发展的晶体管性能需求。
在另一种方法中，沟道区域的晶格结构可以通过在衬底上形成包括锗化硅的结构而被产生应变。具有这些材料的应变工程以单晶锗和硅晶格结构之间约4.2％的晶格失配为中心。在先准备同质SiGe合金之后，SiGe的电子导电和价电子带结构被良好地建立起来。在GexSi1-x上Si的伪晶(pseudomorphic)沉积的出现将这种理解扩展到应变晶格结构，并且使得能够检查Si的电特性。与松弛的Si晶格结构相比，应变硅一般具有较高的载流子迁移率，这至少部分由于降低后的谷间声子散射(inter-valleyphonon scattering)和较低的有效质量所致。在下述文献中描述了在锗化硅上形成应变Si的示例，该文献整体通过参考结合于此：“Fabrication andAnalysis of Deep Submicron Strained-Si N-MOSFET’S”，Rim et al，IEEETransactions on Electron Devices，Vol.47，No.7，July 2000。
使用锗化硅作为源极和漏极材料来在邻近沟道区域中引入应变以在例如下述文献中公开，这些文献都整体通过引用结合于此：“A LogicNanotechnology Featuring Strained-Silicon，”Thompson et al，IEEE ElectronDevice Letters，Vol.25，No.4 April 2004；和“35％ Drive CurrentImprovement form Recessed-SiGe Drain Extensions on 37 nm Gate LengthPMOS，”Chidambaram et al，IEEE 2004 Symposium on VLSI Technology，Digest of Technical Papers。然而，锗化硅材料并未提供足够的载流子迁移率改善来允许开发具有期望性能的下一代器件。
因此，需要具有经提高的载流子迁移率并能够提供增强的器件性能的晶体管的半导体器件，以及制造这种晶体管的方法。此外，还需要能够在晶体管的沟道区域引入应变的材料，以提供期望的载流子迁移率水平，并且改变沟道的电导性。
发明内容
在一个版本中，用于制造半导体器件的方法包括在衬底上提供搀杂硅区域。在衬底上邻近搀杂硅区域形成锗化硅材料，并且在搀杂硅区域的至少一部分上形成受应力氮化硅层。该锗化硅层和受应力氮化硅层在衬底上的搀杂硅区域中引入应力。在一个实施例中，晶体管被形成在衬底上，该晶体管包括具有锗化硅材料的源极区域和漏极区域。还形成配置为在源极区域和漏极区域之间导通电荷的沟道区域，该沟道区域包括搀杂硅，从而通过锗化硅材料将应变引入到该沟道区域中。或者，沟道区域可以包括锗。受应力氮化硅层被形成在晶体管的至少一部分上，受应力氮化硅层能够在沟道区域中引入应变。锗化硅材料和覆盖受应力氮化硅层将增加沟道区域的载流子迁移率的应变引入到该沟道区域中。
在一个版本中，半导体器件具有源极区域和漏极区域晶体管，其中源极区域和漏极区域具有锗化硅材料。该晶体管具有配置为在源极区域和漏极区域之间导通电荷的沟道区域，该沟道区域包括搀杂硅，从而通过锗化硅材料将应变引入到该沟道区域中。或者，沟道区域可以包括锗。受应力氮化硅层被形成在晶体管的至少一部分上，该受应力氮化硅层能够在沟道区域中引入应变。锗化硅材料和覆盖受应力氮化硅层在沟道区域中引入了增加该沟道区域的载流子迁移率的应变。
附图说明
结合下面的描述、所附权利要求、以及图示了本发明示例的附图，将更好地理解本发明的这些特征、方面和优点。然而，应当理解，每个特征可以总地用在本发明中，而不仅是在具体图示的上下文中，并且本发明包括这些特征的任何组合，在附图中：
图1是具有应变引入材料的晶体管的实施例的横截面侧视图；
图2是沉积室的实施例的截面侧视图；
图3是用于形成半导体器件的方法的实施例的流程图；
图4是具有不同应变引入材料的晶体管的实施例的横截面侧视图，并且示出了引入导沟道区域中的应变线；
图5是引入导沟道区域中的应变与用于增加从具有不同受应变材料的器件的栅极到源极区域和漏极区域的距离的饱和电流的增益之间的关系图；以及
图6a和图6b是利用相邻的氧化硅材料引入到沟道区域中的应变的实施例仿真。
具体实施方式
本发明涉及在衬底400上形成应变引入材料，以提高半导体器件上的晶体管392的性能。图1示出了衬底400上的晶体管392的一个示例，该图示出了MOSFET晶体管392的一般实施例。晶体管392包括源极区域404和漏极区域408，并且沟道区域396配置为在源极和漏极区域404、408之间导通电荷。沟道区域396一般包括搀杂硅，例如包括n型或p型搀杂剂的硅。或者，沟道区域396可以包括除搀杂硅之外的材料，例如锗。栅极氧化物层420和栅极电极424在源极区域和漏极区域404、408之间的沟道区域396的顶上提供。
在一种版本中，应力被引入到晶体管392的沟道区域396中来提高晶体管的性能。所引入的应力增加了沟道区域396中的载流子迁移率，可以认为这至少部分是由于沟道区域396中的降低的谷间声子散射和较低的有效质量所致。已发现将衬底400上的不同材料的应力引入效应组合可以用来有益地设计并提高晶体管392的沟道区域396中的载流子迁移率。通过选择不同类型的应力引入材料及其混合物，即使对于不同类型的晶体管，例如N-MOS和P-MOS型晶体管392，都可以获得最优的性能。
在一种版本中，第一应力引入材料200包括能够在沟道区域396中引入应力的锗化硅材料202。锗化硅材料202期望地形成非常接近沟道区域396，以便在沟道材料中引入晶格应变效应。例如，锗化硅材料202可以与沟道区域396分隔开小于约50纳米，甚至小于约20nm，例如从约10纳米到约20纳米，并且甚至可以触及沟道区域396。在图1所示版本中，锗化硅层202形成在源极区域和漏极区域404、408中的至少一个中，以在相邻沟道区域396上施加应力。有锗化硅材料202引入到沟道区域396中的应力可以至少为1GPa，诸如从约1GPa到约1.3GPa。
可以以适当的方法形成锗化硅材料202，诸如沉积方法。沉积方法期望地形成具有一般化学式Si1-xGex的锗化硅材料202，其中x被选择为在沟道区域396中引入期望的应力，并且从约0.15到约0.3。在一个版本中，利用外延沉积方法形成锗化硅材料202。外延沉积的锗化硅材料202可以能够产生单轴压应力，单轴压应力增强沟道区域396中的载流子迁移率，例如在下述文献中所述，该文献整体通过引用结合于此：“A LogicNanotechnology Featuring Strained-Silicon，”Thompson et al，IEEE ElectronDevice Letters，Vol.25，No.4 April 2004。在一个版本中，例如通过在蚀刻工艺中将凹穴405a、b蚀刻到衬底400中，从而可以在源极区域和漏极区域404、408中形成凹穴405a、b。通过将衬底400暴露给包括例如硅烷的含硅气体和包括例如锗烷的含锗气体，外延生长的锗化硅材料202可以被形成在凹穴405a、405b中。通过提供足以发生反应的热能，例如通过将衬底400加热到足够高温度，气体的组分可以被赋能来在衬底400上形成锗化硅材料202。诸如RF或微波赋能器之类的气体赋能器111也可以或者替换地提供来对沉积气体赋能。在衬底上外延生长锗化硅的方法在例如下述申请中作了描述，该申请整体通过参考结合于此：共同转让给AppliedMaterials的于2002年1月29日授予Khandan等的美国专利No.6,342,453。另一种用于在衬底400上沉积锗化硅材料202的方法在例如下述申请中作了描述，该申请整体通过参考结合于此：共同转让给AppliedMaterials的于2002年7月10日提交的Luo等的美国专利申请公开No.2004/0009680。源极区域和漏极区域404、408中的锗化硅材料202也可以例如搀杂有n型或p型搀杂剂，以提供所期望的晶体管特性。例如，源极区域和漏极区域404、408可以包括NMOS晶体管392的n型搀杂剂和PMOS晶体管392的p型搀杂剂。
已经发现在衬底400上提供对第一应力引入锗化硅材料202的应力引入属性进行增强的第二应力引入材料206能够提供出乎意料的对晶体管392的性能增强。在一个版本中，第二应力引入材料206最好包括受应力层208，该受应力层208将应力施加到晶体管392的沟道区域396。根据期望的晶体管类型和特性，受应力层208可以包括拉应力和压应力。在一个版本中，两个或多个受应力层208a、b、c和d甚至可以在衬底400上组合，以在沟道区域396中提供期望的应力类型和大小。与第二应力引入材料206结合提供锗化硅材料202与只有单一类型的应力引入材料相比提供了提高的载流子迁移率，并且还允许针对不同类型的晶体管392设计所引入的应力，例如N型和P型晶体管392。
在一个版本中，衬底400包括至少一个包含电介质层的受应力层208，例如受应力氮化硅层208a。受应力氮化硅层208a可以通过下述方法形成：该方法提供具有压应力或拉应力的层，例如化学气相沉积法。通过控制多个不同工艺参数或通过对沉积层进行处理，可以在沉积层中设置沉积的氮化硅层208a的应力的类型(即拉或压)和应力级别。在一个版本中，受应力氮化硅层208a具有至少为2.5GPa的压应力绝对值，例如从约2.5GPa到约3.5GPa。在另一个版本中，受应力氮化硅层208a包括至少约1.5GPa的拉应力，例如从1.5GPa到2GPa。在图1所示的一个版本中，受应力氮化硅层208b形成在沟道区域396的至少一部分之上，并且还可以形成在源极区域和漏极区域404、408的至少一部分之上。
在用于沉积受应力氮化硅层的方法的一个版本中，衬底400被暴露给包括含硅气体的第一气体组分和包括含氮气体的第二组分。第一组分和第二组分形成处理气体的反应组分。含硅气体例如可以是硅烷、乙硅烷、三甲硅烷基(TMS)、三(仲甲基氨基)硅烷(TDMAS)、二(叔丁基氨基)硅烷(BTBAS)、二氯硅烷(DCS)、以及它们的组合。含氮气体例如可以是氨、氮、以及它们的组合。另外，处理气体可以包含第三种组分，该组分充当稀释气体，并且一般是非活性气体。稀释气体可以是氮，在这种情况下可以既充当稀释气体又至少部分充当额外的含氮气体源；或者该稀释气体可以是其它非活性气体，例如氦或氩。该气体被RF或微波赋能器之类的赋能器111赋能，以在衬底400上沉积氮化硅。诸如温度、气体赋能器功率电平、气体流和流速及压力之类的工艺参数被选择来提供具有期望的应力类型和大小的受应力氮化硅层208a。受应力氮化硅层208a还可以在沉积之后被处理，以改变该层中的应力，例如通过利用UV或电子束照曝光改变受应力层中的氢的量。用于沉积具有期望的应力类型和幅度的氮化硅和其他层的方法的示例在下述专利申请中作了描述：Balseanu等于2004年11月16日提交的题为“DECOMPOSITION ANDTREATMENT OF TENSILE AND COMPRES SIVE LAYERS”的临时申请No.60/628,600；以及Balseanu等于＿＿提交的题为“TENSILE ANDCOMPRESSIVE STRES SES MATERIALS FOR SEMICONDUCTORS”的美国专利申请＿＿(律师案卷No.9404)。这两个申请都转让给了Applied Materials，并且整体通过参考结合于此。
图3示出了用于形成改进的半导体器件的一般方法，该半导体器件具有应力引入锗化硅材料202和受应力层208。该方法包括在衬底400上形成搀杂硅区域397。例如，搀杂硅区域397可以包括具有n型和p型搀杂剂的硅，并且可以形成沟道区域396的至少一部分。锗化硅材料202形成为与搀杂硅区域397相邻。例如，锗化硅材料202可以形成在与具有搀杂硅的沟道区域396相邻的源极区域和漏极区域404、408中。然后，受应力氮化硅层208a被形成在沟道区域396的至少一部分之上，并且可以包括拉应力或压应力。锗化硅材料202和受应力氮化硅层208a协作以增强半导体器件的性能。
在另一个版本中，受应力层208包括受应力氧化硅层208d。该受应力氧化硅层208d可以通过用于在衬底400上沉积具有拉应力或压应力的氧化硅层的沉积方法而被形成。例如，氧化硅可以通过高深宽比工艺(HighAspect Ratio Process，HARP)而被沉积，该工艺可以包括使用基于O3/四乙氧基硅烷(TEOS)的亚大气压化学气相沉积(SACVD)工艺，例如在下述整体通过参考结合于此的专利申请中对其作了描述：Arghavani等于2004年5月14日提交的并且共同转让给Applied Materials的美国专利申请No.10/846,734。在一个版本中，受应力氧化硅层208d包括至少约800Mpa的拉应力，例如从约800Mpa到约1GPa。在图1所示版本中，受应力氧化硅层208d邻近源极区域和漏极区域404、408形成，并且可以包括例如浅绝缘沟槽412。在一个版本中，衬底400上的另一受应力层208b包括前金属(pre-metal)电介质层452，与受应力氧化硅层208d类似，该层可以通过HARP方法形成，并且还可以利用其他方法形成。前金属电介质层452可以包括具有至少约200MPa的拉应力的受应力电介质层208b，例如从约200MPa到约400Mpa。在图1所示版本中，前金属电介质层452形成在沟道区域396上方，并且形成在受应力氮化硅层208a上。
在另一个版本中，受应力层208包括受应力硅化物层208c，例如硅化镍、硅化钨和硅化钴中的至少一种。该硅化物层208c可以通过适当的金属硅化物沉积方法而被形成，例如物理气相沉积法，并且甚至可以包括是自对准硅化物层的硅化物层。根据期望的晶体管特性，硅化物层208c可以包括压应力或拉应力。在一个实施例中，如图1所示，该硅化物层208c可以形成在源极区域和漏极区域404、408中的一个或多个上来改善与这些区域的电接触。
现在将参考图1描述衬底400上的第一和第二应力引入材料200、206的适当布置。尽管第一和第二应力引入材料200、206被描述为MOSFET392的一部分，但是材料200、206对形成在衬底上的其他结构也是有用的，例如，诸如双极结晶体管、电容器、传感器和执行器之类的其他类型的晶体管。图1中图示的晶体管392包括半导体衬底400，该半导体衬底400例如包括硅。衬底400还可以包括其他半导体材料，例如锗、锗化硅、砷化镓、以及它们的组合。另外，在某些情形中，衬底400可以包括绝缘体。在一个版本中，图1中图示的晶体管392是具有源极区域和漏极区域404、408的负沟道、或者n沟道MOSFET(NMOS)，其中源极区域和漏极区域404、408可以搀杂有VA族元素，例如磷或砷，以形成n型半导体。源极区域和漏极区域404、408中的至少一个包括锗化硅材料202。在NMOS晶体管中，源极区域和漏极区域404、408外的衬底400一般搀杂有IIIA族元素，例如硼，以形成p型半导体。然而，在另一个版本中，MOSFET晶体管392可以包括具有源极区域和漏极区域404、408的正沟道、或者p沟道MOSFET(PMOS)，源极区域和漏极区域404、408搀杂有IIIA族元素以形成p型半导体。在PMOS晶体管中，晶体管392可以包括包含n型半导体的衬底400，或者可以具有阱区(未示出)，该阱区包括形成在包括p型半导体的衬底400上的n型半导体。
在图1示出的版本中，晶体管392包括沟槽412，以在衬底400上的晶体管392和晶体管392的组之间提供隔离，这在技术上被称作浅沟槽隔离。沟槽412一般通过蚀刻工艺在源极区域和漏极区域404、408之前形成。沟槽侧壁衬垫层(未示出)可以例如通过氧化物/氮化物大气中的快速热氧化而被形成在沟槽412中，其也可以使沟槽412上的(或者气体地方的)尖锐角变圆。在一种版本中，沟槽412可以包括受应力层208d，并且可以用具有拉应力的材料416填充，例如受应力的氧化硅材料，其也可以向沟道区域396提供应力。额外的沟槽材料416可以通过例如化学机械抛光去除。
晶体管包括在沟道区域396的顶上并且在源极区域和漏极区域404、408之间的栅极氧化物层420和栅极电极424。在所示版本中，晶体管392还包括在源极区域和漏极区域404、408及栅极电极424顶上的硅化物层432。硅化物层432与下面的源极区域和漏极区域404、408和栅极电极424相比传导性较高，并且有助于通过金属接触428向晶体管392和从晶体管392传送电信号。取决于期望的晶体管特性，硅化物层432还可以包括受应力硅化物层208c，该层具有拉应力和压应力中的至少一种，以在沟道区域396中引入应力。所示晶体管还包括隔离物436和氧化物焊盘层440，它们可以位于栅极电极424的相对侧壁上，以在硅化处理期间保持硅化物层432分离开，从而形成硅化物层432。在硅化期间，连续的金属层(未示出)被沉积在含氧化物的源极区域和漏极区域404、408和栅极电极424、以及含氮化物隔离物436上。该金属与下面源极区域和漏极区域404、408及栅极电极424中的硅反应，以形成硅-金属合金硅化物层，但是较少与隔离物436中的氮化物材料反应。因此，隔离物436允许下面的未反应的金属被蚀刻掉，而不影响硅化物层432中的金属合金。
沟道区域396的长度比栅极氧化物层420的长度短。所测出的源极区域404和漏极区域408的边沿之间的沟道区域396的长度约为90nm或更短，例如，从约90nm到约10nm。随着沟道区域396的长度变短，也被称作晕环(halo)的注入(implant)448可以被反搀杂到沟道区域396中，以防止电荷载流子不可控地从源极区域404跳跃到漏极区域408或者反之。
在图1所示的版本中，氮化硅层388形成在硅化物层432的上方，并且在沟道区域396和栅极电极424上。氮化硅层388一般充当接触蚀刻停止层，并且向沟道区域396提供应力。氮化硅层388可以包括受应力氮化物层208a，该层能够被沉积来形成从压应力到拉应力变化的应力值。氮化硅层388中的应力选择用来选择提供给晶体管392的沟道区域396的应力类型。
在形成氮化硅层388后，电介质层452(也被称作前金属电介质层452)可以被沉积到氮化硅层388上。除了其他材料以外，电介质层452例如可以是硼磷酸盐(phosphosilicate)玻璃、磷硅酸盐玻璃、硼硅酸盐玻璃和磷硅酸盐玻璃。电介质层452可以使用HARP而被形成，该HARP包括与SACVD相结合的O3/TEOS。电介质层452还可以包括受应力电介质层208b，该层包括拉应力或压应力，其在沟道区域396中产生应力。
示例
示例1
在本示例中，晶体管392包括第一和第二应力引入材料200、206，它们被选出并设计来提供最优的PMOS晶体管性能。图4示出了具有包括应力引入材料200的晶体管元件的晶体管392的示例，这些材料根据适于PMOS或NMOS晶体管392的实施例而被标出。在该版本中，第一应力引入材料200包括形成晶体管392的源极区域和漏极区域404、408的锗化硅材料202。锗化硅材料202在图4中被标作元件5。锗化硅材料202可以被搀杂有硼，以提供对晶体管392的进一步增强。锗化硅材料202包括沟道区域392中的约1GPa的应力。在形成锗化硅材料202后，受应力氮化硅层208a被形成在沟道区域396的至少一部分上，并且还可以形成在源极区域和漏极区域404、408的至少一部分上。受应力氮化硅层208a期望地包括压应力，以提供最优的PMOS性能，例如绝对值至少约为2.5GPa的压应力。受压应力的氮化硅层208a在图4中被标作元件2。从而，图4中的元件2和5(即受压应力的氮化硅层208a和锗化硅材料202)协作来在硅沟道392中提供期望的应力，以提供期望的PMOS晶体管组件。受压应力的氮化硅层208a与锗化硅材料202一起在沟道区域396中提供期望的应力，并且提供提高的载流子能力和较大的饱和电流。受压应力的形成材料有益于PMOS结构，这是由于压应力提高了沟道区域396中的空穴迁移率。图4中示出的沟道区域396中的应力线330图示了由第一和第二应力引入材料200、206引入到沟道区域中的应力的类型。
示例2
在本示例中，晶体管392包括第一和第二应力引入材料200、206，它们被选出并设计来提供最优的NMOS晶体管性能。在该版本中，第一应力引入材料200包括形成晶体管392的源极区域和漏极区域404、408的锗化硅材料202，并且该材料可以被搀杂。锗化硅材料202在图4中被标作元件5。在此版本中，锗化硅材料202在沟道区域392中引入约1GPa的应力。在形成锗化硅材料202后，受应力氮化硅层208a被形成在沟道区域396的至少一部分上，并且还可以形成在源极区域和漏极区域404、408的至少一部分上。然而，在该版本中，受应力氮化硅层208a包括受拉应力的氮化硅层208a，其具有至少约1.5GPa的拉应力，例如来自周围。受拉应力的氮化硅层在图4中被标作元件1。拉应力形成材料有益于NMOS结构，这是由于拉应力提高了沟道区域392中的电子迁移率。通过例如形成受应力氧化硅层208c，例如具有至少约800MPa的拉应力的受应力氧化硅隔离沟槽，可以在NMOS晶体管中提供添加的拉应力。受应力氧化硅层208c(浅沟槽隔离电介质)在图4中被标作元件4。例如，通过形成前金属电介质层452，NMOS晶体管还可以包括其他拉应力材料，其中前金属电介质层452包括受拉应力的电介质层208b材料，例如具有至少约800MPa应力的受应力电介质层。前金属电介质层452有时也称作层间电介质，在图4中被标作元件3。因此，在本实施例中，图4中的元件1、3、4和5(即，受拉应力的氮化硅层208a、受拉应力的前金属电介质层452、受拉应力的氧化硅层208c和锗化硅材料202)协作来在硅沟道396中提供期望的应力，以给出期望的NMOS晶体管392性能提高。
示例3
在本示例中，在沟道区域396中引入的应力通过对具有第一和第二应力引入材料200、206的器件的仿真而被确定出，并且被与仅有单种应力引入材料的器件相比较。仿真的结果在图5的坐标图中示出。图5中的坐标图上最下的直线指示出由用于增加从栅极424到源极区域和漏极区域404、408的距离的单种应力引入材料(即源极区域和漏极区域404、408中的锗化硅材料)引入的应力。对于源极区域和漏极区域404、408置于距离栅极424约37nm的位置来说，沟道区域396中的应力约为500MPa，对于源极区域和漏极区域404、408置于距离栅极424仅约20nm的更近位置来说，该应力增加到约900MPa。图5中的坐标图上的中间直线指示由用于增加从栅极424到源极区域和漏极区域404、408的距离的第一和第二应力引入材料200、206(即，源极区域和漏极区域404、408中的锗化硅材料202和受压应力的氮化硅层208a)引入的应力。该图示出了随着从栅极424到源极区域和漏极区域404、408的距离从约37nm减少到约20nm，从稍低于约1000MPa的值增加到约1300MPa的值的应力。该应力出乎意料地远比由锗化硅材料单独引入的应力高，该应力增加了约44％。此外，图5最上面的直线示出了在从栅极424到源极区域和漏极区域404、408的距离增加时，第一和第二材料200、206比只有锗化硅材料增加的饱和驱动电流百分比(％IDSAT)。在从栅极424到源极区域和漏极区域404、408的距离约为37nm时，第一和第二应力引入材料200、206的饱和驱动电流大约45％，在从栅极424到源极区域和漏极区域404、408的距离约为20nm时，该电流增加到约65％。从而，表现出第一和第二应力引入材料200、206的65％饱和电流增益，这些材料在沟道区域396中引入约1300MPa的应力。因此，与仅有锗化硅材料202相比，在增加在沟道区域396中引入的应力和晶体管392的饱和驱动电流方面，第一和第二应力引入材料200、206提供了出乎意料的良好结果。
示例4
在本示例中，针对包括受应力氧化硅层308b对受应力相当少的氧化硅层303的应力引入材料对在沟道区域396中引入的应力进行了仿真。图6a示出了由利用HARP沉积方法(该方法形成受拉应力的氧化硅层)沉积的受应力氮化硅层308b在硅沟道区域396和衬底的其他区域引入的应力。图6b示出了由利用高密度等离子体(HDP)沉积方法沉积的氧化硅层303在硅沟道区域396和衬底的其他区域引入的应力。图6a演示了在邻近硅沟道396提供受拉应力的氧化硅层308b时沟道396受到1000MPa左右非常高的应力。相反，HDP沉积方法和受应力较少的氧化硅材料在沟道区域396中提供了约-200MPa的压应力。因此，受拉应力的氧化硅层308b可以在沟道区域396中提供增加的应力级别，以提供期望的晶体管特性。
在图2中示意性示出了可以用于在衬底上形成材料和层(例如，锗化硅材料202和受应力层208)的衬底处理室80的实施例。尽管示例性室被用来图示本发明，但是也可以使用本领域普通技术人员清楚的具有不同组件和结构的其他室，并且在半导体器件制造工艺中还可以针对不同的步骤使用不同的室。例如，第一室可以被提供来形成第一应力引入材料200，例如外延生长锗化硅材料202，并且衬底400可以被传送到第二室以进行后续处理，后续处理包括沉积第二应力引入材料206，例如受应力氮化硅层208a。因此，本发明的反应不应当被限制于这里提供的室与其他组件的示例性实施例。图2中示出的室80是等离子体增强的化学气相沉积(PE-CVD)室，该室适于处理衬底400，例如硅晶片。例如，合适的室是来自Applied Materials，Santa Clara，California的ProducerSE型室。室80包括围起处理区域100的围壁84，其包括顶板88、侧壁92和底壁96。室80还可以包括衬垫(未示出)，该衬垫衬在处理区域100的周围的围壁84的至少一部分上。
在处理周期中，衬底400由衬底传送装置106(例如，机器人臂)通过入口端口110放置到衬底支撑104上。衬底支撑104可以移动到较低的位置，以加载或卸载。衬底支撑104可以包括被封闭电极105，该电极105用于从引入到该室内的处理气体生成等离子体。衬底支撑104可以由加热器107加热，该加热器107可以是电阻性加热元件(如图所示)、加热灯(未示出)、或者等离子体自身。衬底支撑104一般包括具有朝向衬底的接纳表面的陶瓷结构，并且保护该支撑中的电极105和加热器107免受室环境影响。在使用时，高频电压被施加到电极105，并且DC电压被时间到加热器107。衬底支撑104中的电极105也可以用来利用静电效应将衬底400夹到衬底支撑104。衬底支撑104还可以包括一个或多个环(未示出)，这些环至少部分围绕衬底支撑104上的衬底400的外围。
在衬底400被加载到衬底支撑104上后，衬底支撑104被升高的更接近气体分布器108的处理位置，以在它们之间提供期望的间隔。气体分布器108位于处理区域100的上方，用于在整个衬底400上均匀地分布处理气体。气体分布器108可以能够分别地向处理区域100释放两股独立的处理气体流，第一处理气体和第二处理气体，在这些气体流被引入到处理区域100前不混合它们，或者可以预先混合处理气体，然后将预先混合的处理气体提供给处理区域100。衬底处理室80还包括第一和第二气体供应装置124a、b，以向气体分布器108输送第一和第二处理气体，气体供应装置124a、b每个包括气源128a、b、一个或多个气体导管132a、b、以及一个或多个气阀144a、b。例如，在一个版本中，第一供气件124a包括第一气体导管132a和第一气阀144a，以从气源128a将第一处理气体输送到气体分布器108的第一入口110a，并且第二气体供应装置124b包括第二气体导管132b和第二气阀144b，以从气源128b将第二处理气体输送到气体分布器108的第二入口110b。
处理气体可以利用气体赋能器111将电磁能(例如高频电压能量)耦合到处理气体而被赋能，以从该处理气体中形成等离子体。为了对第一处理气体赋能，电压被施加到(i)衬底支撑104中的电极105、和(ii)第二电极109，第二电极109可能是气体分布器108，或者可能是顶板88或侧壁92。施加到电极105、109的电压将能量容性耦合到处理区域100中的处理气体。在一个版本中，施加到第一电极105的电压频率从约350kHz到约60MHz，并且功率电平从约10W到约1000W。第二电极109可以被接地。
室80还包括排气装置182，用于从室80移除用过的处理气体和副产品，并且在处理区域100中维持预定的处理气体压力。在一个版本中，排气装置182包括接纳来自处理区域100的用过的处理气体的抽气通道184、排气端口185、节流阀186和一个或多个排气泵188，以控制室80内的处理气体的压力。排气泵188可以包括一个或多个涡轮分子泵、低温泵、低真空泵、以及具有多于一个功能的组合功能泵。室80还可以包括穿过室80的底壁96的入口端口或管道(未示出)，以将清洗气体释放到室80内。清洗气体一般从入口端口向上经过衬底支撑104并流动到环形抽气通道。清洗气体用来在处理期间保护衬底支撑104的表面和气体室组件免受不希望的沉积。清洗气体还可以用来以希望的方式影响处理气体流。
室80还包括控制室80的活动性和工作参数的控制器196。控制器196例如可以包括处理器和存储器。处理器执行室控制软件，例如存储在存储器中的计算机程序。存储器可以是硬盘驱动器、只读存储器、闪存或其他类型的存储器。控制器196还可以包括其他组件，例如软盘驱动器和插件架。插件架可以包含单板计算机、模拟和数字输入/输出板、接口板和步进马达控制板。室控制软件包括指令集，指令集指示定时、气体混合、室压力、室温、微波功率电平、高频功率电平、基座位置、以及具体处理的气体参数。室80还包括电源198，用于向各种室组件提供功率，例如，衬底支撑104中的电极105、加热器107或其他室组件。
衬底处理室80还包括温度传感器(未示出)，例如热电偶或干涉计，用于检测室80内的表面温度，例如组件表面或衬底表面。温度传感器能够将其数据分程传递到室控制器196，室控制器196然后可以使用温度数据来例如通过控制衬底支撑104中的电阻加热元件对处理室80内的温度进行控制。
已参考本发明的某些优选版本描述了本发明；然而，本发明也可以有气体版本。例如，本领域的普通技术人员很清楚，应力引入材料200、206可以用在其他类型的衬底和晶体管中。也可以使用应力引入材料和其他材料的其他配置。此外，本领域的普通技术人员也清楚，根据所述实现的参数，也可以使用与所描述的晶体管制造方法、用于形成应力引入材料200、206的方法的那些步骤等同的步骤。因此，所附权利要求的精神和范围不应当限于这里包含的优选版本的描述。

Claims (14)

1.一种用于制造半导体器件的方法，所述方法包括：
(a)在衬底上形成搀杂硅区域；
(b)在所述衬底上邻近所述搀杂硅区域形成锗化硅材料，以在所述搀杂硅区域中引入应力；以及
(c)在所述衬底上至少部分所述搀杂硅区域上形成受应力氮化硅层，以进一步加压所述搀杂硅区域。
2.如权利要求1所述的方法，其中(b)包括下述至少一种：
(i)在所述衬底上外延生长锗化硅材料，所述锗化硅材料具有Si1-xGex化学计量，其中x从约0.15到约0.3；以及
(ii)形成具有Si1-xGex化学计量的锗化硅材料，其中x被选择以在所述搀杂硅区域中引入至少约1GPa的应力。
3.如权利要求1所述的方法，其中(c)包括形成受应力氮化硅层，该层包括：
(i)具有绝对值至少为约2.5GPa的压应力；或
(ii)至少约1.5GPa的拉应力。
4.如权利要求3所述的方法，还包括在所述受应力氮化硅层的至少一部分上形成受应力电介质层，所述受应力电介质层具有至少约200MPa的拉应力。
5.如权利要求4所述的方法，还包括邻近所述锗化硅材料形成受应力氧化硅层，所述受应力氧化硅层具有至少约800MPa的拉应力。
6.如权利要求1所述的方法，还包括在所述锗化硅材料的至少一部分上形成受应力金属硅化物层。
7.如权利要求1所述的方法，
其中步骤(b)包括：(i)形成源极区域和漏极区域中的至少一个包括所述锗化硅材料的晶体管，以及(ii)形成配置为在所述源极区域和漏极区域之间导通电荷的沟道区域，所述沟道区域包括搀杂硅，从而通过所述源极区域和漏极区域中的锗化硅材料将应力引入到所述沟道区域中；并且
其中步骤(c)包括：在所述晶体管的至少一部分上形成受应力氮化硅层，所述受应力氮化硅层能够在所述沟道区域中引入应力，
从而所述锗化硅材料和所述覆盖受应力氮化硅层在所述沟道区域中引入了增加所述沟道区域的载流子迁移率的应力。
8.根据权利要求1或7所述的方法制造的半导体器件。
9.一种半导体器件，包括：
(a)一种晶体管，包括：
(i)包括锗化硅材料的源极区域和漏极区域；以及
(ii)配置为在所述源极区域和漏极区域之间导通电荷的沟道区域，所述沟道区域包括搀杂硅，从而通过所述锗化硅材料将应力引入到所述沟道区域中；和
(b)在所述晶体管的至少一部分上形成受应力氮化硅层，所述受应力氮化硅层能够在所述沟道区域中引入应力，
从而所述锗化硅材料和所述覆盖的受应力氮化硅层在所述沟道区域中引入了增加所述沟道区域的载流子迁移率的应力.
10.如权利要求9所述的器件，包括下述至少一种：
(1)所述源极区域和漏极区域包括外延生长的锗化硅材料，所述锗化硅材料具有Si1-xGex化学计量，其中x从约0.15到约0.3；以及
(2)所述源极区域和漏极区域包括具有Si1-xGex化学计量的锗化硅材料，其中x被选择以在所述沟道区域中引入至少1GPa的应力。
11.如权利要求9所述的器件，其中，所述受应力氮化硅层包括：
(i)具有绝对值至少为约2.5GPa的压应力；或
(iii)至少约1.5GPa的拉应力。
12.如权利要求11所述的器件，还包括在所述受应力氮化硅层的至少一部分上的受应力电介质层，所述受应力电介质层具有至少约200MPa的拉应力。
13.如权利要求11所述的器件，还包括邻近所述漏极区域和源极区域的受应力氧化硅层，所述受应力氧化硅层具有至少约800MPa的拉应力。
14.如权利要求9所述的器件，还包括在所述源极区域和漏极区域的至少一部分上形成受应力金属硅化物层。
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