CN101556482A - 用于调节阈值电压的方法及其电路 - Google Patents

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CN101556482A CN200910127911.XA CN200910127911A CN101556482A CN 101556482 A CN101556482 A CN 101556482A CN 200910127911 A CN200910127911 A CN 200910127911A CN 101556482 A CN101556482 A CN 101556482A
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Abstract

提供了一种用于改变晶体管的阈值电压的方法和电路。该电路包括耦合到开关晶体管、电路晶体管和电阻器的一个端子的感测电路。电阻器的另一端子连接到主体触点。开关晶体管响应于感测电路所感测的输入电压而沿着两条不同路径中的一条导引电流。当开关晶体管沿着一条路径导引第一电流时，第一电流在一个方向上被导引到电阻器并流经该电阻器，而当开关晶体管沿着另一路径导引第二电流时，第二电流在与第一电流相反的方向上被引导到电阻器并流经该电阻器。引导电流相对于电路晶体管的源极处的电势改变了主体的电势。

Description

用于调节阈值电压的方法及其电路
技术领域
本发明一般涉及集成电路，尤其是涉及在集成电路中晶体管的阈值电压。
背景技术
互补金属氧化物半导体(CMOS)低电压放大器用在各种电路应用中，包括电子消费品、电信、机动车、航空等。这些放大器一般连接在反馈配置中，以线性地放大出现在其输入处的电压差。与其它集成电路一样，CMOS低电压放大器根据各种性能参数被描述，例如其中包括共模输入电压、共模抑制比、增益、转换速率(slew rate)、全功率带宽、输入电阻和输出电阻。共模输入电压范围是重要的性能参数，其指示差分放大器以线性方式工作的输入电压范围，即，放大器可操作而放大器内没有任何单独增益级电路进入饱和工作模式的输入电压范围。共模抑制比(CMRR)是相关的性能参数，其被定义为CMOS低电压放大器的开环增益与其共模增益的比。该性能参数是衡量运算放大器对该运算放大器的差分输入上共有的输入信号进行抑制的能力的尺度。
对于CMOS低电压运算放大器，最好在共模输入电压的宽广范围内维持高共模抑制比。这是挑战性的目标，因为用于制造CMOS低电压放大器的工艺一般适合于构造具有高阈值电压的场效应晶体管。图1示出使用5伏CMOS工艺制造的现有技术CMOS低电压运算放大器10，对于该CMOS工艺，场效应晶体管20、22、30、32、34和36的标称阈值电压为大约0.8伏。CMOS低电压运算放大器10包括耦合到差分对负载14和电流源16的晶体管差分对12。差分对12包括P沟道金属氧化物半导体场效应晶体管(MOSFET)20和22，其中P沟道MOSFET 20和22的源极共同连接在一起，而栅极耦合成分别接收输入信号VIN+和VIN-。除了输入信号VIN+和VIN-以外，P沟道MOSFET 20和22的栅极每个都接收共模输入信号VCM。P沟道MOSFET 20和22的源极还电耦合到半导体材料的主体(body)或体(bulk)端子26，运算放大器由该半导体材料制造。P沟道MOSFET20和22的漏极耦合到差分对负载14，差分对负载14耦合成接收工作电势源VEE。作为例子，负载14是电流镜。
电流源16包括耦合在级联配置中的P沟道MOSFET 30、32、34和36，其中P沟道MOSFET 32的漏极通过电流设定电阻器38耦合到工作电势源VEE，而P沟道MOSFET 36的漏极连接到P沟道MOSFET 20和22的源极。P沟道MOSFET 30和34的源极共同耦合成接收工作电势源VCC。P沟道MOSFET 30和34的栅极连接在一起并连接到P沟道MOSFET 32的漏极。P沟道MOSFET 32和36的栅极连接在一起并用于接收偏置电压VBIAS。在工作中，可施加到差分对12的最大共模输入电压VCM，MAX由等式1(EQT.1)给出：
VCM，MAX＝VCC-(|Vtho|+2＊Vdsat)            EQT.1
其中：
VCC是放大器的上电源(upper supply)或上电源轨(伏)；
Vtho是在主体和源极端子两端具有零电势的阈值电压(伏)；以及
Vdsat是P沟道MOSFET的饱和电压(伏)。
对于其中上电源轨为1.8伏且P沟道MOSFET的饱和电压为大约100毫伏的5伏CMOS工艺，最大共模输入电压VCM，MAX为约0.8伏。
可施加到差分对12的最小共模输入电压VCM，MIN由等式2(EQT.2)给出：
VCM，MIN＝VEE+VDIFFLD-|Vtho|            EQT.2
其中：
VEE是放大器的下电源(lower supply)或下电源轨(伏)；
VDIFFLD是在差分对负载14两端的电压降(伏)；以及
Vtho是在主体和源极端子两端具有零电势的阈值电压(伏)。
对于其中下电源轨为0伏且差分对负载14两端的电压降为大约100毫伏的5伏CMOS工艺，最小共模输入电压VCM，MIN为约-0.5伏。因此，共模输入电压范围为约1.3伏。
这种电路的缺点是，用于增加最大共模输入电压VCM，MAX的技术也增加了最小共模输入电压VCM，MIN。因为最大和最小共模输入电压都增加了，所以共模输入电压范围没有增加。
限制电路例如运算放大器的共模范围的另一参数是组成电路的晶体管的阈值电压。当这些电路的阈值电压大时，参数例如共模范围退化(degrade)。该限制也适用于其它模拟和数字电路。
因此，具有用于增加共模输入电压范围的电路和方法将是有利的。此外，所述电路和方法调节电路中的晶体管的阈值电压将是有利的。该电路和方法实现起来有时间和成本效率将是进一步有利的。
附图说明
从下列详细描述的阅读中结合附图将更好地理解本发明，其中相似的参考数字表示相似的元件，且其中：
图1是现有技术CMOS运算放大器的电路示意图；
图2是根据本发明的实施方式在第一开关配置中的CMOS运算放大器的电路示意图；
图3是根据本发明的实施方式在第二开关配置中的图2的CMOS运算放大器的电路示意图；
图4是根据本发明的另一实施方式的CMOS运算放大器的电路示意图；以及
图5是根据本发明的另一实施方式的CMOS运算放大器的电路示意图。
具体实施方式
通常，本发明提供了一种方法和结构，其用于调节晶体管的阈值电压并增加电路例如运算放大器、比较器、微处理器、控制器、传感器、驱动器等的共模输入电压范围。应注意，阈值电压可被向上调节，即增加，或被向下调节，即降低。根据实施方式，本发明包括一种用于通过响应于输入信号而引导经过电阻的电流来改变晶体管的阈值电压的方法，其中电流改变半导体材料的主体区的电势。应注意，主体区指半导体材料的体，其中形成晶体管的栅极、源极和漏极。例如，P沟道器件的主体区可为N阱，即，半导体材料中N型传导性的掺杂区，其中源极和漏极在N阱中形成，而栅极控制源极区和漏极区之间的沟道的形成，源极区和漏极区在N阱中形成。N沟道器件的主体区可为P阱，即，半导体材料中P型传导性的掺杂区，其中源极和漏极在P阱中形成，而栅极控制在该P阱中形成的源极区和漏极区之间的沟道的形成。可选地，主体区可为形成晶体管的源极和漏极的半导体材料的主体，其中栅极控制源极区和漏极区之间的沟道的形成。半导体材料的主体可为外延层或半导体基底材料。
根据本发明的另一实施方式，提供了第一电流，该第一电流响应于共模输入电压大于参考信号而沿着第一路径流动。第一电流响应于共模输入电压范围小于参考信号而沿着第二路径流动。当第一电流沿着第二路径流动时，第二和第三电流通过取得分离的面积乘数(areamultiplier)和第一电流的乘积而产生。第四电流通过放大第二电流或使第二电流与另一面积乘数相乘而产生。当第一电流沿着第一路径流动时，提供了用于使第一电压大于半导体材料的主体或主体区的电压的第五电流。当第一电流沿着第二路径流动时，第三、第四和第五电流用于使第一电压小于半导体材料的主体的电压。
根据本发明的另一实施方式，一电路包括具有共同耦合的源极的晶体管差分对。第一和第二电流源通过共同耦合的源极分别耦合到第一和第二开关，而第三和第四电流源分别通过第三和第四开关耦合到运算放大器的体或主体端子。共模感测电路耦合到共同耦合的源极，而偏压电阻器耦合在主体端子和共同耦合的源极之间。
根据本发明的另一实施方式，运算放大器包括具有共同连接在一起的载流电极的晶体管差分对。共模感测电路连接到共同连接的载流电极。开关晶体管连接到共模感测电路，而共模感测电路和开关晶体管耦合到电流源。偏压电阻器耦合在共同连接的载流电极和主体端子之间。
应进一步注意，晶体管的栅极也称为栅极电极或控制电极，而晶体管的漏极和源极也称为漏极电极和源极电极或载流电极。
图2是根据本发明的实施方式在第一开关配置中的CMOS低电压运算放大器100的电路示意图。在图2中示出的是包括P沟道MOSFET 104和106的差分对102，P沟道MOSFET 104和106具有耦合在一起的源极、耦合到差分对负载108的漏极、耦合到主体或体端子116的主体或主体区、以及用作CMOS低电压运算放大器100的输入110和112并耦合成接收输入共模信号VCM的栅极。P沟道MOSFET 104和106的栅极一般还耦合成分别接收输入信号VIN+和VIN-。差分对负载108可由有源负载或无源负载组成。差分对的负载的类型对本领域技术人员是已知的。例如，差分对负载108可为电流镜。偏压电阻器114的一个端子在节点115连接到P沟道MOSFET 104和106的源极，而偏压电阻器114的另一端子连接到主体或体端子116。开关118耦合在主体端子116和电流源120的端子之间。电流源120的另一端子耦合成接收工作电势源例如电势VEE。开关122耦合在主体端子116和电流源124的端子之间。电流源124的另一端子耦合成接收例如工作电势源VEE。
如本领域技术人员认识到的，在标准CMOS工艺中，每个P沟道MOSFET都具有栅极、源极、漏极和体或主体。通过栅极电极或端子产生与栅极的接触，通过源极电极或端子产生与源极的接触，通过漏极电极或端子产生与漏极的接触，以及通过主体电极或端子产生与体或主体的接触。一般来说，对于具有源极的每个P沟道MOSFET，将有主体连接。
共模感测电路128耦合到节点115。共模感测电路128具有耦合成接收参考电压VREF的参考端子以及在节点115连接到P沟道MOSFET 104和106的源极和偏压电阻器114的一个端子的电流感测端子。根据本发明的实施方式，共模感测电路128包括连接到开关控制电路131的P沟道电流感测MOSFET 130。P沟道感测MOSFET 130具有用作共模感测电路128的参考端子的栅极、耦合到开关控制电路131的电流感测输入的漏极、以及在节点115耦合到P沟道MOSFET104和106的源极和偏压电阻器114的一个端子的源极。开关控制电路131具有耦合到开关132和118的输出133以及耦合到开关136和122的输出135。
P沟道MOSFET 130的源极还通过开关132耦合到电流源14的一个端子。电流源134的另一端子耦合成接收工作电势源VCC。因此，P沟道MOSFET 104和106的源极以及偏压电阻器114的一个端子通过开关132耦合到电流源134。P沟道晶体管104、106和130的源极以及偏压电阻器114的一个端子还通过开关136连接到电流源138的端子，而电流源138的另一端子耦合成接收工作电势源VCC。此外，P沟道晶体管104、106和130的源极以及偏压电阻器114的一个端子通过电流源140耦合成接收工作电势源VCC。
应注意，图2示出CMOS低电压运算放大器100，其具有在关闭位置的开关118和132以及在打开位置的开关122和136。另一方面，图3示出CMOS低电压运算放大器100，其具有在打开位置的开关118和132以及在关闭位置的开关122和136。为了清楚起见，描述了在图2中示出的CMOS低电压运算放大器100的配置的操作(即，当开关118和132关闭而开关122和136打开时)，后面是具有在图3中示出的配置的CMOS低电压运算放大器100的描述(即，当开关118和132打开而开关122和136关闭时)。
再次参考图2，当共模输入电压VCM大于参考电压VREF时，共模感测电路128的P沟道感测MOSFET 130传导流到开关控制电路131的电流感测输入的漏极电流。响应于漏极电流，开关控制电路131产生通过输出133传输到开关132和118的控制信号。此外，开关控制电路131产生传输到开关136和122的控制信号。通过输出133传输的控制信号关闭开关132和118，而通过输出135传输的控制信号打开开关136和122。由于开关132和118关闭，开关136和122打开，且共模输入电压VCM大于参考电压VREF，在每个P沟道MOSFET104和106的源极处的电压大于半导体材料的主体电压(VBODY)，CMOS低电压运算放大器100由该半导体材料制造。电流I134从电流源134流到节点115。此外，偏压电流IT从电流源140流到节点115。偏压电流IT在P沟道MOSFET 104和106之间分开，以便电流IT/2从每个P沟道MOSFET 104和106的源极流到漏极。因此，电流I134被引导到节点115，接着通过节点115，通过偏压电阻器114、主体触点116和电流源120流到工作电势源VEE。在偏压电阻器114两端由电流I134产生的电势产生小于零的输入对主体到源极电势(input pairbody-to-source potential，VBS)，即，晶体管104和106的主体到源极电势VBS小于零。因此，通过关闭开关118和132并打开开关122和136来引导电流I134经过偏压电阻器114将主体电势降低到小于晶体管104和106的源极处的电势。这使输入晶体管104和106的有效阈值电压(Vth)低于其标称值Vtho，这增加了可由CMOS低电压运算放大器100获得的最大共模输入电压。
现在参考图3，响应于共模感测电路128感测到共模输入电压VCM小于参考电压VREF，共模感测电路128的P沟道感测MOSFET130实质上是非传导的，即，实质上为零的漏极电流流到开关控制电路131的电流感测输入。响应于实质上为零的漏极电流，开关控制电路131产生通过输出133传输到开关118和132的禁止控制信号以及通过输出135传输到开关122和136的启动控制信号。通过输出133传输的禁止控制信号打开开关118和132，而通过输出135传输的启动控制信号关闭开关122和136。由于共模输入电压VCM小于参考电压VREF，开关118和132打开，而开关122和136关闭。在此条件下，P沟道MOSFET 104和106的源极处的电压小于半导体材料的主体电压(VBODY)，CMOS低电压运算放大器100由该半导体材料制造。电流I124从电流源124流到主体触点116，以改变半导体材料或基底的电势。与图2中示出的配置相同，偏压电流IT从电流源140流到节点115并在P沟道MOSFET 104和106之间分开，以便电流IT/2从每个P沟道MOSFET 104和106的源极流到漏极。电流I124被引导到主体触点116，并从主体触点116通过偏压电阻器114、节点115和电流源138流到工作电势源VCC。在偏压电阻器114两端由电流I124产生的电势产生大于零的输入对主体到源极电势(VBS)，即，晶体管104和106的主体到源极电势VBS大于零。因此，通过打开开关118和132并关闭开关122和136来引导电流I124经过偏压电阻器114增加了主体电势，使得它大于晶体管104和106的源极处的电势。这使输入晶体管104和106的有效阈值电压(Vth)大于其标称值Vtho，这降低了可由CMOS低电压运算放大器100获得的最小共模输入电压。因此，根据本发明的实施方式的CMOS低电压运算放大器100具有可控的双向主体偏压，该双向主体偏压使P沟道MOSFET晶体管104和106的有效阈值电压以这样的方式变化，以便赋予放大器100最宽的共模输入电压范围，同时维持良好的共模抑制比。
虽然使用P沟道MOSFET描述了CMOS低电压运算放大器100，但这不是本发明的限制。图4是CMOS低电压运算放大器150的电路示意图，其中P沟道MOSFET 104、106和130由N沟道MOSFET104A、106A和130A代替。CMOS低电压运算放大器150的操作类似于CMOS低电压运算放大器100的操作。
图5是根据本发明的另一实施方式的CMOS低电压运算放大器200的电路示意图。CMOS低电压运算放大器200包括具有P沟道MOSFET 104和106的差分对102、耦合在P沟道MOSFET 104和106的源极和主体端子116之间的偏压电阻器114、电流源140、差分对负载108和共模感测电路128。作为例子，共模感测电路128是P沟道MOSFET 130。电流源202具有连接到P沟道MOSFET 130的源极的一个端子和耦合成接收工作电势源VCC的另一端子，而电流源204具有连接到P沟道MOSFET 130的漏极的一个端子和耦合成接收工作电势源VEE的另一端子。P沟道MOSFET 104、106和130的源极、偏压电阻器114的一个端子以及电流源140的一个端子共同耦合在一起以形成节点230。CMOS低电压运算放大器200进一步包括开关晶体管206，开关晶体管206具有连接到电流乘法器电路208的漏极以及耦合到P沟道开关晶体管130的漏极并通过电流源204耦合成接收工作电势源VEE的源极。
电流乘法器电路208包括P沟道MOSFET 210、212和214，这些P沟道MOSFET具有共同连接到在一起并连接到P沟道MOSFET206和210的漏极的栅极以及耦合成接收工作电势源VCC的源极。P沟道MOSFET 210、212和214按规定尺寸制造成分别具有源极面积乘数D、B和A。优选地，P沟道MOSFET 212和214的源极面积相对于P沟道MOSFET 210的源极面积按规定尺寸制造。因此，P沟道MOSFET 210的源极面积为一或单位一(one or unity)。P沟道MOSFET 214的漏极连接到主体端子116。P沟道MOSFET 212的漏极耦合到电流乘法器电路218，电流乘法器电路218包括N沟道MOSFET 220和222。相对于P沟道MOSFET 210的源极面积，N沟道MOSFET 222按规定尺寸制造成具有等于C的面积乘数。N沟道MOSFET 220和222的栅极共同连接到在一起并连接到N沟道MOSFET 220的漏极，该漏极连接到P沟道MOSFET 212的漏极。N沟道MOSFET 222的漏极连接到P沟道MOSFET 104、106和130的源极以及偏压电阻器114的一个端子。MOSFET 220和222的源极耦合成接收工作电势源VEE。P沟道MOSFET 210、212和214的栅极通过上拉(pull-up)电流源224耦合成接收工作电势源VCC，而N沟道MOSFET 220和222的栅极通过下拉电流源226耦合成接收工作电势源VEE。主体端子116通过电流源228耦合成接收工作电势源VEE。主体端子116还连接到P沟道MOSFET 104和106的主体或主体区。
在工作中，共模感测电路128感测共模输入电压VCM并将它与已知的参考电压VREF进行比较。作为例子，电压VREF等于地电势。响应于共模输入电压VCM大于参考电压VREF，在P沟道MOSFET 104和106的源极处的电压大于半导体材料的主体电压(VBODY)，CMOS低电压运算放大器200由该半导体材料制造。在此条件下，P沟道MOSFET 130导通并传导电流，而N沟道MOSFET 206断开且不传导电流。实质上等于(I1-I2)的电流流到节点230，以改变半导体材料或基底的主体或主体区的电势，CMOS低电压运算放大器由该半导体材料或基底制造。优选地，电流I1被设定为大于电流I2。偏压电流IT从电流源140流到节点230并在P沟道MOSFET 104和106之间分开，以便电流IT/2从每个P沟道MOSFET 104和106的源极流到漏极。电流(I1-I2)从节点230通过偏压电阻器114、主体触点116和电流源228流到工作电势源VEE。电流源228产生的电流被标为电流I3。因此，电流I3等于电流(I1-I2)。在偏压电阻器114两端由电流I3形成的电势产生小于零的输入对主体到源极电势(VBS)，即，晶体管104和106的主体到源极电势VBS小于零。因此，引导电流(I1-I2)通过偏压电阻器114将主体电势增加到大于晶体管104和106的源极处的电势。这使输入晶体管104和106的有效阈值电压(Vth)低于其标称值Vtho，这增加了可由CMOS低电压运算放大器200获得的最大共模输入电压。
应进一步注意，电流源224和226被包括，使得当P沟道MOSFET 130导通并传导电流而N沟道MOSFET 206断开且不传导电流时，P沟道MOSFET 210、212和214的栅极和N沟道MOSFET220和222的栅极不保持浮动(float)。更具体地，当P沟道MOSFET 130导通并传导电流而N沟道MOSFET 206断开且不传导电流时，电流源224向工作电势源VCC提供上拉路径，而电流源226向工作电势源VEE提供下拉路径，使得P沟道MOSFET 210、212和214的栅极处于电势VCC，而N沟道MOSFET 220和222的栅极处于电势VEE。应注意，电流源224和226是可选的部件，其可以或可以不包括在CMOS低电压运算放大器200内。
响应于共模感测电路128感测到共模输入电压VCM小于参考电压VREF，共模感测电路128与电流乘法器电路208和218、偏压电阻器114以及电流源202、204、224、226和228协作，CMOS低电压运算放大器200将半导体材料的主体电压或电势(VBODY)改变到高于P沟道MOSFET 104和106的源极处的电压或电势，CMOS低电压运算放大器200由该半导体材料制造。在此条件下，P沟道MOSFET130断开，因此实质上不传导电流。N沟道MOSFET 206导通并传导电流I2。因为N沟道MOSFET 206导通并传导电流，它实质上传导来自电流源204的所有电流。流经N沟道MOSFET 206的电流I2被镜像到P沟道MOSFET 212并与面积乘数B相乘。因此，从P沟道MOSFET 212的漏极流出的电流是B＊I2。这里，电流I2被放大了源极面积乘数B倍。类似地，流经N沟道MOSFET 206的电流I2被镜像到P沟道MOSFET 214并与面积乘数A相乘。因此，等于A＊I2的电流从P沟道MOSFET 212的漏极流出，并被引导或导引到主体端子116。这里，电流I2被放大了源极面积乘数A倍。从P沟道MOSFET212的漏极流出的电流被镜像到N沟道MOSFET 222并与面积乘数C相乘。因此，等于B＊C＊I2的电流流经N沟道MOSFET 222。这里，电流I2被放大了源极面积乘数B倍后又被放大了源极面积乘数C倍。应注意，电流IT从电流源224流出并在P沟道MOSFET 104和106之间分开，以便电流IT/2从每个P沟道MOSFET 104和106的源极流到漏极。在节点230处使用基尔霍夫(Kirchhoff)电流定律(KCL)产生：
I1+A＊I2-I3+IT-IT/2-IT/2-B＊C＊I2＝0        EQT.3
I1+A＊I2-I3-B＊C＊I2＝0                     EQT.4
I1+A＊I2＝B＊C＊I2+I3                       EQT.5
将EQT.6代入EQT.5中得到EQT.7-10：
I3＝I1-I2                                   EQT.6
I1+A＊I2＝B＊C＊I2+I1-I2                    EQT.7
A＊I2＝B＊C＊I2-I2                          EQT.8
A＊I2+I2＝B＊C＊I2                          EQT.9
B＊C＝A+1                                   EQT.10
其中：
I1是从电流源202流出的电流；
I2是从电流源204流出的电流；
I3是从电流源228流出的电流；
A是P沟道MOSFET 214的源极面积乘数；
B是P沟道MOSFET 212的源极面积乘数；以及
C是N沟道MOSFET 222的源极面积乘数。
因此，CMOS低电压运算放大器200设计成使得电流I3等于电流I1和I2之间的差(即，I3＝I1-I2)，而源极面积乘数B和C的乘积等于1加上源极面积乘数A的和(即，B＊C＝A+1)。在这些条件下操作，等于(A＊I2-I3)的电流从主体触点116通过偏压电阻器114流到节点230。这里，源极面积乘数将电流I2放大了源极面积乘数A倍。在偏压电阻器114两端由电流(A＊I2-I3)形成的电势产生大于零的输入对主体到源极电势(VBS)，即，晶体管104和106的主体到源极电势VBS大于零。因此，引导电流(A＊I2-I3)通过偏压电阻器114将主体电势降低到小于晶体管104和106的源极处的电势。这使输入晶体管104和106的有效阈值电压(Vth)大于其标称值Vtho，这降低了可由CMOS低电压运算放大器200获得的最小共模输入电压。因此，根据本发明的实施方式的CMOS低电压运算放大器200具有可控的双向主体偏压，该双向主体偏压使P沟道MOSFET晶体管104和106的有效阈值电压以给放大器200最宽的共模输入电压范围同时维持良好的共模抑制比的方式变化。
类似于CMOS低电压运算放大器100，CMOS低电压运算放大器200可更改成使得P沟道MOSFET 104、106、130、210、212和214由N沟道MOSFET代替，而N沟道MOSFET 206、220和222由P沟道MOSFET代替，电流源的极性和开关的配置根据本发明的另一实施方式形成CMOS低电压运算放大器。
到现在应认识到，提供了用于改变电路的晶体管的阈值电压的电路和方法。根据本发明的实施方式，提供了运算放大器和用于增加运算放大器的输入共模电压范围的方法。根据本发明的其它实施方式，电流被引导或导引以可控制地和双向地改变半导体材料或基底的主体电势，运算放大器由该半导体材料或基底制造。当共模输入电压大于参考电压时，通过降低运算放大器的输入晶体管的有效阈值电压来扩展或增加共模输入电压范围，而当共模输入电压小于参考电压时，通过增加运算放大器的输入晶体管的有效阈值电压来扩展或增加共模输入电压范围。当共模输入电压大于参考电压时，一电流在一个方向上被引导或导引而通过电阻器；而当共模输入电压小于参考电压时，另一电流在相反的方向上被引导或导引而通过电阻器。引导电流通过电阻器改变了半导体材料或基底的主体或主体区的电势，运算放大器由该半导体材料或基底制造，这改变了运算放大器的输入晶体管的有效阈值电压。
虽然这里公开了某些优选实施方式和方法，但从前述公开中对本领域技术人员应明显的是，可对这样的实施方式和方法进行变化和更改，而不偏离本发明的实质和范围。意图是应将本发明仅仅限制到所附权利要求以及可适用的法律的条例和法则所要求的程度。

Claims (10)

1.一种用于改变晶体管的阈值电压的方法，所述方法包括通过响应于输入信号而引导第一电流或第二电流中的一个经过电阻器来改变半导体材料的主体区的电势。
2.如权利要求1所述的方法，其中引导第一电流或第二电流中的一个的所述步骤包括响应于所述输入信号大于参考信号而在第一方向上引导所述第一电流经过所述电阻器。
3.如权利要求2所述的方法，其中引导第一电流或第二电流中的一个的所述步骤包括响应于所述输入信号小于所述参考信号而在第二方向上引导所述第二电流经过所述电阻器。
4.如权利要求1所述的方法，其中所述输入信号是共模输入电压，且其中引导第一电流或第二电流中的一个的所述步骤包括响应于所述共模输入信号大于参考信号而在第一方向上引导所述第一电流经过所述电阻器。
5.一种用于改变晶体管的阈值电压的方法，所述方法包括：
提供第一电流，所述第一电流响应于输入信号大于参考信号而沿着第一路径流动，其中所述第一电流响应于所述输入信号小于所述参考信号而沿着第二路径流动；
当所述第一电流沿着所述第二路径流动时，从所述第一电流形成第二电流；
提供沿着第三路径流动的第三电流；
提供沿着第四路径流动的第四电流；
当所述第一电流沿着所述第一路径流动时，使用所述第一电流和所述第四电流来使第一电压大于第二电压；以及
当所述第一电流沿着所述第二路径流动时，使用所述第二电流和所述第三电流来使所述第一电压小于所述第二电压。
6.如权利要求5所述的方法，其中所述第一电压是场效应晶体管的源极处的电压，而所述第二电压是所述场效应晶体管的体半导体材料的电压。
7.如权利要求6所述的方法，其中形成第二电流的所述步骤包括使所述第一电流乘以第一面积乘数以形成所述第二电流，并使所述第一电流乘以第二面积乘数以形成所述第三电流。
8.一种电路，包括：
晶体管差分对，其中所述晶体管差分对的每个晶体管都具有源极、漏极和栅极，且其中所述晶体管差分对的每个晶体管的所述源极共同耦合在一起；
主体端子；
第一开关和第二开关，所述第一开关和所述第二开关耦合到所共同耦合的源极；
第一电流源和第二电流源，所述第一电流源和所述第二电流源分别耦合到所述第一开关和所述第二开关；
第三开关和第四开关，所述第三开关和所述第四开关耦合到所述电路的所述主体端子；
第三电流源和第四电流源，所述第三电流源和所述第四电流源分别耦合到所述第三开关和所述第四开关；
共模感测电路，其耦合到所述晶体管差分对的所共同耦合的源极；以及
电阻器，其耦合在所述主体端子和所述晶体管差分对的所共同耦合的源极之间。
9.如权利要求8所述的电路，其中所述共模感测电路包括：
晶体管，其具有控制电极以及第一载流电极和第二载流电极，所述控制电极耦合成接收参考电压，而所述第一载流电极通过所述第一开关耦合到所述第一电流源；以及
开关控制电路，其具有电流感测输入、第一开关控制输出和第二开关控制输出，所述电流感测输入耦合到所述晶体管的所述第二载流电极，所述第一开关控制输出耦合到所述第一开关和所述第三开关，以及所述第二开关控制输出耦合到所述第二开关和所述第四开关。
10.一种电路，包括：
晶体管差分对，其中所述晶体管差分对的每个晶体管都具有控制电极、第一载流电极和第二载流电极，且其中所述晶体管差分对的每个晶体管的所述第一载流电极共同耦合在一起；
主体端子；
共模感测电路，其具有第一端子、第二端子和第三端子，所述第一端子耦合成接收参考电压，而所述第二端子耦合到所述晶体管差分对的所述第一载流电极；
第一电流源，其具有第一端子和第二端子，所述第一端子耦合到所述共模感测电路的所述第二端子，而所述第一电流源的所述第二端子耦合成接收第一工作电势源；
第二电流源，其具有第一端子和第二端子，所述第一端子耦合到所述共模感测电路的所述第三端子，而所述第二端子耦合成接收第二工作电势源；
开关晶体管，具有控制电极、第一载流电极和第二载流电极，其中所述第一载流电极耦合到所述第二电流源和所述共模感测电路的所述第三端子；以及
电阻器，其耦合在所述晶体管差分对的所述源极和所述主体端子之间，所述电阻器具有第一端子和第二端子。
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