FR3115427A1

FR3115427A1 - Amplificateur opérationnel

Info

Publication number: FR3115427A1
Application number: FR2009059A
Authority: FR
Inventors: Philippe Pignolo; Pawel FIEDOROW; Vincent Rabary
Original assignee: STMicroelectronics Grenoble 2 SAS
Current assignee: STMicroelectronics Grenoble 2 SAS
Priority date: 2020-09-07
Filing date: 2020-09-07
Publication date: 2022-04-22
Also published as: US11632091B2; US20220077831A1

Abstract

Amplificateur opérationnel La présente description concerne une paire différentielle (200) pour un étage d'entrée d'un amplificateur opérationnel comprenant : deux branches (201, 202) identiques en parallèle comportant chacune un premier transistor MOS (T1) et un deuxième transistor MOS (T3) à canal de même type, montés en cascode et ayant chacun une grille reliée à une même entrée correspondante (in_n, in_p) de la paire différentielle; et un circuit configuré (204) pour appliquer à chacun des premiers transistors (T1) une différence de potentiels entre une source et une région de formation de canal dudit premier transistor (T1). Figure pour l'abrégé : Fig. 2

Description

Amplificateur opérationnel

La présente description concerne de façon générale les amplificateurs opérationnels, et plus particulièrement un étage d'entrée d'un amplificateur opérationnel.

Les amplificateurs opérationnels sont couramment utilisés dans des dispositifs ou des circuits électroniques. Un amplificateur opérationnel comprend généralement un étage d'entrée, un ou plusieurs étages de gain, un étage de sortie et éventuellement un ou plusieurs étages intermédiaires.

On s'intéresse plus particulièrement ici aux amplificateurs opérationnels dont l'étage d'entrée comprend au moins une paire différentielle en technologie CMOS ("Complementary Metal Oxide Semiconductor" – métal oxyde semiconducteur complémentaire), par exemple aux amplificateurs opérationnels rail-à-rail ("rail-to-rail") dont l'étage d'entrée comprend une paire différentielle à transistors MOS à canal P, ou transistors PMOS, en parallèle d'une paire différentielle à transistors MOS à canal N, ou transistors NMOS.

Les paires différentielles de ces amplificateurs opérationnels connus présentent un décalage d'entrée ("input offset") qui n'est pas souhaitable.

Il existe un besoin de pallier tout ou partie des inconvénients des amplificateurs opérationnels connus, et en particulier des inconvénients des paires différentielles connues utilisées dans des étages d'entrée d'amplificateurs opérationnels. Notamment, il serait souhaitable de disposer d'une paire différentielle adaptée à une utilisation dans un étage d'entrée d'un amplificateur opérationnel qui présente un décalage d'entrée qui ne varie pas avec une valeur de mode commun appliquée entre les entrées de la paire différentielle.

Ainsi, un mode de réalisation pallie tout ou partie des inconvénients des amplificateurs opérationnels connus.

Par exemple, un mode de réalisation pallie tout ou partie des inconvénients des étages d'entrée connus des amplificateurs opérationnels.

Par exemple, un mode de réalisation pallie tout ou partie des inconvénients des paires différentielles connues adaptées à une utilisation dans des étages d'entrées d'amplificateurs opérationnels.

Par exemple, un mode de réalisation prévoit une paire différentielle adaptée à une utilisation dans un étage d'entrée d'un amplificateur opérationnel, pour laquelle le décalage d'entrée est indépendant d'une valeur de mode commun appliqué entre des entrées de la paire différentielle.

Un mode de réalisation prévoit une paire différentielle pour un étage d'entrée d'un amplificateur opérationnel comprenant :
deux branches identiques en parallèle comportant chacune un premier transistor MOS et un deuxième transistor MOS à canal de même type, montés en cascode et ayant chacun une grille reliée à une même entrée correspondante de la paire différentielle ; et
un circuit configuré pour appliquer à chacun des premiers transistors une différence de potentiels entre une source et une région de formation de canal dudit premier transistor.

Selon un mode de réalisation, un rapport de dimensions de chaque premier transistor est X fois plus grand qu'un rapport de dimensions de chaque deuxième transistor.

Selon un mode de réalisation, X est compris dans la plage allant de 4 à 10, de préférence dans la plage allant de 5 à 6.

Selon un mode de réalisation, la différence de potentiels est configurée pour augmenter, en valeur absolue, un seuil de mise en conduction des premiers transistors.

Selon un mode de réalisation, la différence de potentiels est configurée pour que les premiers transistors soient en saturation.

Selon un mode de réalisation, la différence de potentiels est configurée pour qu'une valeur absolue d'une tension drain-source de chaque premier transistor soit supérieure à une valeur absolue d'une tension grille-source dudit premier transistor moins une valeur absolue du seuil de mise en conduction dudit premier transistor.

Selon un mode de réalisation :
dans chaque branche, le premier transistor a une source reliée à une première extrémité de ladite branche ;
dans chaque branche, le deuxième transistor a un drain relié à une deuxième extrémité de ladite branche par une charge active de ladite branche ;
les premières extrémités des branches sont reliées à un premier noeud d'application d'un potentiel continu par une source de courant ; et
les deuxièmes extrémités des branches sont reliées à un deuxième noeud d'application d'un deuxième potentiel continu.

Selon un mode de réalisation, la charge active de chaque branche comprend une résistance en série avec un troisième transistor MOS à canal de type opposé à celui des premiers et deuxièmes transistors, la résistance étant reliée à la deuxième extrémité de la branche et un drain du troisième transistor étant relié à un drain du deuxième transistor de ladite branche, les troisièmes transistors étant en miroir d'un même quatrième transistor MOS.

Selon un mode de réalisation, la source de courant comprend un transistor MOS à canal du même type que celui des premiers et deuxièmes transistors, ledit transistor ayant une grille configurée pour recevoir un potentiel de polarisation.

Selon un mode de réalisation, ledit circuit comprend :
un transistor MOS à canal du même type que celui des premiers et deuxièmes transistors, ledit transistor ayant une source reliée au premier noeud, un drain connecté à une région de formation de canal de chacun des premiers transistors, le drain dudit transistor étant en outre relié à la source de chacun des premiers transistors par une résistance.

Selon un mode de réalisation, dans chaque branche, le deuxième transistor comprend une borne de conduction, de préférence sa source, connectée à un drain du premier transistor, et une borne de conduction constituant une sortie de la paire différentielle.

Un autre mode de réalisation prévoit un amplificateur opérationnel comprenant un étage d'entrée comportant une paire différentielle telle que décrite ci-dessus.

Selon un mode de réalisation, les premiers et deuxièmes transistors de ladite paire différentielle sont à canal P.

Selon un mode de réalisation, l'étage d'entrée comporte en outre une autre paire différentielle telle que décrite ci-dessus connectée en parallèle de ladite paire différentielle, les premiers et deuxièmes transistors de ladite autre paire différentielle étant à canal N, l'amplificateur étant de type rail-à-rail.

Selon un mode de réalisation, chaque paire différentielle a ses sorties reliées à un étage cascode replié correspondant.

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la figure 1 représente, de manière schématique, un exemple d'une paire différentielle d'un étage d'entrée d'un amplificateur opérationnel ;

la figure 2 représente, de manière schématique, un mode de réalisation d'une paire différentielle d'un étage d'entrée d'un amplificateur opérationnel ;

la figure 3 illustre, pour la paire différentielle de la figure 2 et pour des exemples de paires différentielles du type de celle de la figure 1, des exemples d'évolution du décalage d'entrée fonction de la valeur du mode commun d'entrée ;

la figure 4 représente, de manière schématique, un autre mode de réalisation d'une paire différentielle d'un étage d'entrée d'un amplificateur opérationnel ; et

la figure 5 représente, de manière schématique et sous la forme de blocs, un mode de réalisation d'un étage d'entrée d'un amplificateur opérationnel.

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, on s'intéresse ici aux étages d'entrée des amplificateurs opérationnels et les autres étages (étage(s) intermédiaire(s), étage(s) de gain et étage de sortie) de ces amplificateurs opérationnels n'ont pas été détaillés et sont connus de la personne du métier.

Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.

Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.

Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.

La figure 1 représente, de manière schématique, un exemple d'une paire différentielle 100 d'un étage d'entrée IN d'un amplificateur opérationnel. En figure 1, seule une partie de l'étage d'entrée IN et une partie d'un exemple d'un étage de gain G de l'amplificateur opérationnel ont été représentés.

La paire différentielle 100 comprend deux branches 101 et 102 identiques et connectées en parallèle entre un noeud ou rail 104 d'application d'un potentiel continu (DC) Vdd, et un noeud ou rail 106 d'application d'un potentiel continu GND. Le potentiel Vdd est un potentiel d'alimentation de l'amplificateur opérationnel. Le potentiel Vdd est positif et référencé par rapport à un autre potentiel d'alimentation, ou potentiel de référence, de l'amplificateur opérationnel, ici le potentiel GND.

Chaque branche 101, 102 comprend un transistor MOS à canal P, ou PMOS, T1. Le transistor T1 de chaque branche 101, 102 a sa source connectée à une première extrémité de la branche, son drain relié à une deuxième extrémité de la branche par une charge active 108, dans cet exemple une source de courant, et sa grille connectée à une entrée in_n ou in_p correspondante de la paire différentielle 100, ou, dit autrement, de l'étage d'entrée IN. Dans l'exemple de la figure 1, la grille du transistor T1 de la branche 101 est connectée à l'entrée in_n, la grille du transistor T1 de la branche 102 étant connectée à l'entrée in_p.

Les premières extrémités des branches 101 et 102 sont connectées entre elles, ou, dit autrement, sont confondues. Les premières extrémités des branches 101 et 102 sont, en outre, reliées au noeud 104 par une même source de courant 110, configurée pour délivrer un courant de polarisation I0. En outre, la deuxième extrémité de chaque branche 101, 102 est connectée au noeud 106.

Le drain du transistor T1 de chaque branche 101, 102 constitue une borne de sortie correspondante out_n ou out_p de la paire différentielle 100, ou, dit autrement, de l'étage d'entrée IN. Dans l'exemple de la figure 1, le drain du transistor T1 de la branche 101 constitue la sortie out_n, le drain du transistor T1 de la branche 102 constituant la sortie out_p.

Dans l'exemple de la figure 1, l'étage de gain G connecté à la suite de l'étage d'entrée IN comprend un circuit cascode replié ("folded cascode") 111, le circuit 111 ayant une entrée connectée à la sortie out_n et une entrée connectée à la sortie out_p.

Plus particulièrement, dans l'exemple de la figure 1, le circuit 111 comprend deux circuits 112 et 114 identiques. Chaque circuit 112, 114 comprend un transistor MOS T2 à canal du type opposé à celui des transistors T1, c’est-à-dire à canal N dans cet exemple. La source du transistor T2 du circuit 112, respectivement 114, constitue l'entrée du circuit 111 qui est reliée à la sortie out_n, respectivement out_p, de l'étage IN. Chaque circuit 112, 114 comprend un outre un circuit 116 de commande de son transistor T2, représenté ici schématiquement par un amplificateur opérationnel. Chaque circuit 116 est configuré pour fournir un potentiel de commande à la grille du transistor T2 qu'il contrôle, de sorte que, en régime statique, un potentiel Vref, par exemple positif et référencé à la masse GND, soit appliqué sur la sortie out_n ou out_p correspondante de l'étage IN. Chaque circuit 116 comprend donc une entrée reliée à la sortie out_n ou out_p correspondante, une entrée reliée au potentiel Vref et une sortie reliée à la grille du transistor T2 qu'il commande. Chaque circuit 116 est, par exemple, mis en œuvre par un amplificateur opérationnel, par exemple un amplificateur opérationnel dont l'entrée non-inverseuse reçoit le potentiel Vref, et dont l'entrée inverseuse est reliée, de préférence connectée, à la sortie out_n ou out_p correspondante.

On considère ici à titre d'exemple le cas où l'amplificateur opérationnel partiellement représenté en figure 1 est de type rail-à-rail. Dans ce cas, et bien que cela ne soit pas représenté, l'étage IN comprend une paire différentielle supplémentaire, connectée en parallèle de la paire différentielle 100. La paire différentielle supplémentaire est complémentaire de la paire différentielle 100. En particulier, les transistors T1 de cette paire différentielle complémentaire sont alors à canal de type N.

Dans cet exemple, la paire différentielle 100 est configurée pour fonctionner avec une plage de valeurs de mode commun d'entrée, par exemple une plage de valeurs allant de -200 mV à Vdd-1,5 V. Il en résulte que la tension drain-source de chaque transistor T1 est comprise, en valeur absolue, entre Vdd-1,5+Vgs-Vref et -0,2+Vgs-Vref dans cet exemple, avec Vgs la valeur absolue de la tension grille-source du transistor et Vref par exemple égale à 0,3 V. La tension drain-source de chaque transistor T1 varie donc avec la valeur du mode commun sur les entrées in_n et in_p.

Les inventeurs ont constaté que le décalage d'entrée de la paire différentielle 100 varie avec la tension drain-source des transistors T1, donc avec la valeur du mode commun d'entrée de la paire différentielle 100, ce qui n'est pas souhaitable.

Les inventeurs proposent donc de rendre constante la tension drain-source des transistors T1, tout en s'assurant que ces derniers fonctionnent en saturation. Pour cela, les inventeurs proposent de mettre chaque transistor T1 en cascode, ou, dit autrement en série, avec un transistor MOS à canal de même type mais de dimensions plus faibles, en connectant entre elles les grilles de ces transistors cascodés. Ainsi, la tension drain-source de chaque transistor T1 est constante et fixée par la tension grille-source du transistor T1 et par la tension grille source du transistor avec lequel il est monté en cascode. En outre, pour assurer que chaque transistor T1 reste en régime de saturation, ou, dit autrement, reste saturé, sur toute la plage de valeurs de mode commun d'entrée pour laquelle la paire différentielle est prévue pour fonctionner, les inventeurs proposent, pour chaque transistor T1, d'appliquer une tension non nulle entre la source et une région de formation de canal ou région de corps ("body") de ce transistor T1, cette tension étant configurée pour augmenter, en valeur absolue, le seuil de mise en conduction du transistor T1, donc la tension grille-source du transistor T1 lorsqu'il fonctionne en saturation. Dans la solution proposée, le transistor T1 assure la fonction d'amplification et détermine donc le décalage d'entrée de la paire différentielle, le transistor monté en cascode servant, pour sa part, à maintenir constante la tension drain-source du transistor T1.

La figure 2 représente, de manière schématique, un mode de réalisation d'une telle paire différentielle 200, la paire différentielle 200 étant adaptée à une utilisation dans un étage d'entrée d'un amplificateur opérationnel, par exemple d'un amplificateur rail-à-rail.

La paire différentielle 200 comprend deux branches identiques 201 et 202, connectées en parallèle l'une de l'autre.

Chaque branche 201, 202 comprend un transistor MOS à canal de type P, ou PMOS, T1 et un transistor MOS T3 à canal de type P.

Dans chaque branche 201, 202, les transistors T1 et T3 sont montés en cascode. Dit autrement, la source ou première borne de conduction du transistor T3 est connectée au drain du transistor T1.

En outre, dans chaque branche 201, 202, les transistors T1 et T3 ont leurs grilles connectées entre elles et reliées, de préférence connectées, à une entrée in-n ou in_p correspondante de la paire différentielle 200. Dans l'exemple de la figure 2, les grilles des transistors T1 et T3 de la branche 201 sont reliées, de préférence connectées, à l'entrée in_n de la paire différentielle 200, les grilles des transistors T1 et T3 de la branche 202 étant reliées, de préférence connectées, à l'entrée in_p de la paire différentielle 200.

Ainsi, dans chaque branche 201, 202, la tension drain-source du transistor T1 est égale à la tension grille-source du transistor T1 moins la tension grille-source du transistor T3. Cette tension drain-source est donc constante puisque, lors d'une modification du potentiel de grille des transistors T1 et T3 cascodés, la modification de la tension grille-source du transistor T1 est annulée par la modification de la tension grille-source du transistor T3.

A titre d'exemple, dans chaque branche 201, 202, le drain ou deuxième borne de conduction du transistor T3 constitue, ou correspond à, une sortie out_n ou out_p de la paire différentielle 200. Dans l'exemple de la figure 2, le drain du transistor T3 de la branche 201 constitue la sortie out_n, le drain du transistor T3 de la branche 202 constituant la sortie out_p. Bien que cela ne soit pas illustrée en figure 2, lorsque la paire différentielle 200 est mise en œuvre dans un étage d'entrée d'un amplificateur opérationnel, chaque sortie out_p, out_n de la paire différentielle 200 est reliée, de préférence connectée, à une entrée correspondante d'un étage de gain. Par exemple, les sorties out_n et out_p sont connectées à des entrées respectives d'un circuit cascode replié, de préférence le circuit 111 décrit en relation avec la figure 1.

La paire différentielle 200 comprend en outre un circuit 204 (délimité par des traits en pointillé en figure 2). Le circuit 204 est configuré pour appliquer, à chacun des transistors T1, une tension non nulle entre la source du transistor et une région de corps du transistor T1. Dit autrement, le circuit 204 est configuré pour appliquer, à chacun des transistors T1, une tension source-corps non nulle.

Selon un mode de réalisation, cette tension source-corps est configurée pour augmenter, en valeur absolue, le seuil de mise en conduction des transistors T1 par rapport au cas usuel où la région de corps de chaque transistor T1 est connectée à la source de ce transistor T1, comme c'est le cas en figure 1. Cela permet d'augmenter la tension grille-source des transistors T1 de la paire différentielle 200 lorsqu'ils fonctionnent en régime de saturation, donc d'augmenter la tension drain-source de ces transistors T1.

Plus particulièrement, selon un mode de réalisation, cette tension source-corps est configurée pour que les transistors T1 restent saturés sur toute la plage de valeurs de mode commun d'entrée pour laquelle la paire différentielle 200 est prévue pour fonctionner.

Ainsi, selon un mode de réalisation, cette tension source-corps est configurée pour que la valeur absolue de la tension drain-source de chaque transistor T1 soit supérieure à la valeur absolue de la tension grille-source du transistor T1 moins la valeur absolue du seuil de mise en conduction de ce transistor T1, sur toute la plage de valeurs de mode commun d'entrée pour laquelle la paire différentielle 200 est prévue pour fonctionner.

Selon un mode de réalisation, un rapport de dimensions de chaque transistor T1 est X fois plus grand qu'un rapport de dimensions de chaque transistor T3. De préférence, le facteur X est inférieur ou égal à 10, encore plus préférentiellement inférieur ou égal à 6, de manière que la tension grille-source des transistors T3 ne soit pas trop élevée. En effet, plus la tension grille-source des transistors T3 est élevée, plus la tension source-corps appliquée aux transistors T1 doit être élevée pour assurer un fonctionnement des transistors T1 en régime de saturation. En outre, de préférence, le facteur X est supérieur à 4, voire 5. En effet, plus le facteur X est faible, plus les capacités parasites des transistors T3 sont élevées ce qui n'est pas souhaitable. En particulier, plus la capacité d'entrée des transistors T3 est élevée, plus la capacité d'entrée d'un amplificateur opérationnel comprenant la paire 200 comme étage d'entrée augmente, alors qu'il est préférable que la capacité d'entrée d'un amplificateur opérationnel soit la plus faible possible.

En figure 2, le transistor T1 de chaque branche 201, 202 a sa source reliée, de préférence connectée, à une première extrémité 206 de la branche. Les extrémités 206 des branches 201 et 202 sont ici confondues. En outre, le transistor T3 de la branche 201, respectivement 202, a son drain relié à une deuxième extrémité 208, respectivement 209, de la branche, par l'intermédiaire d'une charge active 210 de ladite branche.

Dans ce mode de réalisation où les transistors T1 et T3 sont à canal P, les premières extrémités 206 des branches 201 et 202 sont reliées à un rail ou noeud 212 par une source de courant 214, le noeud 212 étant configuré pour recevoir un potentiel continu d'alimentation Vdd. La source de courant 214 délivre un courant constant I0'.

En outre, dans ce mode de réalisation où les transistors T1 et T3 sont à canal P, les deuxièmes extrémités 208 et 209 des branches 201 et 202 sont reliées, de préférence connectées, à un rail ou noeud 216 configuré pour recevoir un potentiel continu de référence GND. Le potentiel Vdd est positif et référencé au potentiel GND. Lorsque la paire différentielle 200 est mise en œuvre dans un étage d'entrée d'un amplificateur opérationnel, ce dernier est de préférence alimenté par la différence entre les potentiels Vdd et GND.

Selon un exemple de mode de réalisation, la source de courant 214 est un transistor MOS à canal P dont la source est reliée, de préférence connectée, au rail 212, dont le drain est relié, de préférence connecté, aux extrémités 206 des branches 201 et 202, et dont la grille reçoit un potentiel de polarisation Vb.

Selon un exemple de mode de réalisation, la charge 210 de chaque branche 201, 202 comprend une résistance R1 en série avec un transistor T4 MOS à canal N. La résistance R1 de la branche 201, respectivement 202 est du côté de l'extrémité 208, respectivement 209, de ladite branche reliée, par exemple connectée à l'extrémité 208, respectivement 209, de ladite branche. Les transistors T4 des deux branches 201 et 202 sont montés en miroir d'un même transistor T5, c’est-à-dire que le drain et la grille du transistor T5 sont connectés entre eux et aux grilles des transistors T4.

Plus exactement, dans l'exemple de la figure 2, la résistance R1 de la branche 201, respectivement 202, comprend une première borne reliée, de préférence connectée, à l'extrémité 208, respectivement 209, de la branche. La résistance R1 de la branche 201, respectivement 202, comprend une deuxième borne reliée, de préférence connectée, à la source du transistor T4 de la branche. Dans chaque branche 201, 202, le drain du transistor T4 de la branche est relié, de préférence connecté, au drain du transistor T3 de cette branche.

En outre, dans l'exemple de la figure 2, de manière similaire aux transistors T4, le transistor T5 a sa source reliée au noeud 216 par une résistance R2, le transistor T5 étant par exemple identique aux transistors T4 et la résistance R2 étant par exemple identique aux résistances R1. Le drain du transistor T5 est par exemple relié au noeud 212 par une source de courant 218 délivrant un courant constant I0", par exemple égal au courant I0'. A titre d'exemple, la source de courant 218 est un transistor MOS à canal P dont la source est reliée, de préférence connectée, au rail 212, dont le drain est relié, de préférence connecté, au drain du transistor T5 et dont la grille reçoit un potentiel continu de polarisation Vb'. De préférence, les transistors 218 et 214 sont identiques et les potentiels Vb et Vb' sont identiques.

Selon un mode de réalisation, le circuit 204 comprend un transistor MOS T6 à canal P dont la source est reliée, de préférence connectée, au noeud 212, dont le drain est connecté à la région de corps de chacun des transistors T1, et dont la grille reçoit un potentiel continu de polarisation Vb''. Le circuit 204 comprend en outre une résistance R3 reliant le drain du transistor T6 à la source de chacun des transistors T1. Par exemple, une première borne de la résistance R3 est connectée au drain du transistor T6, une deuxième borne de la résistance R3 étant connectée aux régions de corps des transistors T1. Le transistor T6 constitue une source de courant configurée pour fournir un courant traversant la résistance R3, la chute de tension entre les bornes de la résistance R3 déterminant la tension source-corps des transistors T1. De préférence, le courant délivré par le transistor T6 est négligeable devant le courant I0' délivré par la source de courant 214, par exemple au moins 10 fois plus faible, de préférence au moins 20 fois plus faible, et encore plus préférentiellement au moins 30 fois plus faible.

De préférence, les transistors T6 et 214 ont leurs grilles connectées entre elles, le potentiel Vb'' étant alors identique au potentiel Vb. Dans ce cas, le rapport des dimensions du transistor T6 est au moins 10 fois plus faible, de préférence au moins 20 fois plus faible, et encore plus préférentiellement au moins 30 fois plus que celui du transistor 214.

A titre d'exemple, lorsque la paire différentielle est mise en œuvre dans un amplificateur opérationnel rail-à-rail et est prévue pour fonctionner sur une plage de valeurs de mode commun d'entrée allant de -200 mV jusqu'à Vdd-1,5 V, la tension source-corps des transistors T1 peut être choisie pour que la tension drain-source des transistors T1 soit égale à 150 mV.

Pour l'exemple du paragraphe ci-dessus, les inventeurs ont constaté que la valeur du décalage d'entrée varie au plus de 2 µV sur toute la plage de valeurs du mode commun d'entrée, alors que pour la paire différentielle 100 (figure 1) ayant des transistors T1 identiques à ceux de la paire différentielle 200, la valeur du décalage d'entrée varie d'au moins 200 µV sur cette même plage de valeurs du mode commun d'entrée.

La paire différentielle 200 peut être utilisée dans un étage d'entrée d'un amplificateur opérationnel rail-à-rail, mais également dans des amplificateurs opérationnels qui ne sont pas du type rail-à-rail.

Selon un mode de réalisation où la paire différentielle 200 est mise en œuvre dans l'étage d'entrée d'un amplificateur opérationnel rail-à-rail, l'étage d'entrée comporte en outre une autre paire différentielle à transistors MOS à canal N, connectée en parallèle de la paire différentielle 200, entre les noeuds 212 et 216. La réalisation d'une telle paire différentielle à transistors à canal N est connue de la personne du métier.

La figure 3 illustre, par des courbes 301, 302 et 303, des exemples de variation du décalage d'entrée Vio, en micro volts (µV), en fonction de la valeur du mode commun d'entrée Vicm, en volts (V), pour la paire différentielle 200 (courbe 301) et pour des exemples de paires différentielles du type de celle décrite en relation avec la figure 1 (courbes 302 et 303).

On considère ici, à titre d'exemple, que des paires différentielles mises en œuvre dans un amplificateur opérationnel rail-à-rail et prévues pour fonctionner sur une plage de valeurs de mode commun d'entrée Vicm allant de -200 mV jusqu'à Vdd-1,5 V, avec Vdd égal à 5 V. Pour la paire différentielle 200, la tension source-corps des transistors T1 est par exemple choisie pour que la tension drain-source des transistors T1 soit égale à 150 mV.

Comme cela est illustré par la courbe 301 pour la paire différentielle 200, le décalage d'entrée Vio est constant, à plus ou moins 2 µV, sur toute la plage considérée de valeurs de mode commun d'entrée Vicm.

En revanche, comme cela est illustré par les courbes 302 et 303, dans une paire différentielle du type de celle décrite en relation avec la figure 1, le décalage d'entrée Vio varie de plusieurs centaines de micro volts sur toute la plage considérée de valeurs de mode commun d'entrée Vicm.

On a décrit jusqu'ici une paire différentielle 200 à transistor MOS T1 à canal P. La solution proposée par les inventeurs pour réduire la variation du décalage d'entrée d'une paire différentielle sur la plage de valeurs de mode commun d'entrée pour laquelle la paire différentielle est prévue pour fonctionner peut également être mise en œuvre dans une paire différentielle à transistors MOS T1 à canal N comme cela va maintenant être décrit.

La figure 4 représente, de manière schématique, un autre mode de réalisation d'une paire différentielle 300 adaptée à une utilisation dans un étage d'entrée d'un amplificateur opérationnel, par exemple d'un amplificateur opérationnel rail-à-rail.

Plus particulièrement, la paire différentielle 300 de la figure 4 est similaire à celle de la figure 2 à la différence que :
les transistors à canal P, et en particulier les transistors T1 amplifiant le mode différentiel, sont remplacés par des transistors à canal N ;
les transistors à canal N sont remplacés par des transistors à canal P ;
les rails 216 et 212 recevant les potentiels respectifs GND et Vdd sont intervertis ; et
les potentiels Vb, Vb' et Vb" sont adaptés en conséquence.

Lorsque l'on indique que, en figure 4, les rails 216 et 212 recevant les potentiels respectifs GND et Vdd sont intervertis par rapport à ce qui a été décrit en relation avec la figure 2, cela signifie que lorsqu'un élément ou une borne est relié ou connecté à un des deux rails 216 et 212 en figure 2, cet élément ou cette borne est respectivement relié ou connecté à l'autre des deux rails 216 et 212 en figure 4. Par exemple, les deuxièmes extrémités 208 et 209 des branches 201 et 202 sont reliées, de préférence connectées, au rail 216 recevant le potentiel GND en figure 2, alors qu'elles sont reliées, de préférence connectées, au rail 212 recevant le potentiel Vdd en figure 4.

Pour le reste, la description de la paire différentielle 200 faite en relation avec la figure 2 s'applique à la paire différentielle 300 de la figure 4, à la différence que les rails 212 et 216 sont intervertis, ce qui signifie notamment que, en figure 4, les extrémités 206 des branches 201 et 202 de la paire différentielle 300 sont reliées au rail 216 au potentiel GND et que les extrémités 208 et 209 des branches respectives 201 et 202 de la paire différentielle 300 sont reliées au rail 212 au potentiel Vdd.

En outre, de manière similaire à ce qui a été indiqué pour la paire différentielle 200 de la figure 2, les sorties out_n et out_p de la paire différentielle 300 peuvent être connectées à un circuit cascode replié, par exemple un circuit cascode replié qui diffère du circuit 111 (figure 1) par la valeur du potentiel Vref qu'il reçoit et par le fait que ses transistors T2 sont à canal P.

La figure 5 représente, de manière schématique et sous la forme de blocs, un mode de réalisation d'un étage d'entrée IN' d'un amplificateur opérationnel, et plus particulièrement d'un amplificateur rail-à-rail.

L'étage d'entrée IN' comprend la paire différentielle 200 représentée sous la forme d'un bloc. La paire différentielle 200 est connectée entre les rails 212 et 216, de la façon illustrée en figure 2. L'entrée in_n, respectivement in_p, de la paire différentielle 200 est reliée, de préférence connectée, à une entrée IN_n, respectivement IN_p, de l'étage IN', les entrées IN_n et IN_p correspondant aux entrées respectivement inverseuse et non inverseuse de l'amplificateur opérationnel. Les sorties out_n et out_p de la paire différentielle 200 constituent des sorties respectives OUT_n1 et OUT_p1 de l'étage IN'.

Selon un mode de réalisation, l'étage d'entrée IN' comprend en outre la paire différentielle 300 représentée sous la forme d'un bloc. La paire différentielle 300 est connectée entre les rails 212 et 216, de la façon illustrée en figure 4. L'entrée in_n, respectivement in_p, de la paire différentielle 300 est reliée, de préférence connectée, à l'entrée IN_n, respectivement IN_p, de l'étage IN'. Les sorties out_n et out_p de la paire différentielle 300 constituent des sorties respectives OUT_n2 et OUT_p2 de l'étage IN'.

Ainsi, l'étage IN' comprend deux entrées IN_n et IN_p et quatre sorties OUT_n1, OUT_n2, OUT_p1 et OUT_p2. En combinant, au niveau d'un étage intermédiaire (non représenté) de l'amplificateur, les sortie OUT_n1 ou OUT_p1 de la paire différentielle 200 avec les sorties OUT_n2 et OUT_p2 de la paire différentielle 300, l'amplificateur met alors en œuvre un fonctionnement rail-à-rail.

Dans une variante de réalisation non illustrée, la paire différentielle 300 à transistors T1 à canal N est remplacée par une paire différentielle usuelle à transistors MOS à canal N. Il peut alors être prévue une étape d'étalonnage de la paire différentielle à transistors MOS à canal N pour assurer la continuité du décalage d'entrée entre la plage de valeur de mode commun d'entrée pour laquelle les sorties de la paire différentielle 200 sont utilisées, et la plage de valeur de mode commun d'entrée pour laquelle les sorties de la paire différentielle à transistors MOS à canal N sont utilisées.

La combinaison des sorties d'une paire différentielle à transistors MOS à canal P avec les sorties d'une paire différentielle à transistors MOS à canal N connectée en parallèle de la paire différentielle à transistors MOS à canal P est connue de la personne du métier, qui est en mesure de mettre en œuvre cette combinaison dans le cas où la paire différentielle 200 est connectée en parallèle de la paire différentielle 300 ou d'une paire différentielle usuelle à transistors MOS à canal N.

En outre, bien que cela ne soit pas illustré en figure 5, de préférence, avant d'être combinées au niveau d'un étage intermédiaire dont la mise en œuvre est à la portée de la personne du métier, les sorties OUT_n1, OUT_n2, OUT_p1 et OUT_p2 sont fournies chacune à un étage de gain, par exemple à des circuits respectifs de cet étage de gain, chacun de ces circuits étant par exemple un circuit cascode replié, de préférence un circuit cascode replié tel que décrit en relation avec la figure 1. Dans le cas où les sorties OUT_n2 et OUT_p2 de la paire différentielle 300 sont fournies chacune à un circuit cascode replié du type décrit en relation avec la figure 1, le potentiel Vref est adapté, par exemple pour être égal à Vdd-0,3 V, et les transistors T2 de ces circuits sont à canal N plutôt qu'à canal P.

Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier.

Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus. En particulier, la personne du métier est en mesure d'associer la paire différentielle 200 et/ou la paire différentielle 300 a des circuits cascode repliés différents de ceux décrits ci-dessus, voire à des circuits de gain n'étant pas des circuits cascode repliés.

Claims

Paire différentielle (200 ; 300) pour un étage d'entrée (IN') d'un amplificateur opérationnel comprenant :
deux branches (201, 202) identiques en parallèle comportant chacune un premier transistor MOS (T1) et un deuxième transistor MOS (T3) à canal de même type, montés en cascode et ayant chacun une grille reliée à une même entrée correspondante (in_n, in_p) de la paire différentielle ; et
un circuit configuré (204) pour appliquer à chacun des premiers transistors (T1) une différence de potentiels entre une source et une région de formation de canal dudit premier transistor (T1).
Paire différentielle selon la revendication 1, dans laquelle un rapport de dimensions de chaque premier transistor (T1) est X fois plus grand qu'un rapport de dimensions de chaque deuxième transistor (T3).
Paire différentielle selon la revendication 2, dans laquelle X est compris dans la plage allant de 4 à 10, de préférence dans la plage allant de 5 à 6.
Paire différentielle selon l'une quelconque des revendications 1 à 3, dans laquelle la différence de potentiels est configurée pour augmenter, en valeur absolue, un seuil de mise en conduction des premiers transistors (T1).
Paire différentielle selon la revendication 4, dans laquelle la différence de potentiels est configurée pour que les premiers transistors (T1) soient en saturation.
Paire différentielle selon la revendication 4, dans laquelle la différence de potentiels est configurée pour qu'une valeur absolue d'une tension drain-source de chaque premier transistor (T1) soit supérieure à une valeur absolue d'une tension grille-source dudit premier transistor (T1) moins une valeur absolue du seuil de mise en conduction dudit premier transistor (T1).
Paire différentielle selon l'une quelconque des revendications 1 à 6, dans laquelle :
dans chaque branche (201, 202), le premier transistor (T1) a une source reliée à une première extrémité (206) de ladite branche ;
dans chaque branche (201, 202), le deuxième transistor (T3) a un drain relié à une deuxième extrémité (208, 209) de ladite branche par une charge active (210) de ladite branche ;
les premières extrémités (206) des branches (201, 202) sont reliées à un premier noeud (212 ; 216) d'application d'un potentiel continu (Vdd ; GND) par une source de courant (214) ; et
les deuxièmes extrémités (208, 209) des branches (201, 202) sont reliées à un deuxième noeud (216 ; 212) d'application d'un deuxième potentiel continu (GND ; Vdd).
Paire différentielle selon la revendication 7, dans laquelle la charge active (210) de chaque branche comprend une résistance (R1) en série avec un troisième transistor (T4) MOS à canal de type opposé à celui des premiers (T1) et deuxièmes (T3) transistors, la résistance (R1) étant reliée à la deuxième extrémité (208, 209) de la branche (201, 202) et un drain du troisième transistor (T4) étant relié à un drain du deuxième transistor (T3) de ladite branche (201, 202), les troisièmes transistors (T4) étant en miroir d'un même quatrième transistor MOS (T5).
Paire différentielle selon la revendication 7 ou 8, dans laquelle la source de courant (214) comprend un transistor MOS à canal du même type que celui des premiers (T1) et deuxièmes (T3) transistors, ledit transistor ayant une grille configurée pour recevoir un potentiel de polarisation (Vb).
Paire différentielle selon l'une quelconque des revendications 7 à 9, dans laquelle ledit circuit (204) comprend :
un transistor MOS (T6) à canal du même type que celui des premiers (T1) et deuxièmes (T3) transistors, ledit transistor ayant une source reliée au premier noeud (212 ; 216), un drain connecté à une région de formation de canal de chacun des premiers transistors (T1), le drain dudit transistor (T6) étant en outre relié à la source de chacun des premiers transistors (T1) par une résistance (R3).
Paire différentielle selon l'une quelconque des revendications 1 à 10, dans laquelle, dans chaque branche (201, 202), le deuxième transistor (T3) comprend une borne de conduction, de préférence sa source, connectée à un drain du premier transistor (T1), et une borne de conduction constituant une sortie (out_n, out_p) de la paire différentielle.
Amplificateur opérationnel comprenant un étage d'entrée (IN') comportant une paire différentielle (200, 300) selon l'une quelconque des revendications 1 à 11.
Amplificateur opérationnel selon la revendication 12, dans lequel les premiers (T1) et deuxièmes (T3) transistors de ladite paire différentielle (200) sont à canal P.
Amplificateur opérationnel selon la revendication 13, dans lequel l'étage d'entrée (IN') comporte en outre une autre paire différentielle (300) selon l'une quelconque des revendications 1 à 11 connectée en parallèle de ladite paire différentielle (200), les premiers (T1) et deuxièmes (T3) transistors de ladite autre paire différentielle (300) étant à canal N, l'amplificateur étant de type rail-à-rail.
Amplificateur opérationnel selon l'une quelconque des revendications 12 à 14 prise dans sa dépendance à la revendication 11, dans lequel chaque paire différentielle (200, 300) a ses sorties reliées à un étage cascode replié (111) correspondant.