TWI487009B - 金屬閘極和多晶矽電阻的製程與多晶矽電阻的結構 - Google Patents

Description

金屬閘極和多晶矽電阻的製程與多晶矽電阻的結構

本發明是揭露一種形成金屬閘極和多晶矽電阻的方法以及一種多晶矽電阻結構。

在半導體產業中，於製作典型金屬氧化物半導體(MOS)電晶體時通常會使用多晶矽材料來製作電晶體的閘極電極，然而，多晶矽閘極仍有許多缺點。首先，與大多數金屬材料相比，多晶矽閘極是以高電阻值的半導體材料所形成。這造成多晶矽閘極是以比金屬導線為低的傳導速率在操作。為了彌補高電阻與其相應之較低操作速率，多晶矽材料通常需要大量與昂貴的矽化金屬處理，使其操作速率可提升至可接受的範圍。其次，多晶矽閘極容易產生空乏效應(depletion effect)。當多晶矽閘極受到偏壓時，便會發生缺乏載子的現象，使得靠近多晶矽閘極與閘極介電層的介面上就容易產生空乏區。而此空乏效應除了會使等效的閘極介電層厚度增加，又同時造成閘極電容值下降，進而導致元件驅動能力衰退等困境。為改善此現象，目前發展出利用金屬做為閘極的元件技術，金屬閘極具有低的電阻與無空乏效應等優點。

目前製作金屬閘極所廣泛採用的方法是先利用多晶矽材料形成虛置閘極導體，在完成電晶體之後，利用蝕刻方式掏空虛置閘極導體之後，然後再填入所需的金屬。

半導體製程中，常利用多晶矽材料來形成電阻。為了整合半導體製程，通常多晶矽電阻和電晶體會利用相同的步驟同時形成，在習知以多晶矽作為電晶體閘極時，多晶矽電阻也在電晶體形成多晶矽閘極時，同時形成多晶矽電阻的高阻抗結構。然而，如今為了製作金屬閘極，在掏空電晶體的虛置閘極導體時，多晶矽電阻的高阻抗結構中的多晶矽材料部分也同時被掏空，接著，原本的高阻抗結構中的多晶矽材料部分的位置和虛置閘極導體部分會同時填入金屬。對於多晶矽電阻來說，填入金屬後，將會影響電阻的操作效能。

因此，目前急需一種整合金屬閘極和多晶矽電阻的製程，以解決上述問題。

有鑑於此，本發明提供一種金屬閘極和多晶矽電阻的方法，以及一種多晶矽電阻結構，在製作金屬閘極的同時，保護多晶矽電阻的高阻抗結構，避免大符降低多晶矽電阻的電阻值。

根據本發明之較佳實施例，本發明提供一種金屬閘極和多晶矽電阻的方法，包含：提供一基底，其上定義有一電晶體區和一電阻區；形成一第一閘極介電層以及一第一閘極多晶矽層於該電晶體區以及形成一第二閘極介電層以及一第二閘極多晶矽層於該電阻區；形成一層間介電層於該電晶體區和該電阻區；進行一平坦化製程，以去除部分之該層間介電層直至曝露出該第一閘極多晶矽層和該第二閘極多晶矽層；移除該第一閘極多晶矽層和部分該第二閘極多晶矽層以於該電晶體區上形成一第一開口以及於該電阻區形成至少一第二開口；以及形成一金屬層並填滿該第一開口和該第二開口，以於該電晶體區形成一金屬閘極，以及該電阻區形成一電阻。

根據本發明之另一較佳實施例，本發明提供一種多晶矽電阻設於一基底上，該多晶矽電阻包含：一介電層於該基底；一多晶矽結構設於該介電層上；以及二低阻抗結構設於該介電層上並且分別實質接觸該多晶結構之二側壁。

本發明的特徵在於提供了一種形成金屬閘極和多晶矽電阻的方法，先利用一金屬矽化物阻擋光罩定義光阻，之後，利用該光阻在移除第一閘極多晶矽層時，保護第二閘極多晶矽層的部分區域，因此，最後，能在形成金屬閘極之後，維持多晶矽電阻具有足夠的電阻值。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。且圖式僅以說明為目的，並未依照原尺寸作圖。

第1圖至第8圖是根據本發明之第一較佳實施例所繪示的形成金屬閘極和多晶矽電阻的方法之示意圖。如第1圖所示，提供一基底10，其上定義有一電晶體區A和一電阻區B，接著，於基底10上形成一介電層12、一功函數金屬層14、一多晶矽層16和一硬遮罩17依序覆蓋基底10之電晶體區A與電阻區B。功函數金屬層14可以包含氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)等。此外，基底10電阻區B中另包含一淺溝渠隔離結構18。

接著，如第2圖所示，利用微影蝕刻製程，先圖案化硬遮罩17作為介電層12、功函數金屬層14和多晶矽層16的蝕刻遮罩，接著，蝕刻介電層12、功函數金屬層14和多晶矽層16之後，便分別於電晶體區A與電阻區B上形成一閘極結構19和一電阻結構20，而圖案化後的多晶矽層16於電晶體區A上形成一第一閘極多晶矽層22，而圖案化後的多晶矽層16於電阻區B上形成一第二閘極多晶矽層24，圖案化後的介電層12於電晶體區A上形成一第一閘極介電層13，而圖案化後的介電層12於電阻區B上形成一第二閘極介電層15。其中，閘極結構19係由第一閘極介電層13、功函數金屬層14、硬遮罩17和第一閘極多晶矽層22所構成，電阻結構20則是由第二閘極介電層15、功函數金屬層14、硬遮罩17和第二閘極多晶矽層24所構成。隨後，分別在閘極結構19和電阻結構20之側壁，分別形成一第一側壁子26和一第二側壁子28。之後，再於閘極結構19兩側的基底內，形成一源極/汲極摻雜區30。至此，閘極結構19、第一側壁子26和源極/汲極摻雜區30共同組成一多晶矽閘極電晶體32。

如第3圖所示，進行一自對準金屬矽化製程，例如先在閘極結構19、電晶體32和基底10上全面形成一金屬矽化物阻擋(SAB)遮罩層34，然後，以一金屬矽化物阻擋光罩36定義位於SAB遮罩層34上的一光阻33，隨後，和第4圖所示，再將光阻33的圖案藉由蝕刻轉移至SAB遮罩層34，蝕刻後的SAB遮罩層34，曝露出源極/汲極摻雜區30。

如第5圖所示，隨後形成一金屬矽化物37於源極/汲極摻雜區30。接著，移除SAB遮罩層34，之後形成一層間介電層38覆蓋多晶矽閘極電晶體32和電阻結構20和基底10。隨後進行一平坦化製程，以去除部分層間介電層38直至曝露出閘極結構19中的第一閘極多晶矽層22和電阻結構20中的第二閘極多晶矽層24。

如第6圖所示，再形成一圖案化光阻40，遮蓋部分第二閘極多晶矽層24並且曝露出第一閘極多晶矽層22，更明確地說，圖案化光阻40，遮蓋了第二閘極多晶矽層24的中間部分而曝露出第二閘極多晶矽層24的兩端以及全部的第一閘極多晶矽層22。值得注意的是：本發明又可以使用金屬矽化物阻擋光罩36，亦即在前述自對準金屬矽化製程中金屬矽化電晶體的源極/汲極摻雜區時所使用的光罩，如第3圖中的步驟所描述者，以用來形成圖案化光阻40。

如第7圖所示，以蝕刻方式，例如濕式蝕刻，移除位於第二閘極多晶矽層24兩端的多晶矽層以及整個第一閘極多晶矽層22，蝕刻後，原來第一閘極多晶矽層22的位置形成一第一開口42，而原來位於第二閘極多晶矽層24的兩端的多晶矽層的位置則分別形成一第二開口44。接著，移除圖案化光阻40。隨後，全面沉積一阻障層46於剩餘的第二閘極多晶矽層24之表面、功函數金屬層14之表面、第一側壁子26之側表面、第二側壁子28之側表面以及層間介電層38之表面。阻障層46可以包含氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)等。根據本發明之其中之一的較佳實施例，阻障層46和前述的功函數金屬層14較佳使用相同的材料製作而成。根據本發明之另一較佳實施例，阻障層46可選擇性形成，也就是說，形成阻障層46此步驟亦可省略。此外，第二開口44的位置不一定要在第二閘極多晶矽層24的兩端，只要是在第二閘極多晶矽層24上即可。

如第8圖所示，形成一金屬層48填滿第一開口42和第二開口44，並且利用化學機械研磨製程將阻障層46和金屬層48之上表面研磨至和層間介電層38表面切齊。金屬層48可以包含鋁(Al)、鎢(W)、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等。此時，本發明的金屬閘極電晶體50業已完成。上述填入第一開口42的金屬層48取代了原本的第一閘極多晶矽層22，另外電晶體50亦包含第一閘極介電層13、功函數金屬層14、選擇性形成的阻障層46、金屬矽化後的源極/汲極摻雜區30以及第一側壁子26。

而在金屬閘極電晶體50形成的同時，本案的多晶矽電阻52亦已完成。多晶矽電阻52包含了第二閘極介電層15、功函數金屬層14、剩餘的二閘極多晶矽層24、選擇性形成的阻障層46、填入第二開口44的金屬層48以及第二側壁子28。填入第二開口44的金屬層48，取代了原本的多晶矽層，並且成為多晶矽電阻52的電連結接點。值得注意的是：於進行蝕刻第一閘極多晶矽層的步驟時，尚未經蝕刻的第二閘極多晶矽層之中間部分因為有圖案化光阻層保護，因此經過多晶矽蝕刻和沉積金屬層的步驟之後，只有第二閘極多晶矽層的兩端被替換成金屬層，而被圖案化光阻保護的部分依然維持是多晶矽材料，避免如同習知技術中，在掏空第一閘極多晶矽層時，也同時將第二閘極多晶矽層完全掏空的情況發生。並且，本發明係使用金屬矽化物阻擋光罩來形成前述圖案化光阻層，因此，不需要多製作額外的光罩。

另外，根據本案明之第二較佳實施例，在第1圖中的功函數金屬層14形成之後，亦可使用一圖案化光阻，將電晶體區A遮蓋並將電阻區B曝露出來，之後使用蝕刻方式將位於電阻區B的功函數金屬層14移除。然後再將圖案化光阻移除，接著再形成多晶矽層16於基底10上的電晶體區A和電阻區B，即可形成如第9圖所示的結構。

完成第9圖所述的步驟之後，所接續進行製程係和第2圖至第8圖所進行的步驟相同，因此，若是採取前述第9圖所述的步驟，於多晶矽沉積之前先行移除位於電阻區B的功函數金屬層14，再經過第2圖至第8圖所述的步驟之後，即可形成如第10圖中的金屬閘極電晶體50和多晶矽電阻52。第8圖和第10圖的差異是在第10圖中的多晶矽電阻52中沒有功函數金屬層。在其它元件都以相同步驟和製作方式的情況來說，第10圖中的多晶矽電阻52之電阻值大小會較第8圖中的多晶矽電阻52來的高。而第8圖中的多晶矽電阻52，由於有低阻值的功函數金屬層14，因此會降低多晶矽電阻52整體阻值。然而，第8圖中的多晶矽電阻52其製程較第10圖中的多晶矽電阻52簡便，不需要使用如前述第9圖中所述，採用額外的蝕刻製程將位於電阻區B的功函數金屬層14移除。

在具有金屬閘極之電晶體50和多晶矽電阻52完成之後，在後續可以進行內部電連結線路的製作。例如於源極/汲極摻雜區30上方之層間介電層38中製作接觸插塞，或是在層間介電層上沉積另一介電層，然後再製作所需之接觸插塞，以將多晶矽電阻、金屬閘極、源極/汲極與進行其它元件電連接。

除此之外，本發明亦提供了一種多晶矽電阻結構，第11圖中繪示了根據本發明之較佳實施例之多晶矽電阻之側視示意圖。

如第11圖所示，一多晶矽電阻152包含一介電層112覆蓋一基底110、一多晶矽結構124設於介電層112上、二低阻抗結構145設於介電層112上並且分別實質接觸多晶結構124之二側壁以及一功函數金屬層114選擇性地設於低阻抗結構145和介電層112之間以多晶矽結構124和該介電層112之間。基底110中可以包含一淺溝渠隔離結構118，多晶矽電阻152亦可選擇性包含一側壁子128設於各個低阻抗結構145之側壁，並且上述功函數金屬層114係選擇性的設置，也就是說多晶矽結構124和介電層112之間以及低阻抗結構145和介電層112可以選擇有或沒有功函數金屬層114，但是第11圖以有設置功函數金屬層114為例。

其中各個低阻抗結構145包含一金屬結構148，各個金屬結構148互相不接觸，並且多晶矽結構124夾在金屬結構148之間，較佳者各個低阻抗結構145可選擇性包含一阻障層146包圍部分的金屬結構148，並且阻障層146係介於金屬結構148和功函數金屬層114之間、金屬結構148和多晶矽結構124之間以及側壁子128和金屬結構148之間。金屬結構148包含鋁(Al)、鎢(W)、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)。阻障層146包含 鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)等。功函數金屬層114包含鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)等，根據本發明之較佳實施例，阻障層146和功函數金屬層114係由相同材料所構成，但亦可不相同，視製程考量與電晶體所需功函數金屬層而定。

本發明之多晶矽電阻152特徵在於多晶矽結構124之兩側各接觸一低阻抗結構145，此二個低阻抗結構145可作為多晶矽電阻124對外的電連結元件。此外，多晶矽電阻152若是選擇不設置功函數金屬層114，則會較有設置功函數金屬層114的情況，提供較高的電阻值。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10、110‧‧‧基底

12、112‧‧‧介電層

14、114‧‧‧功函數金屬層

16‧‧‧多晶矽層

18、118‧‧‧淺溝渠隔離結構

19‧‧‧閘極結構

20‧‧‧電阻結構

22‧‧‧第一閘極多晶矽層

24‧‧‧第一閘極多晶矽層

26‧‧‧第一側壁子

28‧‧‧第二側壁子

30‧‧‧源極/汲極摻雜區

32‧‧‧多晶矽電晶體

34‧‧‧SAB遮罩層

36‧‧‧金屬矽化物阻擋光 罩

37‧‧‧金屬矽化物

38‧‧‧層間介電層

40‧‧‧光阻

42‧‧‧第一開口

44‧‧‧第二開口

46、146‧‧‧阻障層

48‧‧‧金屬層

50‧‧‧金屬閘極電晶體

52、152‧‧‧多晶矽電阻

124‧‧‧多晶矽結構

145‧‧‧低阻抗結構

128‧‧‧側壁子

17‧‧‧硬遮罩

40‧‧‧圖案化光阻

13‧‧‧第一閘極介電層

15‧‧‧第二閘極介電層

148‧‧‧金屬結構

第1圖至第8圖是根據本發明之第一較佳實施例所繪示的形成金屬閘極和多晶矽電阻的方法之示意圖。

第9圖至第10圖是根據本發明之第二較佳實施例所繪示的形成金屬閘極和多晶矽電阻的方法之示意圖。

第11圖中繪示了根據本發明之較佳實施例之多晶矽電阻之側視示 意圖。

10．．．基底

13．．．第一閘極介電層

14．．．功函數金屬層

18．．．淺溝渠隔離結構

24．．．第二閘極多晶矽層

26．．．第一側壁子

28．．．第二側壁子

30．．．源極/汲極摻雜區

37．．．金屬矽化物

38．．．層間介電層

46．．．阻障層

48．．．金屬層

50．．．金屬閘極電晶體

52．．．多晶矽電阻

15．．．第二閘極介電層

Claims (21)

1. 一種形成金屬閘極和多晶矽電阻的方法，包含：提供一基底，其上定義有一電晶體區和一電阻區；形成一第一閘極介電層以及一第一閘極多晶矽層於該電晶體區以及形成一第二閘極介電層以及一第二閘極多晶矽層於該電阻區；形成一層間介電層於該電晶體區和該電阻區；進行一平坦化製程，以去除部分之該層間介電層直至曝露出該第一閘極多晶矽層和該第二閘極多晶矽層；移除該第一閘極多晶矽層和部分該第二閘極多晶矽層以於該電晶體區上形成一第一開口以及於該電阻區形成至少一第二開口；以及形成一金屬層並填滿該第一開口和該第二開口，以於該電晶體區形成一金屬閘極，以及該電阻區形成一電阻。
2. 如專利範圍第1項所述之方法，其中於形成該第一閘極介電層、該第一閘極多晶矽層、該第二閘極介電層和該第二閘極多晶矽層的形成方式包含；形成一介電層和一多晶矽層依序於該基底之該電晶體區與該電阻區；以及圖案化該介電層和該多晶矽層，以分別於該電晶體區上形成該第一閘極介電層和該第一閘極多晶矽層以及於該電阻區上形成該第二閘極介電層和該第二閘極多晶矽層。
3. 如專利範圍第2項所述之方法，另包含：於形成該多晶矽層之前，先形成一功函數金屬層於該介電層，並且於圖案化該介電層和該多晶矽層時同時亦圖案化該功函數金屬層以各別在該電晶體區和該電阻區形成一閘極結構和一電阻結構，其中該閘極結構包含該第一閘極介電層、該功函數金屬層和該第一閘極多晶矽層，而該電阻結構包含該第二閘極介電層、該功函數金屬層和該第二閘極多晶矽層。
4. 如專利範圍第3項所述之方法，於形成該層間介電層之前，另包含：於該閘極結構之側壁分別形成一第一側壁子以及於該電阻結構之側壁分別形成一第二側壁子；於該閘極結構之兩側之該基底中形成一源極/汲極摻雜區；以及利用一金屬矽化物阻擋光罩，進行一金屬矽化製程，以形成一金屬矽化物於該源極/汲極摻雜區，以形成一多晶矽閘極電晶體。
5. 如專利範圍第4項所述之方法，其中形成該第一開口以及該第二開口的步驟，另包含：以該金屬矽化物阻擋光罩形成一圖案化光阻，遮蓋部分該第二閘極多晶矽層並且曝露出該第一閘極多晶矽層；移除該第一閘極多晶矽層以及部分該第二閘極多晶矽層；以及移除該圖案化光阻。
6. 如專利範圍第3項所述之方法，其中該功函數金屬層包含氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)和碳氮氧化鉭(TaCNO)。
7. 如專利範圍第4項所述之方法，其中在填滿該第一開口和該第二開口之前，另包含形成一阻障層於該第二閘極多晶矽層之側表面、該第二側壁子之側表面、該功函數金屬層之表面和該第一側壁子之側表面。
8. 如專利範圍第7項所述之方法，其中該阻障層包含氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)。
9. 如專利範圍第3項所述之方法，其中形成該功函數金屬層之後，另包含將位於該電阻區上的該功函數金屬層移除。
10. 如專利範圍第9項所述之方法，其中在填滿該第一開口和該第二開口之前，另包含形成一阻障層於該第二閘極多晶矽層之側表面、該第二側壁子之側表面、該第二閘極介電層之表面、位於電晶體區的該功函數金屬層和該第一側壁子之側表面。
11. 如專利範圍第4項所述之方法，其中該第二開口係位於第二閘極多晶矽層和該第二側壁子之間。
12. 如專利範圍第1項所述之方法，其中該電阻區包含一淺溝渠隔離結構。
13. 一種多晶矽電阻，設於一基底上，該多晶矽電阻包含：一介電層於該基底；一多晶矽結構設於該介電層上；以及二低阻抗結構設於該介電層上並且分別直接接觸該多晶結構之二側壁，其中該等低阻抗結構各包含一金屬結構，該等金屬結構互相不接觸，並且該多晶矽結構夾在該等金屬結構之間。
14. 如專利範圍第13項所述之多晶矽電阻，其中該多晶矽電阻另包含一側壁子設於該等低阻抗結構之側壁。
15. 如專利範圍第13項所述之多晶矽電阻，其中該等低阻抗結構各包含一金屬結構。
16. 如專利範圍第15項所述之多晶矽電阻，其中該金屬結構包含鋁(Al)、鎢(W)、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalt tungsten phosphide，CoWP)。
17. 如專利範圍第15項所述之多晶矽電阻，其中該等低阻抗結構各包含一阻障層包圍部分該金屬結構。
18. 如專利範圍第17項所述之多晶矽電阻，其中該阻障層包含氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)。
19. 如專利範圍第13項所述之多晶矽電阻，其中該多晶矽電阻另包含一功函數金屬層設於該等低阻抗結構和該介電層以及該多晶矽結構和該介電層之間。
20. 如專利範圍第19項所述之多晶矽電阻，其中該功函數金屬層包含氮化鈦(TiN)、碳化鉭(TaC)、氮化鉭(TaN)、氮化矽鉭(TaSiN)、鋁(Al)、鎢(W)、氮化鎢(WN)、鉑(Pt)、鎳(Ni)、釕(Ru)、碳氮化鉭(TaCN)或碳氮氧化鉭(TaCNO)。
21. 如專利範圍第13項所述之多晶矽電阻，其中該基底包含一淺溝渠隔離結構。