JP2022114779A - 振動デバイス - Google Patents

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Abstract

【課題】発振特性の変化を抑制できる振動デバイスの提供。【解決手段】振動デバイス１は、半導体基板２０と、ベース２と、振動素子５と、リッド７と、を含む。半導体基板２０は、第１面２１と第１面２１と表裏関係にある第２面２２とを有する。ベース２は、第１面２１又は第２面２２に配置されている集積回路１０と、を含む。振動素子５は集積回路１０に電気的に接続され、第１面２１側に配置されている。リッド７は、振動素子５を収容するようにベース２の接合部ＪＡにおいてベース２に接合されている。集積回路１０は、受動素子を含み、受動素子は、第１面２１に直交する方向からの平面視において、受動素子の少なくとも一部が接合部ＪＡと重なるように配置されている。【選択図】図１０

Description

本発明は、振動デバイス等に関する。
従来、振動素子を用いたデバイスとして発振器等の振動デバイスが知られている。特許文献１には、集積回路の回路パターンが形成されたシリコン基板などの半導体基板上に、振動素子としての圧電振動片を実装し、当該半導体基板とリッドとで圧電振動片を封止することでパッケージ化されていることが開示されている。
特開２０１３－１２６０５２号公報
デバイス及びパッケージを構成する各材料は熱膨張係数が互いに異なるため、パッケージ化することで、応力がかかる。また、パッケージを外部の回路基板に半田実装した際に、パッケージと回路基板の熱膨張係数が異なることによる応力や、パッケージと回路基板とをアンダーフィル剤で固定することによる応力などが生じ、これらの応力によって集積回路に反り等が変形すると、デバイスの特性に影響する。応力の発生の仕方は、パッケージ構造に依存するため、パッケージの構造によって生じる応力を考慮した上で、集積回路のレイアウト設計を行うことが求められる。特許文献１には、このような事情までは考慮されていない。
本開示の一態様は、第１面と前記第１面と表裏関係にある第２面とを有する半導体基板と、前記第１面又は前記第２面に配置されている集積回路と、を含むベースと、前記集積回路に電気的に接続され、前記第１面側に配置されている振動素子と、前記振動素子を収容するように前記ベースの接合部において前記ベースに接合されているリッドと、を含み、前記集積回路は、受動素子を含み、前記受動素子は、前記第１面に直交する方向からの平面視において、前記受動素子の少なくとも一部が前記接合部と重なるように配置されている振動デバイスに関係する。
また、本開示の一態様は、第１面と前記第１面と表裏関係にある第２面とを有する半導体基板と、前記第１面又は前記第２面に配置されている集積回路と、を含むベースと、前記集積回路に電気的に接続され、前記第１面側に配置されている振動素子と、前記振動素子を収容するように前記ベースの接合部において前記ベースに接合されているリッドと、を含み、前記集積回路は、前記集積回路に用いられる基準電圧を生成する基準電圧生成回路又は前記集積回路に用いられるレギュレート電圧を生成するレギュレーター回路と、の少なくとも一つを含み、前記基準電圧生成回路又は前記レギュレーター回路の少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、前記第１面に直交する方向からの平面視において、前記接合部と重なるように配置されている振動デバイスに関係する。
また、本開示の一態様は、第１面と前記第１面と表裏関係にある第２面とを有する半導体基板と、前記第１面又は前記第２面に配置されている集積回路と、を含むベースと、前記集積回路に電気的に接続され、前記第１面側に配置されている振動素子と、前記振動素子を収容するように前記ベースの接合部において前記ベースに接合されているリッドと、を含み、前記集積回路は、温度を検出する温度センサー回路又は前記振動素子の発振周波数の温度補償を行う温度補償回路と、の少なくとも一つを含み、前記温度センサー回路又は前記温度補償回路の少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、前記第１面に直交する方向からの平面視において、前記接合部と重なるように配置されている振動デバイスに関係する。
本実施形態の振動デバイスの構成例を示す断面図。 本実施形態の振動デバイスの具体的な構成例を示す断面図。 振動デバイスの振動素子の一例を示す平面図。 集積回路の構成例を示すブロック図。 本実施形態の振動デバイスの別の構成例を示す断面図。 振動デバイスが受ける応力の影響を説明する図。 抵抗の構成例を示す図。 キャパシターの構成例を示す図。 バイポーラートランジスターの構成例を示す断面図。 貫通電極、外部接続端子、集積回路等の配置例を示す平面図。 発振回路の構成例を示す図。 基準電圧生成回路の構成例を示す断面図。 レギュレーター回路の構成例を示す図。 温度センサーの構成例を示す図。 温度補償回路の構成例を示す図。 高次補正回路の構成例を示す図。 貫通電極、外部接続端子、集積回路等の別の配置例を示す平面図。
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。また以下の各図面において、説明の便宜上、一部の構成要素を省略することがある。また各図面において、分かり易くするために各構成要素の寸法比率は実際とは異なっている。
図１は本実施形態の振動デバイス１の構成例を示す断面図である。図１に示すように本実施形態の振動デバイス１は、ベース２と振動素子５と外部接続端子９１、９２を含む。また振動デバイス１は、リッド７や再配置配線層８を含むことができる。ベース２は、半導体基板２０と貫通電極４０を含む。半導体基板２０は、第１面２１と、第１面２１と表裏関係にある第２面２２を有する。第１面２１は半導体基板２０の例えば上面であり、第２面２２は半導体基板２０の例えば下面である。貫通電極４０は、半導体基板２０の第１面２１と第２面２２を貫通する電極である。振動素子５は、半導体基板２０の第１面２１側に配置されている。例えば振動素子５は、半導体基板２０の第１面２１から所与の離間距離だけ離れた位置に配置されている。具体的には振動素子５は、半導体基板２０の第１面２１に対して、例えば導電性の接合部材６０を介して固定される。外部接続端子９１、９２は、半導体基板２０の第２面２２側に絶縁層８０等を介して設けられる。絶縁層８０は例えば再配置配線層８を構成する絶縁層である。
なお本実施形態で説明する各図には、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、及びＺ軸を図示している。Ｘ軸に沿った方向を「Ｘ軸方向」、Ｙ軸に沿った方向を「Ｙ軸方向」、Ｚ軸に沿った方向を「Ｚ軸方向」と言う。また各軸方向の矢印先端側を「プラス側」、基端側を「マイナス側」、Ｚ軸方向プラス側を「上」、Ｚ軸方向マイナス側を「下」とも言う。例えばＺ軸方向は鉛直方向に沿い、ＸＹ平面は水平面に沿っている。図１はＹ軸方向からの断面視での振動デバイス１の断面図である。また半導体基板２０の第１面２１及び第２面２２は、ＸＹ平面に沿った面であり、Ｚ軸に直交する面である。なお「直交」は、９０°で交わっているものの他、９０°から若干傾いた角度で交わっている場合も含むものとする。
振動デバイス１は例えば発振器である。具体的には振動デバイス１は、シンプルパッケージ水晶発振器（ＳＰＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、恒温槽付き水晶発振器（ＯＣＸＯ）、ＳＡＷ（Surface Acoustic Wave）発振器、電圧制御型ＳＡＷ発振器、ＭＥＭＳ（Micro Electro Mechanical Systems）発振器等の発振器である。ＭＥＭＳ発振器は、シリコン基板等の基板に圧電膜及び電極を配置したＭＥＭＳの振動素子により実現できる。但し振動デバイス１は、加速度センサー、角速度センサーのような慣性センサーや、傾斜センサーのような力センサー等であってもよい。
ベース２は、半導体基板２０により構成される。半導体基板２０は、例えばシリコン基板である。なお、半導体基板２０は、シリコン基板には限定されず、Ｇｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ等の半導体基板であってもよいが、後述するリッド７との関係を考慮できることが好ましい。
またベース２は、集積回路１０を含む。半導体回路である集積回路１０は、半導体基板２０の第２面２２に形成されている。集積回路１０は複数の回路素子により構成される。回路素子は、例えばトランジスターなどの能動素子や、或いはキャパシターや抵抗などの受動素子である。具体的には集積回路１０は、各回路ブロックが複数の回路素子を含む複数の回路ブロックにより構成される。また集積回路１０は、半導体基板２０に対して不純物をドーピングすることで形成される不純物領域である拡散領域と、金属層と絶縁層が積層された配線層とにより形成される。拡散領域により、集積回路１０の回路素子であるトランジスターのソース領域及びドレイン領域が形成され、配線領域により、回路素子間を接続する配線が形成される。
またベース２は貫通電極４０を含む。貫通電極４０は、半導体基板２０の第１面２１と第２面２２を貫通する導電性材料により構成される。例えば半導体基板２０に対して貫通孔を形成し、この貫通孔を導電性材料で埋めることにより貫通電極４０が形成される。導電性材料は、銅などの金属であってもよいし、導電性のポリシリコンなどであってもよい。導電性のポリシリコンとは、例えばリン（Ｐ）、ボロン（Ｂ）、砒素（Ａｓ）等の不純物をドープして導電性を付与したポリシリコンのことを言う。導電性材料としてポリシリコンを用いると、集積回路１０の形成工程において加わる熱に対して十分な耐性を有する貫通電極４０の実現が可能になる。
貫通電極４０の一端は、導電性の接合部材６０を介して振動素子５に電気的に接続される。図１では、導電性の接合部材６０は、一端が振動素子５に電気的に接続され、他端が貫通電極４０に電気的に接続されるバンプ６２などにより実現される。具体的にはバンプ６２の他端は、端子６４を介して貫通電極４０に接続される。バンプ６２は導電性のバンプであり、具体的には金属バンプである。なお導電性の接合部材６０を、導電性の接着材などにより実現してもよい。
貫通電極４０の他端は集積回路１０に電気的に接続される。具体的には貫通電極４０の他端は、集積回路１０に形成されるコンタクトパッド３６を介して集積回路１０の回路素子に接続される。このようにすることで、貫通電極４０を介して振動素子５と集積回路１０とを電気的に接続できるようになる。
リッド７は接合部材７１、７２を介して、ベース２の接合部ＪＡに接合される。そしてベース２と、蓋体であるリッド７とにより、気密性を有する収容空間ＳＰが形成され、振動素子５は、この収容空間ＳＰ内に収容される。収容空間ＳＰは気密封止されており、収容空間ＳＰ内は、例えば減圧状態である。これにより、振動素子５を衝撃、埃、熱又は湿気等から好適に保護し、安定して駆動させることができる。なお、収容空間ＳＰ内の状態は減圧状態に限定されず、例えば収容空間ＳＰ内がアルゴンや窒素等の不活性ガス雰囲気であってもよい。
リッド７は、ベース２と同様に、シリコン基板により実現できる。これによりベース２とリッド７との熱膨張係数が等しくなり、熱膨張に起因する熱応力の発生が抑えることができる。またベース２とリッド７の両方を半導体製造プロセスによって形成することができる。従って、振動デバイス１を精度良く製造することが可能になると共に、その小型化を図ることができる。なお、リッド７は、シリコン基板には限定されず、Ｇｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ等の半導体基板により実現されてもよいが、本実施形態では、リッド７とベース２の材質は、互いに同一であること、又は、熱膨張係数が互いに同一の材質であることが好ましい。同一は略同一を含む。
再配置配線層８は、半導体基板２０の第２面２２側に設けられ、絶縁層８０と、再配置配線用の配線８２を含む。絶縁層８０は例えばポリイミドやエポキシガラス等の樹脂により実現され、配線８２は例えば銅箔などの金属配線により実現される。絶縁層８０は、振動デバイス１の実装の際の半田付けに耐えられる耐熱性を有する必要があり、ポリイミドを用いることが好適である。また配線８２の材料は、銅以外にもアルミニウムや銀等の金属材料を用いてもよい。また再配置配線層８での配線層や端子の厚みは例えば１０～２０μｍ程度である。再配置配線層８を設けることで、集積回路１０に形成されるコンタクトパッド３８、３９と、外部接続端子９１、９２とを電気的に接続できるようになる。そして、振動デバイス１の外部接続端子９１、９２を、振動デバイス１が実装される回路基板等の端子や配線に接続する実装を行うことで、振動デバイス１を電子機器に組み込むことが可能になる。またこのような再配置配線層８を設けることで、集積回路１０の部分の機械的な保護や、振動デバイス１の実装の際の半田付け工程における熱から集積回路１０等を熱的に保護することが可能になる。
図２は振動デバイス１の具体的な構成例を示す断面図であり、図３は、振動デバイス１の振動素子５の一例を示す平面図である。まず図３を用いて振動素子５の詳細について説明する。
振動素子５は、電気的な信号により機械的な振動を発生する素子である。例えば図３に示すように、振動素子５は、振動基板５０と、振動基板５０の表面に配置された電極と、を有する。振動基板５０は、厚みすべり振動モードを有し、本実施形態ではＡＴカット水晶基板から形成されている。ＡＴカット水晶基板は、三次の周波数温度特性を有しているため、優れた温度特性を有する振動素子５となる。また電極は、振動基板５０の上面に配置された励振電極５２と、励振電極５２と対向して下面に配置された励振電極５３と、を有する。上面はＺ軸方向プラス側の面であり、下面はＺ軸方向マイナス側の面である。また励振電極５２、５３の一方が第１励振電極であり、励振電極５２、５３の他方が第２励振電極である。また電極は、振動基板５０の下面に配置された一対の端子５６、５７と、端子５６と励振電極５２とを電気的に接続する配線５４と、端子５７と励振電極５３とを電気的に接続する配線５５と、を有する。
なお、振動素子５の構成は、上述の構成に限定されない。例えば、振動素子５は、励振電極５２、５３に挟まれた振動領域がその周囲から突出したメサ型となっていてもよいし、逆に、振動領域がその周囲から凹没した逆メサ型となっていてもよい。また、振動基板５０の周囲を研削するベベル加工や、上面および下面を凸曲面とするコンベックス加工が施されていてもよい。また振動素子５は、厚みすべり振動モードで振動するものに限定されない。例えば振動素子５は、複数の振動腕が面内方向に屈曲振動する音叉型振動素子、複数の振動腕が面外方向に屈曲振動する音叉型振動素子、駆動振動する駆動腕及び検出振動する検出腕を備えて角速度を検出するジャイロセンサー素子、又は加速度を検出する検出部を備えた加速度センサー素子であってもよい。また振動基板５０は、ＡＴカット水晶基板から形成されたものに限定されず、ＡＴカット水晶基板以外の水晶基板、例えば、Ｘカット水晶基板、Ｙカット水晶基板、Ｚカット水晶基板、ＢＴカット水晶基板、ＳＣカット水晶基板、ＳＴカット水晶基板等から形成されていてもよい。また、本実施形態では、振動基板５０が水晶で構成されているが、これに限定されず、例えば、ニオブ酸リチウム、タンタル酸リチウム、四ホウ酸リチウム、ニオブ酸カリウム、リン酸ガリウム等の圧電単結晶体により構成されていてもよいし、これら以外の圧電単結晶体で構成されていてもよい。また振動素子５は、圧電駆動型の振動素子に限らず、静電気力を用いた静電駆動型の振動素子であってもよい。
そして図２、図３に示すように、振動素子５は、導電性の接合部材６０、６１を介して、半導体基板２０の上面である第１面２１に固定される。なお図２では図示していないが、図３に示すように例えばＹ軸方向に沿って２つの接合部材６０、６１が設けられている。また後述の図１０に示すように、半導体基板２０には例えばＹ軸方向に沿って２つの貫通電極４０、４１が設けられており、これらの貫通電極４０、４１は、導電性の接合部材６０、６１を介して振動素子５に電気的に接続されている。貫通電極４０、４１の一方が第１貫通電極であり、貫通電極４０、４１の他方が第２貫通電極である。具体的には、貫通電極４０の一端は、接合部材６０と、振動素子５の端子５６及び配線５４を介して、振動素子５の励振電極５２に電気的に接続されている。また貫通電極４１の一端は、接合部材６１、振動素子５の端子５７及び配線５５を介して、振動素子５の励振電極５３に電気的に接続されている。そして貫通電極４０、４１の他端は集積回路１０に電気的に接続されている。これにより振動素子５と集積回路１０は貫通電極４０、４１を介して電気的に接続されるようになる。具体的には、貫通電極４０、４１の他端は図２、図１０に示すコンタクトパッド３６、３７を介して、集積回路１０の発振回路１１に電気的に接続されている。これにより振動素子５と発振回路１１は貫通電極４０、４１を介して電気的に接続されるようになる。
接合部材６０、６１は、導電性と接合性とを兼ね備えていれば、特に限定されず、例えば、金バンプ、銀バンプ、銅バンプ、はんだバンプ、樹脂コアバンプ等の各種の導電性のバンプ６２により実現できる。或いは、接合部材６０、６１として、ポリイミド系、エポキシ系、シリコーン系、アクリル系の各種接着剤に銀フィラー等の導電性フィラーを分散させた導電性接着剤等を用いてもよい。
また半導体基板２０は、貫通孔が形成された後に熱酸化されることで、半導体基板２０の第１面２１や貫通孔の内面に、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜である絶縁層４４が形成される。熱酸化により絶縁層４４を形成することにより、半導体基板２０の表面に緻密で均質な絶縁層４４を形成することができる。また絶縁層４４と半導体基板２０との線膨張係数差を小さくすることもできる。そのため、熱応力が生じにくくなり、優れた発振特性を有する振動デバイス１を実現できる。絶縁層４４の構成材料は、特に限定されず、例えば窒化シリコン（ＳｉＮ）により構成されていてもよいし、樹脂で構成されていてもよい。また、絶縁層４４の形成方法としては、熱酸化に限定されず、例えばＣＶＤ（Chemical Vapor Deposition）によって形成してもよい。
そして貫通孔の絶縁層４４の内側に、銅又は導電性ポリシリコン等の導電性材料を充填することにより、貫通電極４０、４１が形成される。即ち貫通孔内を導電性材料で埋めることで貫通電極４０、４１を形成する。そして貫通電極４０、４１の一端は振動素子５に電気的に接続される。具体的には貫通電極４０、４１の一端は振動素子５の励振電極５２、５３に電気的に接続される。一方、貫通電極４０、４１の他端は集積回路１０に電気的に接続される。具体的には貫通電極４０、４１の他端はコンタクトパッド３６、３７を介して集積回路１０の発振回路１１に電気的に接続される。
図２に示すように集積回路１０は、例えばＮ型のトランジスター２３やＰ型のトランジスター２４により構成される。これらのトランジスター２３、２４は、半導体基板２０に形成された拡散領域であるソース領域及びドレイン領域と、ゲート電極と、ゲート酸化膜とにより構成される。またトランジスター２３、２４は、ＬＯＣＯＳ（Local Oxidation of Silicon）と呼ばれる素子分離膜２５により素子分離される。また集積回路１０は、トランジスター２３、２４等の複数の回路素子間の接続配線を実現する配線層３０を含む。例えば図２の配線層３０は、金属層３１、３２、絶縁層３３、３４、３５を含む。金属層３１、３２は、各々、第１金属層、第２金属層であり、絶縁層３３、３４、３５は、各々、第１絶縁層、第２絶縁層、第３絶縁層である。金属層３１は、絶縁層３３と絶縁層３４の間に形成され、金属層３２は、絶縁層３４と絶縁層３５の間に形成される。これらの金属層３１、３２は例えばアルミニウムや銅などの金属により実現される。また金属層３１と金属層３２は、ビアコンタクトと呼ばれるコンタクトにより電気的に接続され、金属層３１とトランジスター２３、２４のソース領域やドレイン領域はコンタクトにより電気的に接続される。そして図２に示すように、貫通電極４０、４１の他端に電気的に接続されるコンタクトパッド３６は、下層の金属層３１により形成される。また外部接続端子９１、９２に電気的に接続されるコンタクトパッド３８、３９は、上層の金属層３２により形成される。なお、配線層３０では、集積回路１０においてトランジスター２３、２４に近い側の層を下層とし、遠い側の層を上層としている。また図２では、配線層３０が２層の金属層３１、３２を有する場合について示しているが、本実施形態はこれに限定されず、配線層３０は３層以上の金属層を有してもよい。この場合には、複数の金属層のうちの最下層の金属層によりコンタクトパッド３６、３７が形成され、最上層の金属層によりコンタクトパッド３８、３９が形成される。また、ポリイミド等の絶縁樹脂からなる最上層の絶縁層３５により、パシベーション膜が形成される。
また再配置配線層８は、ポリイミドやエポキシガラス等の樹脂層により実現される絶縁層８０と、銅箔等により実現される配線８２を含む。そしてコンタクトパッド３８は外部接続端子９１に電気的に接続され、コンタクトパッド３９は配線８２を介して外部接続端子９２に電気的に接続されている。
また図２では外部接続端子９１、９２の各々は、第１金属層８４と第２金属層８６を有する２層構造になっている。絶縁層８０側の第１金属層８４としては、例えば絶縁層８０との密着性を高めるためにチタンタングステン層が用いられる。第２金属層８６としては、例えば外部の端子や配線との半田付け等が容易な銅又は金等の金属層が用いられる。
図４に、本実施形態の集積回路１０の構成例を示す。本実施形態の集積回路１０は、端子ＴＸＡと、端子ＴＸＢと、端子ＴＣＫと、端子ＴＶＤＤと端子ＴＧＮＤと、端子ＴＯＥと、発振回路１１と出力回路１２と、制御回路１３と、基準電圧生成回路１４Ａと、レギュレーター回路１４Ｂと、温度補償回路１５と、温度センサー１６と、記憶部１７を含むことができる。また本実施形態の振動デバイス１は、振動素子５と集積回路１０を含む。発振回路１１は振動素子５を発振させる回路である。例えば発振回路１１は、端子ＴＸＡ及び端子ＴＸＢに電気的に接続され、振動素子５を発振させることで発振信号ＯＳＣを生成する。例えば発振回路１１は、端子ＴＸＡ、端子ＴＸＢに接続される配線ＬＡ及び配線ＬＢを介して振動素子５を駆動して、振動素子５発振させる。例えば発振回路１１は、端子ＴＸＡ、端子ＴＸＢとの間に設けられた発振用の駆動回路などを含む。詳細は図１１で後述するが、発振回路１１は、駆動回路１３２を実現するバイポーラートランジスターなどのトランジスターと、キャパシターや抵抗などの受動素子により実現できる。駆動回路１３２は、発振回路１１のコア回路であり、駆動回路１３２が、振動素子５を電流駆動又は電圧駆動することで、振動素子５を発振させる。発振回路１１としては、例えばピアース型、コルピッツ型、インバーター型又はハートレー型などの種々のタイプのものを用いることができる。また、詳細は図１１で後述するが、発振回路１１に、可変容量回路等を設け、この可変容量回路の容量の調整により、発振周波数を調整できるようにしてもよい。より具体的には、発振回路１１は、端子ＴＸＡが接続される配線ＬＡに電気的に接続される第１可変容量回路１３６と、端子ＴＸＢが接続される配線ＬＢに電気的に接続される第２可変容量回路１３７を有していてもよい。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。
出力回路１２は、発振回路１１からの発振信号ＯＳＣに基づいてクロック信号ＣＫを出力する。例えば出力回路１２は、発振回路１１からの発振信号ＯＳＣをバッファリングしてクロック信号ＣＫを出力する。例えば出力回路１２は、発振信号ＯＳＣの波形整形、電圧レベルのレベルシフトなども行うことができる。出力回路１２が出力するクロック信号の信号形式は、例えばシングルエンドのＣＭＯＳやクリップドサイン波等の信号形式であるが、これに限られない。例えばＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）などの信号形式でもよい。
制御回路１３は種々の制御処理を行う。例えば制御回路１３は集積回路１０の全体の制御を行う。例えば制御回路１３は集積回路１０の動作シーケンスを制御する。また制御回路１３は発振回路１１の制御のための各種の処理を行う。また制御回路１３は出力回路１２等の制御を行うこともできる。制御回路１３は、例えばゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。
温度センサー１６は、温度を検出するセンサーである。具体的には温度センサー１６は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴとして出力する。例えば温度センサー１６は、温度依存性を有する回路素子を利用して温度検出電圧ＶＴを生成する。具体的には温度センサー１６は、ＰＮ接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧値が変化する温度検出電圧ＶＴを出力する。ＰＮ接合の順方向電圧としては、例えばバイポーラートランジスターのベース・エミッター間電圧などを用いることができる。
温度補償回路１５は、発振回路１１の発振周波数の温度補償を行う。例えば温度補償回路１５は、温度センサー１６からの温度検出電圧ＶＴに基づいて温度補償電圧ＶＣＰを生成し、温度補償電圧ＶＣＰを発振回路１１に出力することで、発振回路１１の発振周波数の温度補償を行う。例えば温度補償回路１５は、発振回路１１が有する可変容量回路に対して、当該可変容量回路の容量制御電圧となる温度補償電圧ＶＣＰを出力することで、温度補償を行う。温度補償は、温度変動による発振周波数の変動を抑制して補償する処理である。
例えば温度補償回路１５は、多項式近似によるアナログ方式の温度補償を行う。例えば振動素子５の周波数温度特性を補償する温度補償電圧ＶＣＰが多項式により近似される場合に、温度補償回路１５は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。アナログ方式の温度補償は、例えばアナログ信号である電流信号や電圧信号の加算処理等により実現される温度補償である。例えば、高次の多項式により温度補償電圧ＶＣＰが近似される場合、多項式の０次係数、１次係数、高次係数が、それぞれ０次補正データ、１次補正データ、高次補正データとして記憶部１７に記憶される。例えば不揮発性メモリーにより実現される記憶部１７に記憶される。高次係数は例えば１次より大きい高次の次数の係数であり、高次補正データは、高次係数に対応する補正データである。例えば５次多項式により温度補償電圧ＶＣＰが近似される場合には、多項式の０次係数、１次係数、２次係数、３次係数、４次係数、５次係数が、０次補正データ、１次補正データ、２次補正データ、３次補正データ、４次補正データ、５次補正データとして記憶部１７に記憶される。
そして温度補償回路１５は、０次補正データ～５次補正データに基づいて温度補償を行う。なお、２次補正データ又は４次補正データに基づく温度補償については省略してもよい。また多項式近似の次数は任意であり、例えば３次の多項式近似を行ったり、５次よりも大きい次数の多項式近似を行ったりしてもよい。また０次補正を温度センサー１６が行うようにしてもよい。また温度センサー１６を集積回路１０に設けずに、温度補償回路１５が、外部から入力された温度検出電圧などの温度検出信号に基づいて温度補償を行うようにしてもよい。
なお温度補償回路１５がデジタル方式の温度補償を行うようにしてもよい。この場合、温度補償回路１５は例えばロジック回路により実現される。具体的には温度補償回路１５は、温度センサー１６の温度検出情報である温度検出データに基づいてデジタルの温度補償処理を行う。例えば温度補償回路１５は、温度検出データに基づいて周波数調整データを求める。そして、求められた周波数調整データに基づいて、発振回路１１の可変容量回路の容量値が調整されることで、発振回路１１の発振周波数の温度補償処理が実現される。この場合には発振回路１１の可変容量回路は、バイナリーに重み付けされた複数のキャパシターを有するキャパシターアレイと、スイッチアレイとにより実現される。また記憶部１７は、温度検出データと周波数調整データの対応を表すルックアップテーブルを記憶しており、温度補償回路１５は、制御回路１３により記憶部１７から読み出されたルックアップテーブルを用いて、温度データから周波数調整データを求める温度補償処理を行う。
なおデジタル方式の温度補償処理を行う場合には、温度センサー１６は、環境温度などの温度を測定し、その結果を温度検出データとして出力する。温度検出データは、温度に対して例えば単調増加又は単調減少するデータである。この場合の温度センサー１６としては、リングオシレーターの発振周波数が温度依存性を有することを利用したものを用いることができる。具体的には温度センサー１６は、リングオシレーターとカウンター回路を含む。カウンター回路は、発振回路１１からの発振信号ＯＳＣに基づくクロック信号により規定されるカウント期間において、リングオシレーターの発振信号である出力パルス信号をカウントし、そのカウント値を温度検出データとして出力する。
制御回路１３は温度補償回路１５を制御する。また制御回路１３は、発振回路１１、出力回路１２、レギュレーター回路１４Ｂ又は記憶部１７の制御を行うともできる。例えば制御回路１３はレジスターを有しており、振動素子５を発振させてクロック信号ＣＫを出力する通常動作の開始時に、記憶部１７に記憶された情報が読み出されて、制御回路１３のレジスターに転送されて記憶される。そしてレジスターに記憶された情報に基づいて、種々の制御信号が生成され、集積回路１０の各回路に出力されて、各回路が制御される。従って、通常動作時において制御回路１３は高速な動作を行う必要がないため、制御回路１３が発生するノイズは低くなる。なお集積回路１０は、温度補償がオンになる第１モードと、温度補償がオフになる第２モードを有していてもよい。この場合に制御回路１３は、第１モードと第２モードの切り替え制御を行うことができる。
基準電圧生成回路１４Ａは、電源電圧ＶＤＤに基づいて基準電圧ＶＲＥＦを生成する。例えば電源電圧変動や温度変動があった場合にも定電圧となる基準電圧ＶＲＥＦを生成する。基準電圧生成回路１４Ａは、例えばバンドギャップ電圧に基づき基準電圧ＶＲＥＦを生成するバンドギャップリファレンス回路などにより実現できる。
レギュレーター回路１４Ｂは、電源電圧ＶＤＤに基づいてレギュレート電源電圧を生成する。例えばレギュレーター回路１４Ｂは、端子ＴＶＤＤからの電源電圧ＶＤＤと基準電圧生成回路１４Ａからの基準電圧ＶＲＥＦに基づいてレギュレート電源電圧を生成する。電源電圧変動や温度変動があった場合にも定電圧となる基準電圧ＶＲＥＦを用いることで、電源電圧ＶＤＤを降圧したレギュレート電源電圧であって、電源電圧変動や温度変動があった場合にも定電圧となるレギュレート電源電圧を生成できる。そしてレギュレーター回路１４Ｂは、生成したレギュレート電源電圧を集積回路１０の各回路ブロックに供給する。この場合に、レギュレーター回路１４Ｂは、例えば温度補償回路１５に供給するレギュレート電圧と制御回路１３に供給するレギュレート電圧の電圧値を異ならせるなど、各回路ブロックに応じた適切なレギュレート電源電圧を供給する。
端子ＴＯＥには出力イネーブル信号ＯＥが入力される。端子ＴＯＥは振動デバイス１の外部端子ＴＥ７に電気的に接続される。制御回路１３は、端子ＴＯＥから入力された出力イネーブル信号ＯＥに基づいて、出力イネーブル制御の処理を行う。なおテストモードにおいて、振動素子５のテスト用の信号を、端子ＴＯＥを介して入力できるようにしてもよい。この場合には端子ＴＯＥと配線ＬＡを接続するためのスイッチ回路を設け、端子ＴＯＥから入力されたテスト用信号を、スイッチ回路及び配線ＬＡを介して振動素子５の一端に入力する。これにより振動素子５のオーバードライブ等のテスト、検査が可能になる。また記憶部１７が不揮発性メモリーにより実現される場合に、不揮発性メモリーへの情報の書き込み時において、端子ＴＯＥを介してメモリー書き込み用の高電圧を入力して、記憶部１７である不揮発性メモリーに供給するようにしてもよい。
記憶部１７は、各種の情報を記憶する回路であり、半導体メモリーなどにより実現できる。具体的には記憶部１７は、不揮発性メモリーにより実現できる。不揮発性メモリーとしては、例えばデータの電気的な消去が可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）や、ＦＡＭＯＳ（Floating gate Avalanche injection MOS）などを用いたＯＴＰ（One Time Programmable）のメモリーなどを用いることができる。或いは不揮発性メモリーは、ヒューズセルを用いたメモリーであってもよい。温度補償回路１５が多項式近似による温度補償を行う場合に、不揮発性メモリーなどにより実現される記憶部１７は、多項式近似の係数情報を記憶する。例えば記憶部１７は、多項式近似の係数情報として、上述した０次補正データ、１次補正データ、高次補正データを記憶する。このような係数情報は、例えば集積回路１０や振動デバイス１の製造時や出荷時において、不揮発性メモリーなどにより実現される記憶部１７に書き込まれて記憶される。これにより、集積回路１０や振動デバイス１の機種に応じて、温度補償の係数情報を設定できるようになる。
次に本実施形態の振動デバイス１の製造方法について説明する。振動デバイス１は、フローの図示は省略するが、例えば以下の方法によって製造が実現できる。先ず、標準的な厚さを有する、ウエハー状の半導体基板２０を用意する。標準的な厚さは、具体的には６２５～７７５μｍである。これにより、集積回路１０の製造工程において、半導体基板２０を安定して取り扱うことができる。そして、下面である第２面２２に集積回路１０を形成する。集積回路１０の厚さは５～２０μｍである。そして、第２面２２に絶縁層８０、配線８２を有する再配置配線層８と外部接続端子９１、９２とを形成し、集積回路１０のコンタクトパッド３８、３９等と外部接続端子９１、９２等とを電気的に接続する。再配置配線層８の厚さは１０～２０μｍである。その後、半導体基板２０の、振動素子５を搭載する側である第１面２１の側を、バックグラインダー等で研削する。つまり、ベース２の厚さを、所定の厚さまで薄化する。所定の厚さとは、ドライエッチングによって、後述の貫通孔を形成可能な厚さであり、具体的には２０μｍ～１００μｍである。その後、ドライエッチングで、第１面２１の側からベース２の所望の領域を除去する。さらに、ウェットエッチングで、素子分離膜２５の所望の領域を除去する。これにより、第１面２１から配線層３０の金属層３１まで貫通した、貫通孔が形成される。その後、半導体基板２０の表面、特に貫通孔の内面に絶縁膜である絶縁層４４を形成し、さらに、貫通孔内を銅等の導電性材料で埋めることで、貫通電極４０、４１を形成する。その後、振動素子５を準備し、この振動素子５を、接合部材６０、６１を介して半導体基板２０の第１面２１に接合する。その後、リッド７が形成された、半導体基板２０と同じ大きさのウエハーを準備する。そして、減圧環境下において、接合部材７１、７２を介して、ベース２を含むウエハーと、リッド７を含むウエハーを接合する。その後、ダイシングソー等によって、接合したウエハーをダイシングすることで、振動デバイス１が個片化される。これにより、振動素子５及び集積回路１０を有する振動デバイス１を、ウェハーレベルのバッチ処理で一括製造することから、高スループット、且つ、低コストでの振動デバイス１の製造が可能になる。つまり、本実施形態の振動デバイス１は、ＷＬＰ（Wafer Level Package）である。
なお、以上の説明は、第２面２２に集積回路１０を形成する振動デバイス１の構成例であるが、本実施形態はこれに限られず、種々の変形実施が可能である。例えば、図５に示すように、第１面１２１に集積回路１１０を形成する振動デバイス１０１にしてもよい。振動デバイス１０１は、ベース１０２と振動素子１０５と外部接続端子１９１、１９２を含む。また振動デバイス１０１は、再配置配線層１０８を含むことができる。ベース１０２は、貫通電極１４０、１４１を含む。振動素子１０５は、第１面１２１側に配置されている。例えば振動素子１０５は、第１面１２１から所与の離間距離だけ離れた位置に配置されている。振動素子１０５は、第１面１２１に対して、例えば導電性の接合部材１６０を介して固定される。外部接続端子１９１、１９２は、第２面１２２側に絶縁層１８０や配線１８２等を介して設けられる。絶縁層１８０は再配置配線層１０８を構成する絶縁層である。これらは、前述した手法を適宜使用することで形成できる。
また振動デバイス１０１は、リッド１０７を含むことができる。第１面１２１には、第３金属層１７１、１７２が設けられる。第３金属層１７１、１７２は、例えば厚さ１００ｎｍの金であるが、銅等の金属でもよい。リッド１０７の第３金属層１７１、１７２と当接する面には第４金属層１７３、１７４が設けられる。第４金属層１７３、１７４は、例えば厚さ２０ｎｍの金であるが、銅等の金属でもよい。第３金属層１７１、１７２と第４金属層１７３、１７４を活性化接合により接合することで、リッド１０７と第１面１２１は接合する。活性化接合は、中性アルゴンイオンビーム等を第３金属層１７１、１７２と第４金属層１７３、１７４に照射することで第３金属層１７１、１７２と第４金属層１７３、１７４の表面を活性化させた後に、第３金属層１７１、１７２と第４金属層１７３、１７４を接触させて接合を行う手法である。これにより、加圧を要することなく常温で第３金属層１７１、１７２と第４金属層１７３、１７４を接合することができる。また、リッド１０７の凹部の底面に第５金属層１７６をさらに形成してもよい。また、リッド１０７の凹部の側面に第６金属層１７７、１７８をさらに形成してもよい。第５金属層１７６及び第６金属層１７７、１７８は、例えば厚さ２０ｎｍの金であるが、銅等の金属でもよい。これにより、第５金属層１７６及び第６金属層１７７、１７８は、遮蔽層として、不要輻射等の外乱から集積回路１１０や振動素子１０５を保護することができる。また、第５金属層１７６及び第６金属層１７７、１７８の厚さを２０ｎｍ程度にすることで、赤外線を透過させることができる。これにより、例えばリッド１０７の材質をシリコンにすることで、赤外線を用いて振動デバイス１０１の内部の振動素子１０５を検査することができる。なお、図示は省略するが、第３金属層１７１、１７２、第４金属層１７３、１７４、第５金属層１７６及び第６金属層１７７、１７８と、リッド１０７の間に、チタン等の密着層を形成してもよい。
以上のことから、本実施形態の振動デバイス１は、半導体基板２０と、ベース２と、振動素子５と、リッド７と、を含む。半導体基板２０は、第１面２１と第１面２１と表裏関係にある第２面２２とを有する。ベース２は、第１面２１又は第２面２２に配置されている集積回路１０と、を含む。振動素子５は集積回路１０に電気的に接続され、第１面２１側に配置されている。リッド７は、振動素子５を収容するようにベース２の接合部ＪＡにおいてベース２に接合されている。なお、集積回路１０が第１面２１又は第２面２２に配置されていることは、集積回路１０が第１面２１と第２面２２の両方に配置されていることを含むものとする。
本実施形態の振動デバイス１のようなＷＬＰには、以下に述べる特有の課題が生じる。図６に、本実施形態の振動デバイス１に生じる応力の影響を模式的に示す。なお図６では、便宜上、振動素子５や外部接続端子９１、９２等の図示は省略する。デバイスを構成する各材料は熱膨張係数が互いに異なるため、パッケージ化することで、応力がかかる。例えば、ベース２の材料であるシリコンの熱膨張係数は約３ｐｐｍ／Ｋであるのに対し、配線材料である銅の熱膨張係数は約１７ｐｐｍ／Ｋである。そのため、製造工程においてベース２の熱収縮量よりも、集積回路１０及び再配置配線層８の熱収縮量が大きいため、熱収縮量差に基づく応力が生じる。このとき、ベース２の厚さが前述の標準的な厚さであれば、集積回路１０及び再配置配線層８の厚さよりも十分に厚いため、応力がかかっても、ベース２は変形せずに平坦性が維持される。しかし、前述のように、製造工程においてベース２は２０μｍ～１００μｍまで薄化されているため、ベース２の剛性は失われ、応力の影響が無視できなくなる。具体的には、Ｂ３に示すように、ベース２、集積回路１０及び再配置配線層８は平坦性が維持できず、反るようになる。これにより、集積回路１０を構成する受動素子や能動素子に歪みが生じ、受動素子や能動素子の特性に影響を与えるが、詳細は図７、図８、図９で後述する。なお、このような課題は、パッケージを外部の回路基板に半田実装した場合や、パッケージと回路基板とをアンダーフィル剤で固定することによっても生じ得る。一方、図６のＡ１やＡ２で示した領域は、すなわちリッド７が接合している領域、すなわち接合部ＪＡを含む領域である。ベース２とリッド７は共に材質がシリコンであるとすると、熱膨張係数が互いに同じであることから、Ａ１やＡ２に示した領域においては、ベース２の厚さにリッド厚さＴＬを加えた厚さが、実質的にベース２の厚さとなっている。つまり、Ａ１やＡ２で示した領域は、Ａ３で示した領域と比較して、より剛性の高いベース２に集積回路１０及び再配置配線層８が形成されているのと等価である。そのため、Ａ１やＡ２で示した領域すなわち接合部ＪＡを含む領域は、Ｂ１やＢ２に示すように、平坦あるいは反りが少ない状態となる。
図７に、本実施形態の抵抗Ｒの構造を模式的に示す。抵抗Ｒは、長さＲＬ、幅ＲＷ、厚さＲＴからなる直方体とすると、抵抗Ｒの抵抗値は（ρ×ＲＬ）／（ＲＷ×ＲＴ）となる。ここでのρは抵抗率である。そして、前述の応力の影響によって、抵抗Ｒは、長さ（ＲＬ＋ΔＲＬ）、幅（ＲＷ＋ΔＲＷ）、厚さ（ＲＴ＋ΔＲＴ）からなる直方体に変形することになるため、抵抗Ｒの抵抗値が変化する。抵抗Ｒの抵抗値の変化による、集積回路１０への具体的な影響については、後述する。
図８に、本実施形態のキャパシターＣの構造例を模式的に示す。キャパシターＣは、導体層２１０Ａ、２１０Ｂと、導体層２１０Ａ、２１０Ｂの間の絶縁層２２０を含む。導体層２１０Ａ、２１０Ｂの長さをＣＬ、幅をＣＷとし、絶縁層２２０の厚さをＣＤとすると、キャパシターＣの静電容量は（ε×ＣＬ×ＣＷ）／ＣＤとなる。εは誘電率である。そして、前述の応力の影響によって、導体層２１０Ａ、２１０Ｂの長さは（ＣＬ＋ΔＣＬ）に変化し、幅は（ＣＷ＋ΔＣＷ）に変化する。また、絶縁層２２０の厚さは（ＣＤ＋ΔＣＤ）に変化する。このため、キャパシターＣの静電容量が変化する。キャパシターＣの静電容量の変化による、具体的な回路への影響については、後述する。
図９に、本実施形態のバイポーラートランジスターＢＰの構造例を模式的に示す。バイポーラートランジスターＢＰに応力がかかると、バイポーラートランジスターＢＰのベース領域２３０に結晶欠陥２３２が発生する。これにより、リーク再結合電流が増大し、バイポーラートランジスターＢＰの特性が変化する。
図１０は、本実施形態の振動デバイス１での貫通電極４０、４１と、端子ＴＣＫ、ＴＧＮＤ、ＴＯＥ、ＴＶＣ、ＴＶＤＤ、ＴＸＡ、ＴＸＢと、集積回路１０の配置例を示す平面図である。図１０では、集積回路１０の各回路の配置位置と、貫通電極４０、４１と、端子ＴＣＫ、ＴＧＮＤ、ＴＯＥ、ＴＶＣ、ＴＶＤＤ、ＴＸＡ、ＴＸＢの配置位置の関係が示されている。図１０は、Ｚ軸方向マイナス側からベース２を見た平面視での平面図であり、集積回路１０が形成されるベース２に対してＺ軸方向プラス側に位置する貫通電極４０、４１の外形は、点線で示されている。また、リッド７の内壁部９の位置を示すリッド内壁線９Ｌが、点線で示されている。つまり、リッド内壁線９Ｌとベース外周線２Ｌの間の領域が、前述の接合部ＪＡに相当する。
また、図１０において、製品領域線３Ｌで囲われた領域が製品領域であり、製品領域線３Ｌと、ベース２の外周を示すベース外周線２Ｌとの間が、スクライブ領域である。スクライブ領域は、アクセサリーパターンを配置する領域であり、また、ウエハーから個々の振動デバイス１として個片化するための切削領域でもある。アクセサリーパターンは、素子の電気的特性を確認するための評価素子や、当該評価素子等に電力を供給するための電極パッド等からなるパターンである。
製品領域のエッジ周辺には、集積回路１０を囲うようにガードリング２７が形成されている。ガードリング２７は、例えば図２の配線層３０を構成する金属層３１、３２や絶縁層３３、３４の各層にダミーの金属を形成及びコンタクトさせることにより形成され、外界からの水分等の侵入を防止する。これにより、集積回路１０全体を保護することができる。なお、ガードリング２７は図１０のように２本に限られず、１本でもよく、３本以上でもよい。
また本実施形態では図１０に示すように、ベース２は、第１辺ＳＤ１と、第１辺ＳＤ１に対向する第２辺ＳＤ２を有する。つまり、集積回路１０は、第１辺ＳＤ１と、第１辺ＳＤ１に対向する第２辺ＳＤ２を有する。またベース２は第３辺ＳＤ３と、第３辺ＳＤ３に対向する第４辺ＳＤ４を有する。例えばベース２は、平面視において、第１辺ＳＤ１、第２辺ＳＤ２、第３辺ＳＤ３、第４辺ＳＤ４を有する矩形形状になっている。なお矩形形状は、厳密な矩形形状である必要は無く、例えばコーナー部が面取りされているような形状であってもよい。
本実施形態の振動デバイス１は、上述のように、半導体基板２０と、半導体基板２０の第１面２１と第２面２２との間を貫通する貫通電極４０とを含むベース２と、半導体基板２０の第１面２１側に配置される振動素子５を含む。そして半導体基板２０の第２面２２には、図１０に示すように、貫通電極４０、４１を介して振動素子５に電気的に接続され、振動素子５を発振させて発振信号ＯＳＣを生成する発振回路１１と、発振信号ＯＳＣに基づくクロック信号ＣＫを出力する出力回路１２が配置されている。例えば発振回路１１が振動素子５を発振させることで、発振信号ＯＳＣが生成され、この発振信号ＯＳＣが出力回路１２によりバッファリングされて、クロック信号ＣＫとして出力される。また外部接続端子９１からは、出力回路１２からのクロック信号ＣＫが出力される。即ち図４の出力回路１２からのクロック信号ＣＫは、コンタクトパッド３８により実現される端子ＴＣＫから出力される。
本実施形態の振動デバイス１において、集積回路１０は、受動素子を含み、受動素子は、第１面２１に直交する方向からの平面視において、受動素子の少なくとも一部が接合部ＪＡと重なるように配置されている。詳細は図１１、図１２、図１３、図１４、図１６等で後述するが、発振回路１１、基準電圧生成回路１４Ａ、レギュレーター回路１４Ｂ、温度補償回路１５、温度センサー１６は、受動素子である抵抗又はキャパシターを含んでいる。図６で前述の通り、接合部ＪＡと重ならない領域は、応力の影響が大きい。つまり、接合部ＪＡと重ならない領域に受動素子が存在すると、応力の影響によって受動素子が変形することから、受動素子の示す特性が、設計上の特性から外れることになる。それにより、接合部ＪＡと重ならない領域に発振回路１１、基準電圧生成回路１４Ａ、レギュレーター回路１４Ｂ、温度補償回路１５、温度センサー１６を配置することは、受動素子を含む回路を配置することになるため、振動デバイス１の特性に影響する。その点、本実施形態の振動デバイス１は、発振回路１１、基準電圧生成回路１４Ａ、レギュレーター回路１４Ｂ、温度補償回路１５、温度センサー１６が接合部ＪＡと重なるように配置されている。このようにすることで、接合部ＪＡと重なる領域に受動素子を配置することによって、応力の影響が少ない領域に受動素子を配置させるため、受動素子の変形を最小限にすることができる。これにより、受動素子の特性を安定させることができる。これにより、パッケージ化した後の振動デバイス１の発振特性を安定させることができる。
なお、本実施形態の受動素子は容量素子又は抵抗素子のうち少なくとも一つである。例えば後述する図１２の基準電圧生成回路１４Ａは、抵抗素子である抵抗ＲＤ１～ＲＤ３を含む。また、例えば後述する図１３のレギュレーター回路１４Ｂは、抵抗素子である抵抗ＲＤ１～ＲＤ３と容量素子であるキャパシターＣＡを含む。このようにすることで、これらの抵抗やキャパシターの変形を抑制することができる。これにより、キャパシターの容量又は抵抗の抵抗値の変化を抑制することができる。これにより、振動デバイス１の発振周波数の変化を抑制することができる。
また、本実施形態の容量素子は、ＭＩＭ（Metal-Insulator-Metal）キャパシター、ＰＩＰ（Polysilicon-Insulator-polysilicon）キャパシター又はＭＯＳ（Metal-Oxide-Semiconductor）キャパシターのうち少なくとも一つである。振動デバイス１において、より大きな容量を得るために、ＭＩＭキャパシター又はＰＩＰキャパシターが用いられる。また、発振周波数を温度補償するために、印加される電圧に応じて容量値が変化する可変容量素子としてＭＯＳキャパシターが用いられる。つまり、これらのキャパシターは、振動デバイス１において通常よく用いられる。前述した本実施形態の手法を適用し、これらのキャパシターを応力の影響が少ない位置に配置することにより、これらのキャパシターの変形を抑制することができる。これにより、これらのキャパシターの容量の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、本実施形態では制御回路１３や記憶部１７は、平面視において、リッド内壁線９Ｌの内側に配置される。つまり、集積回路１０は、平面視で接合部ＪＡと重ならない領域に配置されている所定回路を含み、所定回路は、制御回路１３又はメモリー回路である記憶部１７のうち少なくとも一つを含む。例えば制御回路１３のうち、信号のハイレベルとローレベルが決まっているところに対しては、応力による影響は十分小さいため、応力に起因して振動デバイスの発振周波数に影響を与える寄与が小さい。そのため、制御回路１３等を接合部ＪＡに重なる位置に配置することは、接合部ＪＡと重なる位置に、応力による影響の大きい回路を配置させる余地を狭める。そこで、応力の影響による支障が少ない制御回路１３や記憶部１７を、応力の影響が大きい位置に配置することで、応力の影響が小さい位置に、応力の影響が大きい回路を配置する余地を大きくすることができる。
また本実施形態では図１０に示すように、発振回路１１は、平面視において、第２辺ＳＤ２よりも第１辺ＳＤ１に近い位置に配置される。具体的には発振回路１１は、平面視において、第１辺ＳＤ１と貫通電極４０、４１との間に配置される。即ち発振回路１１は、第１辺ＳＤ１と、貫通電極４０と貫通電極４１を結ぶ線との間の領域に配置される。例えば発振回路１１は、第１辺ＳＤ１に沿って配置されており、その長手方向が第１辺ＳＤ１に沿うように配置されている。そして発振回路１１は、配線ＬＡ、ＬＢやコンタクトパッド３６、３７により実現される端子ＴＸＡ、ＴＸＢを介して、振動素子５に電気的に接続されて、振動素子５を発振させる。例えば発振回路１１を構成するトランジスター、キャパシター、抵抗等の回路素子は、平面視で面積を有する金属層や拡散層などの導電層を有する。従って、発振回路１１での導電層と外部接続端子９１との容量結合により、外部接続端子９１から出力されるクロック信号ＣＫの信号成分がノイズとして発振回路１１に伝達され、発振特性に悪影響が生じるおそれがある。この点、本実施形態では、発振回路１１は、平面視において第１辺ＳＤ１に近い位置に配置されるため、平面視において第２辺ＳＤ２に近い位置に配置される外部接続端子９１との間の距離を離すことが可能になる。従って、発振回路１１と外部接続端子９１との間の容量結合の容量を低減できるため、発振回路１１の発振特性の劣化の発生等を抑制できるようになる。
図１１に、発振回路１１の構成例を示す。発振回路１１は、駆動回路１３２と、ＤＣカット用のキャパシターＣ１、Ｃ２と、基準電圧供給回路１３４と、第１可変容量回路１３６を含む。また発振回路１１は、ＤＣカット用のキャパシターＣ４と、第２可変容量回路１３７を含むことができる。なお、キャパシターＣ４と第２可変容量回路１３７は必須の構成要素ではなく、これらを設けない変形実施も可能である。また、第１可変容量回路１３６及び第２可変容量回路１３７とＧＮＤノードとの間にはキャパシターＣ３１～Ｃ３ｎが設けられている。
駆動回路１３２は、振動素子５を駆動して発振させる回路である。駆動回路１３２は、電流源ＩＳＡと、バイポーラートランジスターＢＰ０と、抵抗ＲＢを含む。電流源ＩＳＡは、レギュレート電源電圧ＶＲＥＧの電源ノードとバイポーラートランジスターＢＰ０との間に設けられ、バイポーラートランジスターＢＰ０に定電流を供給する。
バイポーラートランジスターＢＰ０は、振動素子５を駆動するトランジスターであり、ベースノードが、駆動回路１３２の入力ノードＮＩとなり、コレクターノードが、駆動回路１３２の出力ノードＮＱとなっている。抵抗ＲＢはバイポーラートランジスターＢＰ０のコレクターノードとベースノードの間に設けられる。
ＤＣカット用のキャパシターＣ１は、駆動回路１３２の入力ノードＮＩと配線ＬＡとの間に設けられる。このようなキャパシターＣ１を設けることで、発振信号のＤＣ成分がカットされ、ＡＣ成分だけが駆動回路１３２の入力ノードＮＩに伝達されるようになり、バイポーラートランジスターＢＰ０を適正に動作させることが可能になる。なお、ＤＣカット用のキャパシターＣ１は、駆動回路１３２の出力ノードＮＱと配線ＬＡとの間に設けてもよい。
基準電圧供給回路１３４は、第１可変容量回路１３６及び第２可変容量回路１３７に基準電圧ＶＲ１～ＶＲｎを供給する。基準電圧供給回路１３４は、例えばレギュレート電源電圧ＶＲＥＧのノードとＧＮＤのノードの間に直列に設けられた複数の抵抗を含み、ＶＲＥＧの電圧を分割した電圧を基準電圧ＶＲ１～ＶＲｎとして出力する。また基準電圧供給回路１３４は、配線ＬＡにバイアス電圧設定用の基準電圧ＶＲＢを供給する。これにより配線ＬＡでの発振信号の振幅中心電圧を基準電圧ＶＲＢに設定できるようになる。なお配線ＬＢでの発振信号の振幅中心電圧は、例えばバイポーラートランジスターＢＰ０のベース・エミッター間電圧と、抵抗ＲＢに流れるベース電流に基づき設定される。
ＤＣカット用のキャパシターＣ２は、一端が配線ＬＡに電気的に接続され、他端が温度補償電圧ＶＣＰの供給ノードＮＳ１に電気的に接続される。温度補償電圧ＶＣＰは抵抗ＲＣ１を介して供給ノードＮＳ１に供給される。第１可変容量回路１３６は、一端が供給ノードＮＳ１に電気的に接続されて、温度補償電圧ＶＣＰが供給される。また、基準電圧供給回路１３４は、第１可変容量回路１３６の他端の供給ノードＮＲ１～ＮＲｎに、基準電圧ＶＲ１～ＶＲｎを供給する。そして基準電圧ＶＲ１～ＶＲｎの供給ノードＮＲ１～ＮＲｎと、ＧＮＤノードとの間にキャパシターＣ３１～Ｃ３ｎが設けられる。ＤＣカット用のキャパシターＣ４は、一端が配線ＬＢに電気的に接続され、他端が温度補償電圧ＶＣＰの供給ノードＮＳ２に電気的に接続される。温度補償電圧ＶＣＰは抵抗ＲＣ２を介して供給ノードＮＳ２に供給される。また、配線ＬＡとＧＮＤノードとの間に、スイッチとキャパシターＣ７、Ｃ８が設けられ、配線ＬＡの負荷容量が調整される。また、配線ＬＢとＧＮＤノードとの間に、スイッチとキャパシターＣ５、Ｃ６が設けられ、配線ＬＢの負荷容量が調整される。第２可変容量回路１３７は、一端が供給ノードＮＳ２に電気的に接続されて、温度補償電圧ＶＣＰが供給される。また、基準電圧供給回路１３４は、第２可変容量回路１３７の他端の供給ノードＮＲ１～ＮＲｎに、基準電圧ＶＲ１～ＶＲｎを供給する。第１可変容量回路１３６はｎ個の可変容量素子を含む。ｎは２以上の整数である。ｎ個の可変容量素子は、例えばＭＯＳ型の可変容量素子であり、ｎ個のトランジスターにより構成される。そしてｎ個のトランジスターのゲートには基準電圧ＶＲ１～ＶＲｎが供給される。またｎ個のトランジスターの各トランジスターのソース及びドレインが短絡され、短絡されたソース及びドレインが接続される供給ノードＮＳ１に対して、温度補償電圧ＶＣＰが供給される。そしてＤＣカット用のキャパシターＣ２の容量は、第１可変容量回路１３６の容量に比べて十分に大きな容量になっている。このような構成の第１可変容量回路１３６を用いることで、広い温度補償電圧ＶＣＰの電圧範囲において、第１可変容量回路１３６のトータルの容量の容量変化の直線性を確保できるようになる。なお、第２可変容量回路１３７の構成は第１可変容量回路１３６と同様の構成であるため、詳細な説明は省略する。
以上のように、本実施形態の振動デバイス１において、集積回路１０は、振動素子５を発振させて発振信号を出力する発振回路１１を含み、受動素子は、発振回路１１に含まれる容量素子又は抵抗素子のうち少なくとも一つである。前述のように、基準電圧供給回路１３４に含まれる不図示の抵抗が応力により変形し、抵抗値が不安定になると、基準電圧供給回路１３４から供給される基準電圧ＶＲ１～ＶＲｎも不安定になる。それにより、第１可変容量回路１３６に印加される電圧も不安定になる。また、図８で前述したように、キャパシターＣ１、Ｃ２、Ｃ３１～Ｃ３ｎ、Ｃ４～Ｃ８の容量も、応力の影響で不安定になる。それにより、発振回路１１の負荷容量が不安定になり、振動デバイス１の周波数が変動する問題が生じる。この点、本実施形態の手法を適用することで、発振回路１１に含まれる容量素子又は抵抗素子を応力の影響が少ない位置に配置することにより、発振回路１１に含まれる容量素子又は抵抗素子の変形を抑制することができる。これにより、発振回路１１に含まれる容量素子の容量又は抵抗素子の抵抗値の変化を抑制することができる。これにより、振動デバイス１の発振周波数の変化を抑制することができる。
図１２に、基準電圧生成回路１４Ａの構成例を示す。基準電圧生成回路１４Ａは、ＶＤＤノードとＧＮＤノードの間に設けられるＮ型のトランジスターＴＤ１、抵抗ＲＤ１、ＲＤ２、ＲＤ３、バイポーラートランジスターＢＰ１、ＢＰ２を含む。また、基準電圧生成回路１４Ａは、バイアス電圧ＢＳがゲートに入力されるＰ型のトランジスターＴＤ１、ＴＤ２と、トランジスターＴＤ２のドレインノードとＧＮＤノードとの間に設けられるバイポーラートランジスターＢＰ３を含む。基準電圧生成回路１４Ａは、バンドギャップリファレンス回路であり、バンドギャップ電圧による基準電圧ＶＲＥＦを生成して出力する。例えばＰＮＰ型のバイポーラートランジスターＢＰ１、ＢＰ２のベース・エミッター間電圧をＶＢＥ１、ＶＢＥ２とし、ΔＶＢＥ＝ＶＢＥ１－ＶＢＥ２とする。基準電圧生成回路１４Ａは、例えばＶＲＥＦ＝Ｋ×ΔＶＢＥ＋ＶＢＥ２となる基準電圧ＶＲＥＦを出力する。Ｋは抵抗ＲＤ１、ＲＤ２の抵抗値により設定される。例えばＶＢＥ２は負の温度特性を有し、ΔＶＢＥは正の温度特性を有するため、抵抗ＲＤ１、ＲＤ２の抵抗値を調整することで、温度依存性のない定電圧の基準電圧ＶＲＥＦを生成できるようになる。そして生成される基準電圧ＶＲＥＦはグランド電圧を基準とした定電圧になる。なお基準電圧生成回路１４Ａは図１２の構成に限定されず、例えばトランジスターの仕事関数差電圧を用いて基準電圧ＶＲＥＦを生成する回路などの種々の構成の回路を用いることができる。
以上のように、本実施形態の振動デバイス１において、集積回路１０は、集積回路１０に用いられる基準電圧を生成する基準電圧生成回路１４Ａを含み、受動素子は、集積回路１０に含まれる抵抗素子である。前述のように、基準電圧生成回路１４Ａに含まれる抵抗ＲＤ１、ＲＤ２、ＲＤ３が応力により変形し、抵抗値が不安定になると、基準電圧ＶＲＥＦも不安定になる。それにより、後述するレギュレーター回路１４Ｂから出力されるレギュレート電源電圧ＶＲＥＧも不安定になり、発振回路１１の負荷容量が変動する。それにより、振動デバイス１の周波数が変動する問題が生じる。この点、本実施形態の手法を適用することで、基準電圧生成回路１４Ａに含まれる抵抗素子を応力の影響が少ない位置に配置することにより、基準電圧生成回路１４Ａに含まれる抵抗素子の変形を抑制することができる。これにより、基準電圧生成回路１４Ａに含まれる抵抗素子の抵抗値の変化を抑制することができるので、基準電圧ＶＲＥＦやレギュレート電源電圧ＶＲＥＧを安定させることができる。これにより、振動デバイス１の発振周波数の変化を抑制することができる。
図１３に、レギュレーター回路１４Ｂの構成例を示す。レギュレーター回路１４Ｂは、ＶＤＤノードとＧＮＤノードの間に直列に設けられた駆動用のＮ型のトランジスターＴＡ１及び抵抗ＲＡ１、ＲＡ２と、演算増幅器ＯＰＡを含む。また、レギュレーター回路１４Ｂは、演算増幅器ＯＰＡの出力端子側に設けられた抵抗ＲＡ３及びキャパシターＣＡを含むことができる。演算増幅器ＯＰＡの非反転入力端子には、基準電圧ＶＲＥＦが入力され、反転入力端子には、レギュレート電源電圧ＶＲＥＧ１を抵抗ＲＡ１、ＲＡ２により電圧分割した電圧ＶＤＡが入力される。そして演算増幅器ＯＰＡの出力端子が、抵抗ＲＡ３を介してトランジスターＴＡ１のゲートに入力され、トランジスターＴＡ１のドレインノードからレギュレート電源電圧ＶＲＥＧが出力される。なお、レギュレーター回路１４Ｂは、抵抗ＲＡ１、ＲＡ２を固定の抵抗値の抵抗とすることで、固定電圧のレギュレート電源電圧ＶＲＥＧを出力することになるが、抵抗ＲＡ１、ＲＡ２の抵抗値を可変に設定できるようにしてもよい。これにより、例えば製造や出荷時においてプロセス変動に対するレギュレート電源電圧ＶＲＥＧの変動を補償するための抵抗値の調整ができる。
以上のように、本実施形態の振動デバイス１において、集積回路１０は、レギュレート電源電圧ＶＲＥＧを生成するレギュレーター回路１４Ｂを含み、受動素子は、レギュレーター回路１４Ｂに含まれる抵抗素子である。前述のように、レギュレーター回路１４Ｂに含まれる抵抗ＲＡ１、ＲＡ２が応力により変形し、抵抗値が変化すると、抵抗ＲＡ１と抵抗ＲＡ２の比が変動し、レギュレート電源電圧ＶＲＥＧが変動する。それにより、発振回路１１の負荷容量が変動し、振動デバイス１の周波数が変動する問題が生じる。この点、本実施形態の手法を適用することで、レギュレーター回路１４Ｂに含まれる抵抗素子を応力の影響が少ない位置に配置することにより、レギュレーター回路１４Ｂに含まれる抵抗素子の変形を抑制することができる。これにより、レギュレーター回路１４Ｂに含まれる抵抗素子の抵抗値の変化を抑制することができるので、レギュレート電源電圧ＶＲＥＧの変動を抑制できる。これにより、振動デバイス１の発振周波数の変化を抑制することができる。
また、以上のように、本実施形態の振動デバイス１は、集積回路１０に用いられる基準電圧を生成する基準電圧生成回路１４Ａ又は集積回路１０に用いられるレギュレート電源電圧ＶＲＥＧを生成するレギュレーター回路１４Ｂと、の少なくとも一つを含む。基準電圧生成回路１４Ａ又はレギュレーター回路１４Ｂの少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、第１面２１に直交する方向からの平面視において、接合部ＪＡと重なるように配置されている。例えば基準電圧生成回路１４Ａは、前述のように受動素子の他、能動素子としてバイポーラートランジスターＢＰ１～ＢＰ３を含む。図９で前述の通り、接合部ＪＡと重ならない領域にバイポーラートランジスターＢＰ１～ＢＰ３が存在すると、応力の影響によってバイポーラートランジスターＢＰ１～ＢＰ３のベース電流が変化する。その結果、基準電圧ＶＲＥＦが不安定になり、前述と同様に、振動デバイス１の周波数が変化する問題が生じる。この点、本実施形態の手法を適用し、例えば接合部ＪＡと重なる領域に、受動素子である抵抗ＲＤ１～ＲＤ３又は能動素子であるバイポーラートランジスターＢＰ１～ＢＰ３を配置することによって、これらの特性を安定させることができる。これにより、パッケージ化した後の振動デバイス１の発振特性を安定させることができる。
図１４に、温度センサー１６の構成例を示す。温度センサー１６は、バイポーラートランジスターＢＰ４と抵抗ＲＥ１と可変抵抗回路ＲＥＡと電流源ＩＳＢとを含む。電流源ＩＳＢは、電源ノードＮＶＤと第１ノードＮ１との間に設けられ、第１ノードＮ１に定電流ＩＡを出力する。例えば、電流源ＩＳＢは、電源ノードＮＶＤとＧＮＤノードとの間に設けられる抵抗と、その抵抗に流れる電流をミラーすることで定電流ＩＡを出力するカレントミラー回路と、により構成される。第１ノードＮ１は、バイポーラートランジスターＢＰ４のベースノードに接続される。抵抗ＲＥ１は、第１ノードＮ１と、バイポーラートランジスターＢＰ４のコレクターノードとの間に設けられる。即ち、抵抗ＲＥ１の一端は第１ノードＮ１に接続され、抵抗ＲＥ１の他端はバイポーラートランジスターＢＰ４のコレクターノードに接続される。可変抵抗回路ＲＥＡは、バイポーラートランジスターＢＰ４のエミッターノードと、ＧＮＤノードとの間に設けられる。即ち、可変抵抗回路ＲＥＡの一端はバイポーラートランジスターＢＰ４のエミッターノードに接続され、可変抵抗回路ＲＥＡの他端はＧＮＤノードに接続される。可変抵抗回路ＲＥＡには、記憶部１７から０次補正データが入力され、その０次補正データにより可変抵抗回路ＲＥＡの抵抗値が設定される。これにより、バイポーラートランジスターＢＰ４のコレクターノードから、温度依存性を有する温度検出電圧ＶＴが出力される。
以上のように、本実施形態の振動デバイス１において、集積回路１０は、温度を検出する温度センサー１６を含み、受動素子は、温度センサー１６に含まれる抵抗素子である。前述のように、温度センサー１６に含まれる抵抗ＲＥ１等が応力により変形し、抵抗値が変化すると、温度検出電圧ＶＴが変動する。それにより、発振回路１１の負荷容量が変動し、振動デバイス１の周波数が変動する問題が生じる。この点、本実施形態の手法を適用することで、温度センサー１６に含まれる抵抗素子を応力の影響が少ない位置に配置することにより、温度センサー１６に含まれる抵抗素子の変形を抑制することができる。これにより、温度センサー１６に含まれる抵抗素子の抵抗値の変化を抑制することができるので、温度検出電圧ＶＴを安定させることができる。これにより、振動デバイス１の発振周波数の変化を抑制することができる。
図１５に、温度補償回路１５の構成例を示す。温度補償回路１５は、０次補正回路１５２と、１次補正回路１５４と、高次補正回路１５６と、電流電圧変換回路１５８を含む。なお例えば３次補正、４次補正、５次補正などを行う場合には、高次補正回路１５６として、３次補正回路、４次補正回路、５次補正回路などの複数の補正回路が設けられることになる。高次補正回路１５６は関数発生回路とも呼ばれ、温度補償電圧ＶＣＰの特性を近似する多項式に対応する関数電流を発生する。例えば多項式は温度を変数とする関数である。
温度補償回路１５は、多項式近似によるアナログ方式の温度補償を行う。具体的には温度補償回路１５は、温度を変数とする関数である多項式の近似によって温度補償電圧ＶＣＰを生成して出力する。このために記憶部１７は、温度補償電圧ＶＣＰの特性を近似する多項式の０次係数、１次係数、高次係数を、０次補正データ、１次補正データ、高次補正データとして記憶する。そして０次補正回路１５２と１次補正回路１５４と高次補正回路１５６は、記憶部１７に記憶された０次補正データ、１次補正データ、高次補正データに基づいて、０次補正電流信号、１次補正電流信号、高次補正電流信号を出力する。０次補正電流信号、１次補正電流信号、高次補正電流信号は、関数電流の０次成分信号、１次成分信号、高次成分信号と言うことができる。そして１次補正回路１５４、高次補正回路１５６には、温度に対してリニアに変化する温度検出電圧ＶＴに基づいて、１次補正電流信号、高次補正電流信号を生成して出力する。電流電圧変換回路１５８は、０次補正電流信号、１次補正電流信号、高次補正電流信号の加算処理を行うと共に電流電圧変換を行って、温度補償電圧ＶＣＰを出力する。これにより多項式近似によるアナログ方式の温度補償が実現される。なお上述のように温度センサー１６を用いて温度補償の０次補正を行う場合には、０次補正回路１５２の構成は省略できる。この場合に温度検出電圧ＶＴのオフセット電圧の変動に起因する温度検出電圧特性のズレを補正するために、例えば５次の多項式近似の温度補償を行う温度補償回路１５に、２次補正回路や４次補正回路を設けるようにしてもよい。
図１６に、高次補正回路１５６の構成例を示す。高次補正回路１５６は、バイポーラートランジスターＢＰ５１～ＢＰ５（２Ｎ＋１）、バイポーラートランジスターＢＰ６１～ＢＰ６（２Ｎ＋１）、抵抗ＲＦ１～ＲＦ（２Ｎ＋１）、抵抗ＲＧ１～ＲＧ（２Ｎ＋１）、電流源ＩＳＣ１～ＩＳＣ（２Ｎ＋１）を含む。Ｎは自然数である。なお、後述する基準電圧ＶＳ１～ＶＳ（Ｎ＋１）と基準電圧ＶＧは、不図示の電圧発生回路から出力される。
バイポーラートランジスターＢＰ５１とバイポーラートランジスターＢＰ６１とで差動対が構成されている。バイポーラートランジスターＢＰ５１は、ベース端子に基準電圧ＶＳ１が入力され、コレクター端子が基準電圧ＶＧを供給する基準電圧供給線１５９と接続され、エミッター端子が抵抗ＲＦ１を介して電流源ＩＳＣ１と電気的に接続されている。バイポーラートランジスターＢＰ６１は、ベース端子に温度検出電圧ＶＴが入力され、コレクター端子が電流電圧変換回路１５８と電気的に接続され、エミッター端子が抵抗ＲＧ１を介して電流源ＩＳＣ１と電気的に接続されている。電流源ＩＳＣ１は、抵抗ＲＦ１、抵抗ＲＧ１を介して、バイポーラートランジスターＢＰ５１とバイポーラートランジスターＢＰ６１で構成される差動対に定電流ＩＢ１を流す。バイポーラートランジスターＢＰ５（２Ｎ＋１）とバイポーラートランジスターＢＰ６（２Ｎ＋１）とで構成される差動対についても同様である。
また、バイポーラートランジスターＢＰ５２とバイポーラートランジスターＢＰ６２とで差動対が構成されている。バイポーラートランジスターＢＰ５２は、ベース端子に基準電圧ＶＳ２が入力され、コレクター端子が電流電圧変換回路１５８と電気的に接続され、エミッター端子が抵抗ＲＧ１を介して電流源ＩＳＣ２と電気的に接続されている。バイポーラートランジスターＢＰ６２は、ベース端子に温度検出電圧ＶＴが入力され、コレクター端子が基準電圧供給線１５９と電気的に接続され、エミッター端子が抵抗ＲＧ２を介して電流源ＩＳＣ２と電気的に接続されている。電流源ＩＳＣ２は、抵抗ＲＦ２、抵抗ＲＧ２を介して、バイポーラートランジスターＢＰ５２とバイポーラートランジスターＢＰ６２で構成される差動対に定電流ＩＢ（２Ｎ）を流す。バイポーラートランジスターＢＰ５（２Ｎ）とバイポーラートランジスターＢＰ６（２Ｎ）とで構成される差動対についても同様である。
温度検出電圧ＶＴの値は、温度Ｔに対してほぼ線形に減少し、温度ＴがＴ１、Ｔ２、…、Ｔ（２Ｎ）、Ｔ（２Ｎ＋１）のときに、それぞれ基準電圧ＶＳ１、ＶＲ２、…、ＶＳＮ、ＶＳ（２Ｎ＋１）と一致するものとする。なお、Ｔ１＜Ｔ２＜…＜Ｔ（２Ｎ）＜Ｔ（２Ｎ＋１）であるものとする。公知の手法につき詳細な説明は省略するが、このような構成の差動対を含むことで、電流電圧変換回路１５８からの電流値は、例えば温度ＴがＴ１の付近では単調に減少し、温度ＴがＴ２の付近では単調に増加し、以降差動対の数に応じて単調減少と単調増加が交互に繰り返される。これにより、電流電圧変換回路１５８からの電流値の温度依存性は、図示は省略するが、うねりを繰り返すパターンを示すようになる。
以上のように、本実施形態の振動デバイス１において、集積回路１０は、振動素子５の発振周波数の温度補償を行う温度補償回路１５を含み、受動素子は、温度補償回路１５に含まれる抵抗素子である。前述のように、温度補償回路１５の高次補正回路１５６は、各差動対を構成する抵抗ＲＦ１～ＲＦ（２Ｎ＋１）、抵抗ＲＧ１～ＲＧ（２Ｎ＋１）を含む。これらの抵抗が応力により変形し、抵抗値が変化すると、電流電圧変換回路１５８と繋がる配線上の電流値が変動する。それにより、温度補償電圧ＶＣＰが変動するため、発振回路１１の負荷容量が変動し、振動デバイス１の周波数が変動する問題が生じる。この点、本実施形態の手法を適用することで、温度補償回路１５に含まれる抵抗素子を応力の影響が少ない位置に配置することにより、温度補償回路１５に含まれる抵抗素子の変形を抑制することができる。これにより、温度補償回路１５に含まれる抵抗素子の抵抗値の変化を抑制することができるので、温度補償電圧ＶＣＰを安定させることができる。これにより、振動デバイス１の発振周波数の変化を抑制することができる。
また、本実施形態の振動デバイス１は、温度を検出する温度センサー１６又は振動素子５の発振周波数の温度補償を行う温度補償回路１５と、の少なくとも一つを含む。温度センサー１６又は温度補償回路１５の少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、第１面２１に直交する方向からの平面視において、接合部７３と重なるように配置されている。図１４、図１６で前述の通り、温度センサー１６又は温度補償回路１５は、前述の受動素子の他、能動素子であるバイポーラートランジスターＢＰ４、ＢＰ５１～ＢＰ５（２Ｎ＋１）、ＢＰ６１～ＢＰ６（２Ｎ＋１）を含む。図９で前述の通り、接合部ＪＡと重ならない領域にＢＰ４、ＢＰ５１～ＢＰ５（２Ｎ＋１）、ＢＰ６１～ＢＰ６（２Ｎ＋１）が存在すると、応力の影響によってバイポーラートランジスターＢＰ４、ＢＰ５１～ＢＰ５（２Ｎ＋１）、ＢＰ６１～ＢＰ６（２Ｎ＋１）のベース電流が変化する。温度補償電圧ＶＣＰが変動するため、発振回路１１の負荷容量が変動し、振動デバイス１の周波数が変動する問題が生じる。その点、本実施形態の振動デバイス１は、温度センサー１６、温度補償回路１５が接合部ＪＡと重なるように配置されている。このようにすることで、接合部ＪＡと重なる領域に受動素子を又は能動素子が配置されることによって、受動素子又は能動素子の特性を安定させることができる。これにより、パッケージ化した後の振動デバイス１の発振特性を安定させることができる。
本実施形態は、上述に限らず、種々の変形実施が可能である。図１７は、本実施形態の変形例を示す平面図である。振動デバイス１は、さらにＰＬＬ回路１８を含んでもよい。例えばフラクショナル－Ｎ型のＰＬＬ回路１８を設けることで、発振回路１１の発振信号の周波数を逓倍した任意の周波数のクロック信号ＣＫを出力できるようになる。また、ＰＬＬ回路１８は制御回路１３等と同様に、平面視においてリッド内壁線９Ｌの内側に配置される。すなわち、平面視においてＰＬＬ回路１８は接合部ＪＡと重ならない位置に配置される。ＰＬＬ回路１８は、フィードバックループ内で補正されるため、応力による影響は小さいと考えられるためである。このように、ＰＬＬ回路１８を応力の影響が大きい位置に配置することにより、応力の影響が小さい位置に、応力の影響が大きい回路を配置する余地を大きくすることができる。
以上のように本実施形態の振動デバイスは、半導体基板と、ベースと、振動素子と、リッドと、を含む。半導体基板は、第１面と第１面と表裏関係にある第２面とを有する。ベースは、第１面又は第２面に配置されている集積回路と、を含む。振動素子は集積回路に電気的に接続され、第１面側に配置されている。リッドは、振動素子を収容するようにベースの接合部においてベースに接合されている。集積回路は、受動素子を含み、受動素子は、第１面に直交する方向からの平面視において、受動素子の少なくとも一部が接合部と重なるように配置されている。
このように本実施形態の振動デバイスは、半導体基板の第１面又は第２面に配置されている集積回路を含む。また、集積回路は、受動素子を含み、受動素子は、第１面に直交する方向からの平面視において、受動素子の少なくとも一部が、リッドと接合する接合部と重なるように配置されている。このように配置することで、平面視において受動素子が接合部と重ならないように配置される場合に比べて、受動素子を応力の影響が少なくすることができる。これにより、応力の影響による受動素子の変形を抑制することができる。これにより、受動素子の特性の変化を抑制することができるので、振動デバイスの周波数の特性の変化を効果的に抑制することができる。
また、受動素子は、容量素子又は抵抗素子のうち少なくとも一つでよい。
このようにすれば、容量素子又は抵抗素子を応力の影響が少ない位置に配置することにより、容量素子又は抵抗素子の変形を抑制することができる。これにより、容量素子の容量又は抵抗素子の抵抗値の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、容量素子は、ＭＩＭ（Metal-Insulator-Metal）キャパシター、ＰＩＰ（polysilicon-Insulator-polysilicon）キャパシター又はＭＯＳ（Metal-Oxide-Semiconductor）キャパシターのうち少なくとも一つでよい。
このようにすれば、振動デバイスで通常用いられるキャパシターを応力の影響が少ない位置に配置することにより、これらのキャパシターの変形を抑制することができる。これにより、これらのキャパシターの容量の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、集積回路は、振動素子を発振させて発振信号を出力する発振回路を含み、受動素子は、発振回路に含まれる容量素子又は抵抗素子のうち少なくとも一つでよい。
このようにすれば、発振回路に含まれる容量素子又は抵抗素子を応力の影響が少ない位置に配置することにより、発振回路に含まれる容量素子又は抵抗素子の変形を抑制することができる。これにより、発振回路に含まれる容量素子の容量又は抵抗素子の抵抗値の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、ベースは、貫通電極を含み、集積回路は、第１辺及び第１辺と対向する第２辺を有し、第１面に直交する方向からの平面視において、第１辺と貫通電極の間に、発振回路が配置されていてもよい。
このようにすれば、発振回路を第１辺に近い位置に配置することで、第２辺に近い位置に配置される外部接続端子との発振回路との間の距離を離すことが可能になり、発振回路と外部接続端子との間の容量結合の容量を低減できるようになる。
また、集積回路は、集積回路に用いられる基準電圧を生成する基準電圧生成回路を含み、受動素子は、基準電圧生成回路に含まれる抵抗素子であってもよい。
このようにすれば、基準電圧生成回路に含まれる抵抗素子を応力の影響が少ない位置に配置することにより、基準電圧生成回路に含まれる抵抗素子の変形を抑制することができる。これにより、基準電圧生成回路に含まれる抵抗素子の抵抗値の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、集積回路は、集積回路に用いられるレギュレート電源電圧を生成するレギュレーター回路を含み、受動素子は、レギュレーター回路に含まれる抵抗素子であってもよい。
このようにすれば、レギュレーター回路に含まれる抵抗素子を応力の影響が少ない位置に配置することにより、レギュレーター回路に含まれる抵抗素子の変形を抑制することができる。これにより、レギュレーター回路に含まれる抵抗素子の抵抗値の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、集積回路は、温度を検出する温度センサーを含み、受動素子は、温度センサーに含まれる抵抗素子であってもよい。
このようにすれば、温度センサーに含まれる抵抗素子を応力の影響が少ない位置に配置することにより、温度センサーに含まれる抵抗素子の変形を抑制することができる。これにより、温度センサーに含まれる抵抗素子の抵抗値の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、集積回路は、振動素子の発振周波数の温度補償を行う温度補償回路を含み、受動素子は、温度補償回路に含まれる抵抗素子であってもよい。
このようにすれば、温度補償回路に含まれる抵抗素子を応力の影響が少ない位置に配置することにより、温度補償回路に含まれる抵抗素子の変形を抑制することができる。これにより、温度補償回路に含まれる抵抗素子の抵抗値の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また集積回路は、平面視で接合部と重ならない領域に配置されている所定回路を含み、所定回路は、制御回路又はメモリー回路のうち少なくとも一つを含んでもよい。
このようにすれば、応力の影響による支障が少ない制御回路やメモリー回路を、応力の影響が大きい位置に配置することにより、応力の影響が小さい位置に、応力の影響が大きい回路を配置する余地を大きくすることができる。
また、本実施形態の振動デバイスは、半導体基板と、ベースと、振動素子と、リッドと、を含む。半導体基板は、第１面と第１面と表裏関係にある第２面とを有する。ベースは、第１面又は第２面に配置されている集積回路と、を含む。振動素子は集積回路に電気的に接続され、第１面側に配置されている。リッドは、振動素子を収容するようにベースの接合部においてベースに接合されている。集積回路は、集積回路に用いられる基準電圧を生成する基準電圧生成回路又は集積回路に用いられるレギュレート電源電圧を生成するレギュレーター回路と、の少なくとも一つを含む。基準電圧生成回路又はレギュレーター回路の少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、第１面に直交する方向からの平面視において、接合部と重なるように配置されている。
このようにすれば、基準電圧生成回路又はレギュレーター回路に含まれる受動素子又は能動素子を応力の影響が少ない位置に配置することにより、基準電圧生成回路又はレギュレーター回路に含まれる受動素子又は能動素子の変形を抑制することができる。これにより、基準電圧生成回路又はレギュレーター回路に含まれる受動素子又は能動素子の特性の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
また、本実施形態の振動デバイスは、半導体基板と、ベースと、振動素子と、リッドと、を含む。半導体基板は、第１面と第１面と表裏関係にある第２面とを有する。ベースは、第１面又は第２面に配置されている集積回路と、を含む。振動素子は集積回路に電気的に接続され、第１面側に配置されている。リッドは、振動素子を収容するようにベースの接合部においてベースに接合されている。集積回路は、温度を検出する温度センサー又は振動素子の発振周波数の温度補償を行う温度補償回路と、の少なくとも一つを含む。温度センサー又は温度補償回路の少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、第１面に直交する方向からの平面視において、接合部と重なるように配置されている。
このようにすれば、温度センサー又は温度補償回路に含まれる受動素子又は能動素子を応力の影響が少ない位置に配置することにより、温度センサー又は温度補償回路に含まれる受動素子又は能動素子の変形を抑制することができる。これにより、温度センサー又は温度補償回路に含まれる受動素子又は能動素子の特性の変化を抑制することができる。これにより、振動デバイスの発振周波数の変化を抑制することができる。
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また振動デバイスの構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
１，１０１…振動デバイス、２，１０２…ベース、５，１０５…振動素子、７，１０７…リッド、８，１０８…再配置配線層、１０，１１０…集積回路、１１…発振回路、１２…出力回路、１３…制御回路、１４Ａ…電源回路、１４Ｂ…レギュレーター回路、１５…温度補償回路、１６…温度センサー、１７…記憶部、１８…ＰＬＬ回路、２０…半導体基板、２１，１２１…第１面、２２，１２２…第２面、２３，２４…トランジスター、２５…素子分離膜、２７…ガードリング、３０…配線層、３１，３２…金属層、３３，３４，３５…絶縁層、３６，３７，３８，３９…コンタクトパッド、４０，４１，１４０，１４１…貫通電極、４４…絶縁層、５０…振動基板、５２，５３…励振電極、５４…配線、５６…端子、６０，６１，１６０，１６１…接合部材、６２，１６２…バンプ、６４…端子、６８，６９…コンタクトパッド、７１，７２…接合部材、８０，１８０…絶縁層、８２，１８２…配線、８４…第１金属層、８６…第２金属層、９１，９２，１９１，１９２…外部接続端子、１３２…駆動回路、１３４…基準電圧供給回路、１３６…第１可変容量回路、１３７…第２可変容量回路、１５２…０次補正回路、１５４…１次補正回路、１５６…高次補正回路、１５８…電流電圧変換回路、１５９…基準電圧供給線、１７１，１７２…第３金属層、１７３，１７４…第４金属層、１７６…第５金属層、１７７，１７８…第６金属層、２１０Ａ，２１０Ｂ…導体層、２２０…絶縁層、２３０…ベース領域、２３２…結晶欠陥、
ＢＰ，ＢＰ０，ＢＰ１，ＢＰ２，ＢＰ３，ＢＰ４，ＢＰ５１，ＢＰ５２，ＢＰ５（２Ｎ），ＢＰ５（２Ｎ＋１），ＢＰ６１，ＢＰ６２，ＢＰ６（２Ｎ），ＢＰ６（２Ｎ＋１）…バイポーラートランジスター、Ｃ，Ｃ１，Ｃ２，Ｃ３１，Ｃ３ｎ，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，ＣＡ…キャパシター、ＣＫ…クロック信号、ＩＡ，ＩＢ１，ＩＢ２，ＩＢ（２Ｎ），ＩＢ（２Ｎ＋１）…定電流、ＩＳＡ，ＩＳＢ，ＩＳＣ１，ＩＳＣ２，ＩＳＣ（２Ｎ），ＩＳＣ（２Ｎ＋１）…電流源、ＪＡ…接合部、ＬＡ，ＬＢ，…配線、Ｎ１…第１ノード、ＮＲ１，ＮＲ２，ＮＲｎ，ＮＳ１，ＮＳ２…供給ノード、ＯＥ…出力イネーブル信号、ＯＰＡ…演算増幅器、ＯＳＣ…発振信号、Ｒ，ＲＡ１，ＲＡ２，ＲＡ３，ＲＢ，ＲＣ１，ＲＣ２，ＲＤ１，ＲＤ２，ＲＤ３，ＲＥ１，ＲＦ１，ＲＦ２，ＲＦ（２Ｎ），ＲＦ（２Ｎ＋１），ＲＧ１，ＲＧ２，ＲＧ（２Ｎ），ＲＧ（２Ｎ＋１），ＲＱ…抵抗、ＲＥＡ…可変抵抗回路、ＳＤ１…第１辺、ＳＤ２…第２辺、ＳＤ３…第３辺、ＳＤ４…第４辺、ＳＤＡ…データ信号、ＳＰ…収容空間、ＴＡ１，ＴＤ１，ＴＤ２，ＴＤ３…トランジスター、ＴＥ３，ＴＥ４，ＴＥ５，ＴＥ７…外部端子、ＴＬ…リッド厚さ、ＴＣＫ，ＴＧＮＤ，ＴＯＥ，ＴＶＣ，ＴＶＤＤ，ＴＸＡ，ＴＸＢ…端子、ＶＤＤ…電源電圧、ＶＧ，ＶＲ１，ＶＲＢ，ＶＲＥＦ，ＶＲｎ，ＶＳ１，ＶＳ２，ＶＳ（２Ｎ），ＶＳ（２Ｎ＋１）…基準電圧、ＶＣＰ…温度補償電圧、ＶＲＥＧ…レギュレート電源電圧、ＶＴ…温度検出電圧

Claims (12)

  1. 第１面と前記第１面と表裏関係にある第２面とを有する半導体基板と、前記第１面又は前記第２面に配置されている集積回路と、を含むベースと、
    前記集積回路に電気的に接続され、前記第１面側に配置されている振動素子と、
    前記振動素子を収容するように前記ベースの接合部において前記ベースに接合されているリッドと、
    を含み、
    前記集積回路は、受動素子を含み、
    前記受動素子は、前記第１面に直交する方向からの平面視において、前記受動素子の少なくとも一部が前記接合部と重なるように配置されていることを特徴とする振動デバイス。
  2. 請求項１に記載の振動デバイスにおいて、
    前記受動素子は、容量素子又は抵抗素子のうち少なくとも一つであることを特徴とする振動デバイス。
  3. 請求項２に記載の振動デバイスにおいて、
    前記容量素子は、ＭＩＭ（Metal-Insulator-Metal）キャパシター、ＰＩＰ（Polysilicon-Insulator-polysilicon）キャパシター又はＭＯＳ（Metal-Oxide-Semiconductor）キャパシターのうち少なくとも一つであることを特徴とする振動デバイス。
  4. 請求項２又は３に記載の振動デバイスにおいて、
    前記集積回路は、前記振動素子を発振させて発振信号を出力する発振回路を含み、
    前記受動素子は、前記発振回路に含まれる前記容量素子又は前記抵抗素子のうち少なくとも一つであることを特徴とする振動デバイス。
  5. 請求項４に記載の振動デバイスにおいて、
    前記ベースは、貫通電極を含み、
    前記集積回路は、第１辺及び前記第１辺と対向する第２辺を有し、
    前記平面視において、前記第１辺と前記貫通電極の間に、前記発振回路が配置されていることを特徴とする振動デバイス。
  6. 請求項２乃至５のいずれか一項に記載の振動デバイスにおいて、
    前記集積回路は、前記集積回路に用いられる基準電圧を生成する基準電圧生成回路を含み、
    前記受動素子は、前記基準電圧生成回路に含まれる前記抵抗素子であることを特徴とする振動デバイス。
  7. 請求項２乃至６のいずれか一項に記載の振動デバイスにおいて、
    前記集積回路は、前記集積回路に用いられるレギュレート電源電圧を生成するレギュレーター回路を含み、
    前記受動素子は、前記レギュレーター回路に含まれる前記抵抗素子であることを特徴とする振動デバイス。
  8. 請求項２乃至７のいずれか一項に記載の振動デバイスにおいて、
    前記集積回路は、温度を検出する温度センサーを含み、
    前記受動素子は、前記温度センサーに含まれる前記抵抗素子であることを特徴とする振動デバイス。
  9. 請求項２乃至８のいずれか一項に記載の振動デバイスにおいて、
    前記集積回路は、前記振動素子の発振周波数の温度補償を行う温度補償回路を含み、
    前記受動素子は、前記温度補償回路に含まれる前記抵抗素子であることを特徴とする振動デバイス。
  10. 請求項１乃至９のいずれか一項に記載の振動デバイスにおいて、
    前記集積回路は、前記平面視で前記接合部と重ならない領域に配置されている所定回路を含み、
    前記所定回路は、制御回路又はメモリー回路のうち少なくとも一つを含むことを特徴とする振動デバイス。
  11. 第１面と前記第１面と表裏関係にある第２面とを有する半導体基板と、前記第１面又は前記第２面に配置されている集積回路と、を含むベースと、
    前記集積回路に電気的に接続され、前記第１面側に配置されている振動素子と、
    前記振動素子を収容するように前記ベースの接合部において前記ベースに接合されているリッドと、
    を含み、
    前記集積回路は、前記集積回路に用いられる基準電圧を生成する基準電圧生成回路又は前記集積回路に用いられるレギュレート電源電圧を生成するレギュレーター回路と、の少なくとも一つを含み、
    前記基準電圧生成回路又は前記レギュレーター回路の少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、前記第１面に直交する方向からの平面視において、前記接合部と重なるように配置されていることを特徴とする振動デバイス。
  12. 第１面と前記第１面と表裏関係にある第２面とを有する半導体基板と、前記第１面又は前記第２面に配置されている集積回路と、を含むベースと、
    前記集積回路に電気的に接続され、前記第１面側に配置されている振動素子と、
    前記振動素子を収容するように前記ベースの接合部において前記ベースに接合されているリッドと、
    を含み、
    前記集積回路は、温度を検出する温度センサー又は前記振動素子の発振周波数の温度補償を行う温度補償回路と、の少なくとも一つを含み、
    前記温度センサー又は前記温度補償回路の少なくとも一つに含まれる受動素子又は能動素子の少なくとも一部が、前記第１面に直交する方向からの平面視において、前記接合部と重なるように配置されていることを特徴とする振動デバイス。
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