CN115148702A - 集成电路装置、设备以及制造方法 - Google Patents

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circuit
wiring
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CN202210315912.2A
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井伊巨树
板坂洋佑
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Seiko Epson Corp
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Seiko Epson Corp
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Abstract

提供集成电路装置、设备以及制造方法，以与连接盘重叠的方式配置电路而实现小面积化，并且能够实现将连接盘与该电路电连接的适当的引出布线。集成电路装置包含：具有长边方向和短边方向的形状的连接盘；电路，其在俯视时与连接盘重叠，并且与连接盘电连接；引出布线，其沿着连接盘的短边方向从连接盘的长边侧的外缘被引出；以及通孔组，其将引出布线与电路的布线电连接，在俯视时不与连接盘重叠。

Description

集成电路装置、设备以及制造方法
技术领域
本发明涉及集成电路装置、设备以及制造方法等。
背景技术
在集成电路装置中设置有用于外部连接的连接盘。例如在专利文献1中公开了如下方法：将沿着集成电路装置的侧缘设置的连接盘形成为具有沿着引线接合时的超声波的振动方向的长边的长方形。在专利文献1中，提供与俯视时呈在超声波的振动方向上较长的大致椭圆形的引线接合的连接部对应的连接盘形状，由此实现了集成电路装置的小型化。
专利文献1：日本特开平6-333974号公报
然而，在专利文献1那样的结构中，以俯视时与连接盘重叠的方式配置电路的情况下，没有提出向该电路引出适当的布线的方法。
发明内容
本公开一个方式涉及一种集成电路装置，其包含：具有长边方向和短边方向的形状的连接盘；电路，其在俯视时与所述连接盘重叠，并且与所述连接盘电连接；引出布线，其沿着所述连接盘的所述短边方向从所述连接盘的长边侧的外缘被引出；以及通孔组，其将所述引出布线与所述电路的布线电连接，在所述俯视时不与所述连接盘重叠。
本公开的另一方式涉及一种设备的制造方法，该设备包含集成电路装置和收纳所述集成电路装置的封装，在该制造方法中，包含：所述集成电路装置的制造工序；以及将所述集成电路装置安装于所述封装的安装工序，在所述制造工序中，在所述集成电路装置的有源面形成：具有长边方向和短边方向的形状的连接盘；电路，其在俯视时与所述连接盘重叠，并且与所述连接盘电连接；引出布线，其沿着所述连接盘的所述短边方向从所述连接盘的长边侧的外缘被引出；以及通孔组，其将所述引出布线与所述电路的布线电连接，在所述俯视时不与所述连接盘重叠，在所述安装工序中，在所述集成电路装置的所述连接盘上形成凸块，以所述有源面与所述封装的面对置的方式配置所述集成电路装置，通过以所述连接盘的所述长边方向为振动方向的超声波接合，将设置于所述封装的面的端子与形成于所述连接盘的所述凸块连接起来。
附图说明
图1是本实施方式的集成电路装置的连接盘区域中的剖视图。
图2是本实施方式的集成电路装置的连接盘区域中的俯视图。
图3是输入连接盘的布局配置例。
图4是输出连接盘的布局配置例。
图5是地连接盘的布局配置例。
图6是从连接盘对多个引出布线进行布线的情况下的布局配置例。
图7是形成于连接盘的凸块的说明图。
图8是超声波接合中的问题点的说明图。
图9是表示连接盘的构造例的图。
图10是本实施方式的集成电路装置的结构例。
图11是基准电压生成电路的结构例。
图12是基准电压生成电路的另一结构例。
图13是集成电路装置的布局配置例。
图14是作为本实施方式的设备的振荡器的构造例。
图15是本实施方式的制造方法的制造工序图。
标号说明
2：连接盘；3：钝化膜；4：振荡器；5：引出布线；6：通孔组；7：布线；8：电路；9：第2引出布线；10：振子；15：封装；16：基座；17：盖；18：外部端子；19：外部端子；20：集成电路装置；21：静电保护电路；22：I/O电路；30：振荡电路；50：输出电路；52：输出缓冲电路；60：电源电路；62：基准电压生成电路；64：调节器；70：逻辑电路；80：温度补偿电路；90：温度传感器电路；91：连接盘金属；92、93、94：导电层；ALA～ALE：金属层；BMP：凸块；BP1、BP2、BP3：双极晶体管；CKQ：时钟信号；DI1、DI2、DI3：二极管；DL：长边方向；DR、DR1、DR2、DR3、DR4：方向；DS：短边方向；EDL、EDS：外缘；OE：输出使能信号；OSC：振荡信号；PCK：时钟连接盘；PGND：地连接盘；PI：输入连接盘；POE：输出使能连接盘；PQ：输出连接盘；PVDD：电源连接盘；PX1：连接盘；PX2：连接盘；RD1～RD3、RE1、RE2：电阻；SD1～SD4：边；SF：面；TD1～TD3、TE1～TE5：晶体管；TM：端子；TCK、TGND、TOE、TVDD：外部端子；VB：偏置电压；VCP：温度补偿电压；VDD：电源电压；VREF：基准电压；VT：温度检测电压。
具体实施方式
下面，对实施方式进行说明。另外，以下说明的本实施方式并不对权利要求书的记载内容进行不恰当的限定。并且，本实施方式中说明的结构未必全部都是必需结构要件。
1.连接盘的引出布线
图1示出关于本实施方式的集成电路装置20的连接盘区域的剖视图，图2示出连接盘区域的俯视图。本实施方式的集成电路装置20包含连接盘2、引出布线5以及通孔组6。如图2所示，连接盘2是具有长边方向和短边方向的形状的连接盘。例如在连接盘2为四边形的情况下，连接盘2成为具有长边和短边的长方形的形状。此外，连接盘2的形状并不限定于长方形，例如只要是可内含椭圆、长圆的形状即可，例如也可以是六边形、八边形等边数为5个以上的多边形、大致椭圆的形状等。例如也可以将连接盘2的角部设为倒角形状，由此能够缓和应力向角部的集中等。另外，连接盘2的区域是构成连接盘2的金属层中的在集成电路装置20的有源面露出的区域。例如，在图1中，连接盘2由最上层的铝等金属层ALE构成。并且，金属层ALE中的从以覆盖金属层ALE的方式形成的氧化膜即钝化膜3露出的开口部分的区域成为连接盘2的区域。
而且，在图1、图2中，设置有在俯视时与连接盘2重叠并且与连接盘2电连接的电路8。电路8例如是具有规定的功能的功能电路。电路例如由多个电路元件构成。电路元件是晶体管等有源元件或电阻、电容器等无源元件。例如，在图1中，电路8包含形成于P型的阱PWL中的N型的晶体管、和形成于N型的阱NWL中的P型的晶体管。另外，图1是示意性地示出连接盘2与电路8的配置关系的图，实际上，电路8的晶体管等的布局面积相对于连接盘2的布局面积足够小，在连接盘2的下方配置有构成电路8的所需个数的晶体管等电路元件。
另外，俯视是图1的方向DR上的俯视，例如是从与构成集成电路装置20的半导体基板垂直的方向观察的俯视。如图2所示，电路8以在俯视时与连接盘2重叠的方式配置。例如在将朝向半导体基板的方向DR设为朝下方向的情况下，电路8配置于连接盘2的下方。而且，连接盘2和电路8经由引出布线5、通孔组6等电连接。这样，通过以在俯视时与连接盘2重叠的方式配置电路8，能够实现集成电路装置20的布局的小面积化。
另外，如图2所示，引出布线5是沿着连接盘2的短边方向DS从连接盘2的长边侧的外缘EDL引出的布线。例如，在图2中，外缘EDL是沿着连接盘2的长边方向DL的外缘，外缘EDS是沿着连接盘2的短边方向DS的外缘。在连接盘2为长方形的形状的情况下，长边侧的外缘EDL是连接盘2的长边，长边方向DL是沿着长边的方向。另外，短边侧的外缘EDS是连接盘2的短边，短边方向DS是沿着短边的方向。而且，如图1所示，引出布线5由与连接盘2相同层的金属层ALE构成。例如引出布线5是使连接盘2的金属层ALE沿着连接盘2的短边方向DS延伸而引出的布线。
通孔组6将引出布线5与电路8的布线7电连接。而且，通孔组6以在俯视时不与连接盘2重叠的方式设置。例如，将引出布线5与布线7电连接的通孔组6不配置在连接盘2的下方，而配置在从连接盘2的外缘EDL沿短边方向DS引出的引出布线5的下方。例如在图1、图2中集成电路装置20具有5层金属层ALA～ALE。金属层ALA～ALE例如为铝或铝合金的金属层。另外，金属层的数量不限于5，可以为4以下，也可以为6以上。而且，通孔组6包含将这些金属层之间连接的多个通孔。通孔例如也被称为通孔布线，由通孔和金属的插塞构成。例如通孔组6包含将金属层ALE与金属层ALD连接的通孔、将金属层ALD与金属层ALC连接的通孔、将金属层ALC与金属层ALB连接的通孔等。这些多个通孔在引出布线5的下方例如沿着方向DR排列设置。通过包含这些多个通孔的通孔组6，构成引出布线5的金属层ALE与构成布线7的金属层ALB电连接。而且，布线7的一端与通孔组6的通孔连接，另一端与电路8电连接。例如，布线7的另一端与构成电路8的电路元件连接。例如，布线7与作为电路元件的晶体管的漏极、源极或栅极等、作为无源元件的电阻或电容器的一端电连接。此外，在图1中示出了由金属层ALB构成的布线7，但将通孔组6与电路8电连接的布线例如也可以是由金属层ALA、ALC等其他金属层构成的布线。
如上所述，在本实施方式中，以在俯视时与连接盘2重叠的方式配置电路8。由此，能够有效利用连接盘2的区域来配置电路8，因此能够实现集成电路装置20的小面积化。即，通过将电路8配置于连接盘2的区域，与将电路8配置于连接盘2的区域之外的情况相比，能够将集成电路装置20的面积减小与电路8的面积对应的量。此外，连接盘2由于为具有长边方向和短边方向的形状，因此即使在安装集成电路装置20时作用有沿着连接盘2的长边方向的力的情况下，也能够抑制产生布线的短路、断线等不良情况。例如在安装时进行后述那样的超声波接合的情况下，通过使超声波的振动方向成为连接盘2的长边方向，能够抑制由于超声波的振动而产生布线的短路等。而且，在本实施方式中，还从连接盘2的长边侧的外缘EDL沿着连接盘2的短边方向DS引出引出布线5，利用通孔组6将该引出布线5与电路8的布线7电连接。这样，即使在安装集成电路装置20时作用有沿着连接盘2的长边方向的力的情况下，也能够抑制对引出布线5、通孔组6施加损伤而产生短路、断线等的风险。因此，能够提供一种集成电路装置20，其能够抑制对用于将连接盘2与电路8电连接的引出布线5、通孔组6施加损伤，电路8以与连接盘2重叠的方式配置。即，能够以与连接盘2重叠的方式配置电路8来实现集成电路装置20的小面积化，并且能够实现将连接盘2与该电路8电连接的适当的引出布线5。另外，作为本实施方式的比较例的方法，也可以考虑在连接盘2的正下方设置通孔，经由该通孔将连接盘2与电路8连接的方法。然而，若在连接盘2的正下方配置通孔，则有可能产生连接盘2的金属层ALE剥落、并对通孔施加损伤等问题。关于这一点，在本实施方式中，通孔组6设置于在俯视时不与连接盘2重叠的部位，因此能够防止这样的问题的产生。
另外，如图1所示，布线7是比连接盘2的金属层ALE靠下层的金属层ALB的布线，布线7在俯视时一部分与连接盘2重叠。通过设置这样的布线7，来自连接盘2的引出布线5经由通孔组6与布线7的一端连接，布线7的另一端与电路8连接，由此能够将连接盘2与电路8的电路元件电连接，电路8以与连接盘2重叠的方式配置。因此，能够将与连接盘2电连接的电路8配置成在俯视时与连接盘2重叠，能够实现集成电路装置20的小面积化。
另外，在图1中，布线7成为从连接盘2的金属层ALE隔开一层以上的间隔而配置的金属层ALB的布线。例如，不是由连接盘2的金属层ALE正下方的金属层ALD构成电路8的布线7，而是由从连接盘2的金属层ALE隔开一层以上的间隔而配置的金属层ALB构成电路8的布线7。此外，在图1中，由金属层ALB构成布线7，但也可以由从连接盘2的金属层ALE隔开一层以上的间隔而配置的金属层ALC、金属层ALA构成布线7。例如若由连接盘2的金属层ALE的正下方的金属层ALD构成电路8的布线7，则在安装时等对连接盘2施加了载荷的情况下等，布线7受到损伤，有可能产生断线等不良情况。关于这一点，如果由从连接盘2的金属层ALE隔开一层以上的间隔而配置的金属层ALB、金属层ALC或金属层ALA构成电路8的布线7，则能够抑制布线7受到损伤而产生不良情况，能够提高可靠性等。例如，在本实施方式中，利用通孔组6的多个通孔将来自连接盘2的引出布线5与布线7电连接，因此，能够通过从连接盘2的金属层ALE隔开一层以上的间隔而配置的金属层ALB、金属层ALC或金属层ALA构成电路8的布线7。
另外，如图2所示，引出布线5具有连接盘2的长边方向DL成为长边方向的形状。例如引出布线5具有连接盘2的长边方向DL为长边方向、连接盘2的短边方向DS为短边方向的形状。例如在图2中，连接盘2的长边方向DL在纸面中为纵向，连接盘2的短边方向DS在纸面中为横向，连接盘2成为纵向的长度比横向的长度长的形状。而且，关于引出布线5，也同样地成为纵向的长度比横向的长度长的形状。这样，能够从连接盘2的长边侧的外缘EDL引出在横向上较短的长度的引出布线5，经由通孔组6将引出布线5与电路8的布线7连接。而且，通过延长引出布线5的纵向的长度，能够增加设置于引出布线5的区域的通孔数量，能够实现对静电的耐性提高、布线的低阻抗化等。
另外，如图2所示，通孔组6的多个通孔沿着引出布线5的长边方向排列设置。例如，在图2中，多列通孔组沿着引出布线5的长边方向设置，具体而言，设置有3列通孔组。另外，通孔组的列数不限于3列，可以是1列，也可以是4列以上。这样，通过沿着引出布线5的长边方向排列设置通孔组6的多个通孔，能够增加用于将引出布线5与电路8的布线7电连接的通孔组6的数量。由此，能够实现对静电的耐性提高和布线的低阻抗化等，从而能够提高集成电路装置20的可靠性等。
另外，如图2的A1、A2所示，引出布线5在俯视时具有角部被倒角的形状。例如引出布线5如A1、A2所示，通过对角部进行倒角，成为在图2的纸面中以纵向为长边方向、以横向为短边方向的大致长方形的形状。在图2中，A1所示的右上方向的角部和A2所示的右下方向的角部被倒角。通过这样使引出布线5的角部成为被倒角的形状，例如在对连接盘2施加静电时，能够抑制电荷集中于角部而产生由发热等引起的损坏等。由此，能够实现集成电路装置20的可靠性等的提高。
另外，例如图3所示，本实施方式的连接盘2是进行输入信号的输入的输入连接盘PI。并且，以在俯视时与输入连接盘PI重叠的方式配置的电路8是从输入连接盘PI输入了输入信号的I/O电路22。I/O电路22包含输入了输入信号并进行缓冲的输入缓冲电路等，将缓冲后的输入信号输出到集成电路装置20内部的电路。这样，能够将输入到输入连接盘PI的输入信号经由引出布线5、通孔组6、布线7输入到I/O电路22。而且，输入连接盘PI成为具有长边方向以及短边方向的形状，引出布线5从输入连接盘PI的长边侧的外缘EDL引出。因此，即使在安装集成电路装置20时等作用有沿着输入连接盘PI的长边方向的力的情况下，也能够抑制产生短路等不良情况或者对引出布线5、通孔组6施加损伤。此外，由于能够有效利用输入连接盘PI的区域来配置I/O电路22，因此与将I/O电路22配置在输入连接盘PI的区域之外的情况相比，能够实现集成电路装置20的小面积化。另外，在图3中，也以在俯视时与输入连接盘PI重叠的方式而配置有静电保护电路21或电源稳定化电容器等。由此，能够实现有效利用了输入连接盘PI的区域的集成电路装置20的进一步的小面积化。
另外，例如图4所示，本实施方式的连接盘2是将将输出信号输出的输出连接盘PQ。而且，以在俯视时与输出连接盘PQ重叠的方式配置的电路8是向输出连接盘PQ输出了输出信号的输出缓冲电路52。输出缓冲电路52例如对来自集成电路装置20的内部电路的输出信号进行缓冲并输出到输出连接盘PQ。这样，能够将来自输出缓冲电路52的输出信号经由布线7、通孔组6、引出布线5从输出连接盘PQ输出。而且，输出连接盘PQ成为具有长边方向以及短边方向的形状，引出布线5从输出连接盘PQ的长边侧的外缘EDL被引出。因此，即使在集成电路装置20的安装时等作用有沿着输出连接盘PQ的长边方向的力的情况下，也能够抑制产生短路等不良情况或者对引出布线5、通孔组6施加损伤。另外，由于能够有效利用输出连接盘PQ的区域来配置输出缓冲电路52，因此能够实现集成电路装置20的小面积化。此外，在输出缓冲电路52输出例如高频率的时钟信号等输出信号的情况下，输出缓冲电路52成为噪声源。关于这一点，在图4中，由于以覆盖成为噪声源的输出缓冲电路52的方式配置输出连接盘PQ，因此输出连接盘PQ的金属层成为屏蔽层，能够抑制噪声源波及到集成电路装置20的其他电路。因此，也能够抑制由于来自输出缓冲电路52的噪声的、集成电路装置20的性能下降。
另外，例如图5所示，本实施方式的连接盘2是提供接地的地连接盘PGND。而且，以在俯视时与地连接盘PGND重叠的方式配置的电路8是生成基准电压的基准电压生成电路62。基准电压生成电路62例如生成即使电源电压、温度变化也恒定的基准电压。例如，基准电压生成电路62生成基准电压，该基准电压用于生成偏置电流、偏置电压或调节电源电压中的至少1个。例如，集成电路装置20具有模拟电路，基准电压生成电路62生成用于基准电压，该基准电压用于生成该模拟电路的偏置电流或偏置电压。此外，集成电路装置20具有调节器，调节器根据由基准电压生成电路62生成的基准电压，生成对电源电压进行降压而得到的作为恒定电压的调节电源电压，并将所生成的调节电源电压供给至集成电路装置20的各电路块。如果采用图5那样的布局配置，则能够将供给到地连接盘PGND的地电压经由引出布线5、通孔组6、布线7供给到基准电压生成电路62。而且，地连接盘PGND成为具有长边方向以及短边方向的形状，引出布线5从地连接盘PGND的长边侧的外缘EDL引出，因此即使在作用有沿着地连接盘PGND的长边方向的力的情况下，也能够抑制布线的短路、对引出布线5等施加损伤等不良情况的产生。另外，由于能够有效利用地连接盘PGND的区域来配置基准电压生成电路62，因此能够实现集成电路装置20的小面积化。另外，在图5中，以覆盖基准电压生成电路62的方式配置地连接盘PGND，因此地连接盘PGND的金属层成为屏蔽层，能够抑制被传递来自集成电路装置20的其他电路的噪声而在基准电压生成电路62生成的基准电压上叠加噪声。因此，基准电压生成电路62能够生成低噪声的基准电压，还能够抑制由于叠加于基准电压的噪声而造成的、集成电路装置20的性能下降。
此外，在图6中，集成电路装置20除了包含沿着连接盘2的短边方向DS从连接盘2的长边侧的外缘EDL引出的引出布线5之外，还包含沿着连接盘2的长边方向DL从连接盘2的短边侧的外缘EDS引出的第2引出布线9。并且，第2引出布线9由与连接盘2相同的层的金属层ALE构成。例如在被供给电源电压的电源连接盘中，有时通过多个引出布线将供给到电源连接盘的电源电压供给到集成电路装置20的各电路。在这样的电源连接盘等中，如图6所示，可以还设置从连接盘2的短边侧的外缘EDS引出的第2引出布线9。这是因为，在该情况下，引出布线5和第2引出布线9将相同电位的电源电压等供给到集成电路装置20的各电路，因此，认为即使作用有沿着连接盘的长边方向的力等，不良情况的可能性也较小。
接着，对由于安装集成电路装置20时的超声波接合而产生的不良情况进行说明。在图7中，在集成电路装置20的连接盘2上形成有凸块BMP。该凸块BMP例如被称为柱形凸块(stud bump)，例如在集成电路装置20的倒装芯片安装等中使用。在柱形凸块中，在金线等线的末端形成球，使用热或超声波振动等将该球压接在连接盘2的上表面后，切割线。由此，如图7所示，能够在连接盘2的中央附近形成金凸块等凸块BMP。然后，将这样在连接盘2上形成有凸块BMP的集成电路装置20如后述的图14所示那样倒装安装于作为封装15的安装面的面SF。具体而言，以凸块BMP的另一端与形成于封装15的面SF的端子TM接触的方式配置集成电路装置20，通过超声波振动，将由金等形成的端子TM与凸块BMP的另一端接合。
然而，若进行使用了这样的超声波振动的超声波接合，则如图8所示，有时会产生如下情况：形成于连接盘2的凸块BMP在超声波的振动方向上扩展而从连接盘2的区域伸出。当发生这样的情况时，在图8的B1处，溢出的凸块BMP与图1的钝化膜3接触，产生裂纹。在比钝化膜3柔软的金属连接盘2中，即使施加由超声波振动产生的力也几乎没有问题，但若对硬的钝化膜3施加由超声波振动产生的力，则会产生裂纹。而且，连接盘2的金属通过裂纹而与其他布线接触，会产生短路等不良情况。为了防止这样的不良情况的发生，在本实施方式中，如图8的B2所示，将连接盘2设为超声波振动的方向成为长边方向那样的形状。具体而言，将连接盘2设为例如超声波振动的方向成为长边方向的长方形的形状。这样，即使在由于超声波振动而使俯视时的凸块BMP的形状成为椭圆形状的情况下，也能够抑制凸块BMP从连接盘2伸出，能够防止发生上述那样的裂纹产生所导致的布线的短路等不良情况。
另一方面，在以与连接盘2重叠的方式配置电路8的方法中，需要用于将连接盘2与电路8电连接的引出布线5、通孔组6。然而，若从连接盘2的短边侧的外缘EDS引出来自连接盘2的引出布线5，则由于超声波振动而对引出布线5、通孔组6施加应力，有可能产生短路、断线等不良情况。因此，在本实施方式中，采用如下方法：将连接盘2设为具有长边方向和短边方向的形状，并且从连接盘2的长边侧的外缘EDL引出引出布线5，利用通孔组6将引出布线5与电路8的布线7电连接。这样，即使在连接盘2的长边方向成为超声波振动的振动方向的情况下，也能够防止因该超声波振动引起的应力而对引出布线5、通孔组6施加应力，从而产生短路、断线等不良情况。
如上所述，在图7、图8中，连接盘2成为通过凸块BMP与外部端子电连接的连接盘。另外，凸块BMP与端子超声波接合。而且，连接盘2的长边方向DL成为超声波接合的超声波振动的方向。换言之，连接盘2的长边方向DL是凸块BMP的长边方向。这样，能够抑制如图8所示那样凸块BMP超出连接盘2的区域而产生短路等不良情况。另外，引出布线5从连接盘2的长边侧的外缘EDL引出，因此能够抑制由超声波接合的超声波振动引起的应力施加于引出布线5、通孔组6，能够防止产生短路、断线等不良情况。
另外，以上，对由于柱形凸块中的超声波振动而产生短路等不良情况为例进行了说明，但本实施方式并不限定于此。例如在引线接合中也存在使用超声波振动的情况，在该情况下，将连接盘2的长边方向DL设为超声波振动的方向而从连接盘2的长边侧的外缘EDL引出引出布线5的方法也是有效的。另外，凸块BMP也可以是柱形凸块以外的凸块，在通过超声波接合以外的某种方法沿着规定方向施加应力的情况下，将连接盘2的长边方向设为该规定方向并且从连接盘2的长边侧的外缘EDL引出引出布线5的方法也是有效的。此外，凸块BMP从连接盘2的区域伸出的现象也可能由于利用超声波接合将凸块BMP形成于连接盘2而引起。
另外，连接盘2的构造并不限定于图1所示那样的构造，能够采用各种构造。图9是表示连接盘2的另一构造例的剖视图。在图9中，在连接盘金属91上形成有例如通过电镀等形成的导电层92、93、94。导电层92由与由铝或铝合金形成的连接盘金属91的接合性良好的材料形成，例如由镍或镍合金形成。导电层92例如具有2μm～10μm的厚度。通过这样增大导电层92的厚度，即使在将凸块或接合线接合于连接盘2时施加较大的载荷，该载荷也不易传递到连接盘2的下方。因此，能够防止因接合凸块或接合线时的加重而在设置于连接盘2的下方的电路8产生不良情况。导电层93介于导电层92与导电层94之间，提高导电层92、94的紧贴性，并且作为防止导电层92向导电层94扩散的阻挡层发挥功能。导电层93由与导电层92和导电层94双方紧贴性良好的材料形成，例如由钯或钯合金形成。此外，导电层93根据需要设置即可，例如在导电层92与导电层94的紧贴性良好的情况下等能够省略。导电层94作为与凸块或接合线的连接层发挥功能。导电层94由与凸块或接合线的接触电阻低的材料形成，例如由金或金的合金形成。通过使用图9那样的构造的连接盘2，对于将凸块或接合线接合到连接盘2的安装时的加重，能够保护连接盘下的电路8，并且能够以较低的接触电阻接合凸块或接合线，实现安装的容易化、可靠性的提高等。
2.集成电路装置
接着，对本实施方式的集成电路装置20的具体例进行说明。图10是表示本实施方式的集成电路装置20的结构例的图。另外，集成电路装置20不限于图10的结构，可以实施省略其结构要素的一部分或追加其他结构要素等各种变形。此外，以下主要以组装有集成电路装置20的本实施方式的设备为振荡器4的情况为例进行说明，但本实施方式的设备不限于振荡器4。
图10的集成电路装置20包含振荡电路30。此外，集成电路装置20能够包含输出电路50、电源电路60、逻辑电路70、温度补偿电路80、温度传感器电路90、电源连接盘PVDD、地连接盘PGND、时钟连接盘PCK、输出使能连接盘POE、振子连接用的连接盘PX1、PX2。此外，作为本实施方式的设备的一例的振荡器4包含振子10和集成电路装置20。振子10与集成电路装置20电连接。例如，使用收纳振子10和集成电路装置20的封装的内部布线、接合线或金属凸块等，将振子10与集成电路装置20电连接。
振子10是通过电信号产生机械振动的元件。振子10例如能够通过石英振动片等振动片实现。例如，振子10能够通过切角为AT切或SC切等进行厚度剪切振动的石英振动片、音叉型石英振动片或双音叉型石英振动片等来实现。例如，振子10可以是内置于不具有恒温槽的温度补偿型石英振荡器(TCXO)中的振子，也可以是内置于具有恒温槽的恒温槽型石英振荡器(OCXO)中的振子。或者，振子10也可以是内置于SPXO(Simple Packaged CrystalOscillator：简单封装晶体振荡器)的振荡器中的振子。另外，本实施方式的振子10例如还能够通过厚度剪切振动型、音叉型或双音叉型以外的振动片、由石英以外的材料形成的压电振动片等各种振动片来实现。例如，作为振子10，也可以采用SAW(Surface AcousticWave：表面声波)谐振器、使用硅基板而形成的作为硅制振子的MEMS(Micro ElectroMechanical Systems：微机电系统)振子等。
集成电路装置20例如是通过半导体工艺制造的IC(Integrated Circuit：集成电路)，是在半导体基板上形成有电路元件的半导体芯片。
振荡电路30是使振子10振荡的电路。例如，振荡电路30与连接盘PX1、PX2电连接，通过使振子10振荡而生成振荡信号OSC。连接盘PX1是第1振子连接用连接盘，连接盘PX2是第2振子连接用连接盘。例如振荡电路30例如能够通过设置在连接盘PX1与连接盘PX2之间的振荡用的驱动电路和电容器或电阻等有源元件来实现。驱动电路例如能够通过CMOS的反相电路或双极晶体管来实现。驱动电路是振荡电路30的核心电路，驱动电路对振子10进行电压驱动或电流驱动，由此使振子10振荡。作为振荡电路30，例如能够使用反相器型、皮尔斯型、考毕兹型或哈特利型等各种类型的振荡电路。此外，在振荡电路30中设置有可变电容电路，通过该可变电容电路的电容的调整，能够调整振荡频率。可变电容电路例如能够通过变容二极管等可变电容元件来实现。例如，可变电容电路能够通过基于温度补偿电压来控制电容的可变电容元件来实现。或者，也可以通过电容器阵列和与电容器阵列连接的开关阵列来实现可变电容电路。此外，本实施方式中的连接是电连接。电连接是能够传递电信号、且能够通过电信号进行信息传递的连接。电连接也可以是经由无源元件等的连接。
输出电路50输出基于振荡信号OSC的时钟信号CKQ。输出电路50包含输出缓冲电路52。输出缓冲电路52将对振荡信号OSC进行缓冲后的信号作为时钟信号CKQ输出到时钟连接盘PCK。而且，该时钟信号CKQ经由振荡器4的外部端子TCK而被输出至外部。例如，输出电路50以单端的CMOS的信号形式将时钟信号CKQ输出。另外，输出电路50也可以以CMOS以外的信号形式将时钟信号CKQ输出。例如，输出电路50也可以以LVDS(Low Voltage DifferentialSignaling：低压差分信号)、PECL(Positive Emitter Coupled Logic：正射耦合逻辑)、HCSL(High Speed Current Steering Logic：高速电流转向逻辑)、或者差分的CMOS(Complementary MOS：互补型MOS)等信号形式将差分的时钟信号输出到外部。
电源电路60被供给来自电源连接盘PVDD的电源电压VDD、来自地连接盘PGND的地电压，将集成电路装置20的内部电路用的各种电源电压供给到内部电路。例如，电源电路60将基于电源电压VDD的调节电源电压供给至振荡电路30等。而且，电源电路60包含基准电压生成电路62、调节器64。基准电压生成电路62生成并输出基准电压。基准电压生成电路62例如能够通过带隙基准电路、使用了栅极的功函数差的电路、或者利用了因改变沟道杂质浓度而引起的阈值电压之差的电路等来实现。调节器64被供给电源电压VDD，从而生成各种调节电源电压。例如，调节器64根据由基准电压生成电路62所生成的基准电压，生成对电源电压VDD进行降压而得到的恒压的调节电源电压，并将所生成的调节电源电压供给至集成电路装置20的各电路块。
逻辑电路70是控制电路，进行各种控制处理。例如，逻辑电路70进行集成电路装置20的整体控制，或者进行集成电路装置20的动作序列的控制。例如，逻辑电路70进行振荡电路30、输出电路50、电源电路60或温度补偿电路80等集成电路装置20的各电路块的控制。逻辑电路70例如能够通过门阵列等基于自动配置布线的ASIC(Application SpecificIntegrated Circuit：专用集成电路)的电路来实现。
温度补偿电路80进行振荡电路30的振荡信号OSC的温度补偿。振荡信号OSC的温度补偿是振荡电路30的振荡频率的温度补偿。具体而言，温度补偿电路80根据来自温度传感器电路90的温度检测信息来进行温度补偿。例如，温度补偿电路80根据来自温度传感器电路90的温度检测电压VT而生成温度补偿电压VCP，并将所生成的温度补偿电压VCP输出到振荡电路30，由此进行振荡电路30的振荡信号OSC的温度补偿。例如，温度补偿电路80对振荡电路30所具有的可变电容电路输出作为该可变电容电路的电容控制电压的温度补偿电压VCP来进行温度补偿。在该情况下，振荡电路30的可变电容电路通过变容二极管等可变电容元件来实现。温度补偿是抑制并补偿由温度变动引起的振荡频率变动的处理。例如，温度补偿电路80进行基于多项式近似的模拟方式的温度补偿。例如，在对振子10的频率温度特性进行补偿的温度补偿电压通过多项式来近似的情况下，温度补偿电路80根据该多项式的系数信息来进行模拟方式的温度补偿。另外，温度补偿电路80也可以进行数字方式的温度补偿。
温度传感器电路90是检测温度的传感器电路。具体而言，温度传感器电路90将根据环境的温度而变化的温度依赖电压作为温度检测电压VT而输出。例如温度传感器电路90利用具有温度依赖性的电路元件来生成温度检测电压VT。具体而言，温度传感器电路90通过使用PN结的正向电压所具有的温度依赖性，输出电压值依赖于温度而变化的温度检测电压VT。作为PN结的正向电压，例如能够使用双极晶体管的基极-发射极间电压等。此外，在进行数字方式的温度补偿处理的情况下，温度传感器电路90测量环境温度等温度，将其结果作为温度检测数据输出。
此外，集成电路装置20包含电源连接盘PVDD、地连接盘PGND、时钟连接盘PCK、输出使能连接盘POE、振子连接用的连接盘PX1、PX2。这些连接盘例如是作为半导体芯片的集成电路装置20的端子。
电源连接盘PVDD是被供给电源电压VDD的连接盘。例如，来自外部的电源供给设备的电源电压VDD被提供给电源连接盘PVDD。地连接盘PGND是被供给作为地电压的GND的端子。GND也可以称为VSS，地电压例如是接地电位。在本实施方式中，将地适当地记载为GND。时钟连接盘PCK是输出时钟信号CKQ的连接盘。例如，基于振荡电路30中的振荡信号OSC的时钟信号CKQ从时钟连接盘PCK输出到外部。输出使能连接盘POE是用于控制时钟信号CKQ的输出使能的连接盘。具体而言，根据经由输出使能连接盘POE输入的输出使能信号OE，进行时钟信号CKQ的输出使能的控制。例如，逻辑电路70接收来自输出使能连接盘POE的输出使能信号OE，进行输出电路50中的时钟信号CKQ的输出使能控制。
电源连接盘PVDD、地连接盘PGND、时钟连接盘PCK、输出使能连接盘POE分别与振荡器4的外部连接用的外部端子TVDD、TGND、TCK、TOE电连接。例如使用封装的内部布线、接合线或金属凸块等进行电连接。并且，振荡器4的外部端子TVDD、TGND、TCK、TOE与外部设备电连接。另外，连接盘PX1、PX2是振子10的连接用的连接盘。例如连接盘PX1与振子10的一端电连接，连接盘PX2与振子10的另一端电连接。例如使用收纳振子10和集成电路装置20的封装的内部布线、接合线或金属凸块等，将振子10与集成电路装置20的连接盘PX1、PX2电连接。
图11示出基准电压生成电路62的结构例。图11的基准电压生成电路62包含设置在VDD节点与GND节点之间的N型晶体管TD1、电阻RD1、RD2、RD3、双极晶体管BP1、BP2。此外，基准电压生成电路62包含：栅极被输入偏置电压VB的P型的晶体管TD2、TD3；以及双极晶体管BP3，其设置在晶体管TD2的漏极节点与GND节点之间。基准电压生成电路62是带隙基准电路，生成并输出基于带隙电压的基准电压VREF。例如，将PNP型双极晶体管BP1、BP2的基极-发射极间电压设为VBE1、VBE2，设ΔVBE＝VBE1～VBE2。基准电压生成电路62输出例如成为VREF＝K×ΔVBE+VBE2的基准电压VREF。K由电阻RD1、RD2的电阻值设定。例如VBE2具有负的温度特性，ΔVBE具有正的温度特性，因此通过调整电阻RD1、RD2的电阻值，能够生成没有温度依赖性的恒定电压的基准电压VREF。然后，所生成的基准电压VREF成为以地电压为基准的恒定电压。
图12表示基准电压生成电路62的另一结构例。图12的基准电压生成电路62也是带隙基准电路，并包含N型的晶体管TE1、TE2、P型的晶体管TE3、TE4、TE5、电阻RE1、RE2、具有PN结的二极管DI1、DI2、DI3。N型的晶体管TE1、TE2构成电流镜电路，P型的晶体管TE3、TE4、TE5也构成电流镜电路，因此流过这些晶体管的电流大致相等。另外，N型的晶体管TE1、TE2的源极的电压也大致相等。此外，二极管DI2中的PN结的并联连接数被形成为二极管DI1中的PN结的并联连接数的M倍。因此，在将二极管DI1的饱和电流设为Is的情况下，二极管DI2的饱和电流成为M×Is。在此，当将流过晶体管TE3、TE4、TE5的电流设为I，将二极管DI1、DI2、DI3各自的两端电压设为Vd1、Vd2、Vd3，将电阻RE1、RE2的电阻值设为R1、R2时，基准电压生成电路62所生成的基准电压VREF如下式(1)所示。
VREF＝I·R2+Vd3＝(R2/R1)·(kT/q)·In(M)+Vd3(1)
这里，k是玻尔兹曼常数，T是绝对温度，q是电子的电荷。若以绝对温度T对上式(1)进行微分，则成为下式(2)。
dVREF/dT＝(R2/R1)·(k/q)·In(M)+Vd3/dT(2)
在上式(2)中，Vd3/dT的项具有负的温度特性，通过与此对应地将(R2/R1)·(k/q)·In(M)的值调整为正的值，能够使上式(2)的值为零，能够生成消除了温度依赖性的基准电压VREF。另外，基准电压生成电路62并不限定于图11、图12的结构，例如能够使用利用晶体管的功函数差电压来生成基准电压VREF的电路等各种结构的电路。
另外以上，说明了本实施方式的设备是振荡器4且组装到该振荡器4中的集成电路装置20的结构例，但本实施方式不限于此。例如，本实施方式的设备也可以是陀螺仪传感器或加速度传感器等传感器设备、在显示面板上显示图像的显示设备、以规定的通信标准进行通信的通信设备、驱动打印机的规定的机构的驱动设备或进行电源的供给或控制的电源设备等。并且，本实施方式的集成电路装置20也不限于组装到振荡器4中，也可以是组装到上述传感器设备、显示设备、通信设备或电源设备等中的IC(Integrated Circuit：集成电路)。例如，在设备是陀螺传感器的情况下，集成电路装置20能够包含对陀螺传感器的振子进行驱动的驱动电路、实施来自振子的传感器信号的检测的检测电路等。在设备是加速度传感器的情况下，集成电路装置20能够包含通过MEMS(Micro Electro MechanicalSystems：微机电系统)等而实现的加速度的传感器元件的驱动电路或检测电路。在传感器是显示设备的情况下，集成电路装置20能够包含显示面板的驱动电路或实施显示数据的处理的逻辑电路等。在传感器是通信设备的情况下，集成电路装置20能够包含通信的物理层电路、链路层电路、逻辑电路。这样，作为集成电路装置20，能够采用各种结构的电路。
3.布局配置
图13表示图10的集成电路装置20的布局配置例。集成电路装置20的外形包含边SD1和与边SD1对置的边SD2。边SD1是第1边，边SD2是第2边，边SD2是边SD1的对边。此外，集成电路装置20的外形包含边SD1以及与边SD2交叉的边SD3和边SD4。边SD3是第3边，边SD4是第4边，边SD4是边SD3的对边。集成电路装置20的外形是作为集成电路装置20的例如矩形的半导体芯片的外形。例如，边SD1、SD2、SD3、SD4是半导体芯片的基板的边。半导体芯片也被称为硅芯片。在此，设从边SD1朝向边SD2的方向为DR1，设从边SD3朝向边SD4的方向为DR2。另外，将方向DR1的相反方向设为方向DR3，将方向DR2的相反方向设为方向DR4。方向DR1、DR2、DR3、DR4分别是第1方向、第2方向、第3方向、第4方向。
如图13所示，在集成电路装置20中设置有地连接盘PGND、电源连接盘PVDD、时钟连接盘PCK、输出使能连接盘POE。电源连接盘PVDD和时钟连接盘PCK沿着边SD1布置。并且，时钟连接盘PCK例如配置在边SD1与边SD4交叉的第1角部。输出使能连接盘POE和地连接盘PGND沿着边SD2配置。而且，地连接盘PGND例如配置于边SD2与边SD4交叉的第2角部。另外，温度传感器电路90例如配置于边SD2与边SD3交叉的第3角部。另外，也可以将温度传感器电路90配置为例如在俯视时与输出使能连接盘POE重叠。
在此，输出使能连接盘POE相当于图3的输入连接盘PI，时钟连接盘PCK相当于图4的输出连接盘PQ。另外，地连接盘PGND是图5的地连接盘PGND。而且，配置在集成电路装置20中的输出使能连接盘POE、时钟连接盘PCK、地连接盘PGND、电源连接盘PVDD如图1等中说明的那样，为具有长边方向和短边方向的形状的连接盘，具体而言，为长方形的连接盘。例如，这些连接盘是以方向DR1为长边方向、以方向DR2为短边方向的连接盘。即，集成电路装置20包含以方向DR1为长边方向、以方向DR2为短边方向的多个连接盘。而且，方向DR1成为例如在图8中说明的超声波的振动方向。换言之，集成电路装置20包含连接盘和第2连接盘作为多个连接盘，连接盘和第2连接盘分别是具有长边方向和短边方向的形状。而且，连接盘的长边方向与第2连接盘的长边方向为相同的方向DR1，方向DR1为超声波的振动方向。
此外，在集成电路装置20中设置有振子连接用的连接盘PX1、PX2。振子连接用的连接盘PX1、PX2沿着边SD3配置。例如沿着边SD3配置振荡电路30，在该振荡电路30的区域配置振子连接用的连接盘PX1、PX2。另外，输出电路50沿着边SD1配置，电源电路60沿着边SD4配置。而且，逻辑电路70配置在振荡电路30与电源电路60之间。另外，温度补偿电路80配置在振荡电路30与输出电路50之间，逻辑电路70配置在温度补偿电路80与边SD2之间。
而且，在图13中，以在俯视时与地连接盘PGND重叠的方式配置有基准电压生成电路62。即，如图5中说明的那样，在地连接盘PGND的下方配置有基准电压生成电路62。这样，通过地连接盘PGND的屏蔽效果，能够抑制高频噪声传递到基准电压生成电路62，能够防止在基准电压生成电路62生成的基准电压中产生电位变动而导致时钟频率的精度下降。另外，由于能够有效利用地连接盘PGND的配置区域来配置基准电压生成电路62，因此能够实现集成电路装置20的小面积化。此外，电源电路60中的基准电压生成电路62以外的电路在俯视时不与地连接盘PGND重叠，例如沿着边SD4配置。
此外，在图13中，以在俯视时与时钟连接盘PCK重叠的方式配置有输出缓冲电路52。即，如在图4中说明的那样，在时钟连接盘PCK的下方配置有输出缓冲电路52。此外，输出电路50中的输出缓冲电路52以外的电路在俯视时不与时钟连接盘PCK重叠，例如沿着边SD1配置。
这样，通过以在俯视时时钟连接盘PCK与输出缓冲电路52重叠的方式进行配置，能够以从输出缓冲电路52朝向配置在其正上方的时钟连接盘PCK的作为短路径的时钟布线的路径，将来自输出缓冲电路52的时钟信号CKQ输出到时钟连接盘PCK。由此，能够将时钟布线的阻抗抑制为最小限度，能够抑制由该阻抗引起的电位变动。输出缓冲电路52由于需要对外部的较大负载进行驱动，因此具有较高的驱动能力。因此，如果时钟布线的阻抗高，则其电位变动也变大，时钟信号CKQ的信号品质劣化。关于这一点，如果以在俯视时时钟连接盘PCK与输出缓冲电路52重叠的方式进行配置，则能够将对输出缓冲电路52与时钟连接盘PCK进行连接的时钟布线的路径设为作为短路径的路径，从而能够将时钟布线的阻抗抑制为最小限度，因此能够抑制时钟信号CKQ的信号品质的劣化。此外，输出缓冲电路52由于具有能够驱动外部负载的较高的驱动能力，因此所产生的高频噪声较大，输出缓冲电路52、输出时钟信号CKQ的时钟连接盘PCK成为高频噪声源。关于这一点，如果以在俯视时时钟连接盘PCK与输出缓冲电路52重叠的方式进行配置，则能够将这样的高频噪声源集中配置在1个场所。由此，能够容易地实现用于减轻来自该高频噪声源的噪声的不良影响的布局配置等措施。
此外，如图13所示，集成电路装置20的外形包含边SD1和与边SD1对置的边SD2，在边SD1侧配置有输出缓冲电路52和时钟连接盘PCK，在边SD2侧配置有基准电压生成电路62和地连接盘PGND。边SD1是第1边，边SD2是第2边。例如，在与边SD2相比靠近边SD1的场所，配置有输出缓冲电路52和时钟连接盘PCK。另外，在与边SD1相比靠近边SD2的场所，配置有基准电压生成电路62和地连接盘PGND。例如，在边SD1与边SD1和边SD2的中央线之间的第1区域配置有输出缓冲电路52和时钟连接盘PCK，在边SD2与边SD1和边SD2的中央线之间的第2区域配置有基准电压生成电路62和地连接盘PGND。这样，成为高频噪声源的输出缓冲电路52和时钟连接盘PCK配置在边SD1侧，另一方面，需要避免高频噪声的基准电压生成电路62和地连接盘PGND配置在边SD2侧。由此，能够使成为高频噪声源的输出缓冲电路52以及时钟连接盘PCK与基准电压生成电路62以及地连接盘PGND之间的距离分开。因此，能够抑制来自输出缓冲电路52以及时钟连接盘PCK的高频噪声被传递到基准电压生成电路62以及地连接盘PGND，能够防止高频噪声所造成的时钟频率的精度劣化。
此外，集成电路装置20的外形包含作为与边SD1、边SD2交叉的第3边的边SD3，振荡电路30被设置在边SD3侧。例如沿着边SD3设置振荡电路30。具体而言，以振荡电路30的例如长边沿着边SD3的方式配置振荡电路30。通过这样将振荡电路30配置于边SD3侧，能够使配置于边SD1侧的输出缓冲电路52等与振荡电路30之间的距离分开，能够防止输出缓冲电路52的高频噪声叠加于振荡信号OSC而使振荡特性劣化的情况。此外，通过将振荡电路30配置在边SD3侧，能够使配置在边SD2侧的基准电压生成电路62等与振荡电路30之间的距离分开，能够防止来自振荡电路30的振荡噪声叠加于基准电压生成电路62的基准电压而使时钟频率的精度下降等情况。
此外，集成电路装置20包含进行振荡信号OSC的振荡频率的温度补偿的温度补偿电路80。并且，如图13所示，温度补偿电路80设置在振荡电路30与时钟连接盘PCK之间。例如，在振荡电路30的方向DR2侧设置有温度补偿电路80，在温度补偿电路80的方向DR2侧设置有时钟连接盘PCK。这样，通过将温度补偿电路80设置在振荡电路30与时钟连接盘PCK之间，能够有效利用振荡电路30与时钟连接盘PCK之间的区域来配置温度补偿电路80，能够实现高效的布局配置。此外，能够使成为噪声源的时钟连接盘PCK与振荡电路30之间的距离分开，能够抑制来自时钟连接盘PCK的噪声传递到振荡电路30。此外，能够将温度补偿电路80配置在振荡电路30的附近，能够将来自温度补偿电路80的温度补偿电压VCP通过作为短路径的信号路径输入到振荡电路30而实现振荡频率的温度补偿。
4.振荡器
图14表示作为本实施方式的设备的一例的振荡器4的构造例。振荡器4具有振子10、集成电路装置20以及收纳振子10和集成电路装置20的封装15。封装15例如由陶瓷等形成，在其内侧具有收纳空间，在该收纳空间中收纳有振子10和集成电路装置20。收纳空间被气密密封，优选成为接近真空的状态即减压状态。通过封装15，能够适当地保护振子10和集成电路装置20免受冲击、尘埃、热、湿气等的影响。
封装15具有基座16和盖17。具体而言，封装15由支承振子10和集成电路装置20的基座16、以及以与基座16之间形成收纳空间的方式与基座16的上表面接合的盖17构成。而且，振子10经由端子电极而被支承在设置于基座16的内侧的阶梯部上。另外，集成电路装置20配置于基座16的内侧底面、即面SF。具体而言，集成电路装置20以有源面朝向基座16的内侧底面的方式配置。有源面是集成电路装置20的形成电路元件的面。此外，在集成电路装置20的作为端子的连接盘2上形成有凸块BMP。而且，集成电路装置20经由导电性的凸块BMP而被支承于基座16的面SF。导电性的凸块BMP例如是金凸块等金属凸块。而且，凸块BMP的一端与集成电路装置20的连接盘2连接，凸块BMP的另一端设置在集成电路装置20的安装面即面SF上并与端子TM连接。由此，集成电路装置20的连接盘2经由凸块BMP、端子TM、内部布线与作为振荡器4的外部连接端子的外部端子18、19、振子10电连接。外部端子18、19形成于封装15的外侧底面。外部端子18、19经由外部布线与外部设备连接。外部布线例如是在安装有外部设备的电路基板上形成的布线等。由此，集成电路装置20能够对外部设备输出时钟信号等。
在图14中，在将集成电路装置20倒装安装于封装15的面SF时，使用在图8中说明的超声波接合。具体而言，在将一端与集成电路装置20的连接盘2连接的凸块BMP的另一端与封装15的面SF的端子TM连接时，使用超声波接合。在该情况下，在本实施方式中，超声波接合中的超声波振动的方向成为长边方向DL的连接盘2配置于集成电路装置20。由此，能够抑制因超声波振动而产生布线的短路等不良情况。另外，沿着连接盘2的短边方向DS，从连接盘2的长边侧的外缘EDL引出了引出布线5，经由通孔组6将引出布线5与连接盘2下方的电路8的布线7电连接。由此，能够抑制因超声波振动等引起的应力施加于引出布线5、通孔组6而产生不良情况。
如上所述，本实施方式的振荡器4等设备包含：集成电路装置20；封装15，其收纳集成电路装置20；端子TM，其设置于封装15的面SF；以及凸块BMP，其将端子TM与集成电路装置20的连接盘2电连接。这样，能够经由凸块BMP将设置于集成电路装置20的连接盘2和封装15的面SF的端子TM电连接，能够将来自集成电路装置20的信号输出到端子TM，或者将来自端子TM的信号输入到集成电路装置20。而且，在这样将集成电路装置20安装于封装15的面SF的情况下，通过将连接盘2设为具有长边方向的形状，并且将连接盘2的引出布线5从长度侧的外缘EDL引出，也能够抑制上述各种不良情况的产生。
例如，如在图8中说明的那样，凸块BMP通过超声波接合与端子TM连接，连接盘2的长边方向成为超声波接合的超声波振动的方向。这样，即使在施加了超声波接合中的超声波振动的应力的情况下，通过将连接盘2设为具有长边方向的形状，并且将连接盘2的引出布线5从长边侧的外缘EDL引出，也能够抑制超声波振动所造成的不良情况的产生。
此外，如图14所示，本实施方式的设备包含收纳于封装15的振子10，如图10所示，集成电路装置20包含使振子10振动而生成振荡信号OSC的振荡电路30。由此，作为本实施方式的设备，能够实现图10、图14中说明的振荡器4。并且，通过将组装于振荡器4的集成电路装置20的连接盘2设为具有长边方向的形状，并且将连接盘2的引出布线5从长度侧的外缘EDL引出，能够实现能够抑制上述各种不良情况的产生的振荡器4，能够提高振荡器4的可靠性等。
另外，本实施方式的设备不限于图14所示的振荡器4，如上所述，也可以是传感器设备、显示设备、通信设备或电源设备等设备。
图15是示出本实施方式的设备的制造方法的一例的制造工序图。本实施方式的制造方法是包含集成电路装置20和收纳集成电路装置20的封装15的设备的制造方法，包含集成电路装置20的制造工序S1和作为集成电路装置20向封装15的安装工序的工序S2、S3、S4。
在制造工序S1中，在集成电路装置20的有源面形成连接盘2、与连接盘2电连接的电路8、连接盘2的引出布线5、以及将引出布线5与电路8的布线7电连接的通孔组。有源面是电路元件的形成区域。如在图1、图2等中说明的那样，连接盘2是具有长边方向和短边方向的形状的连接盘，电路8在俯视时与连接盘2重叠，并且与连接盘2电连接。引出布线5沿着连接盘2的短边方向DS从连接盘2的长边侧的外缘EDL引出。通孔组6将引出布线5与电路8的布线7电连接，设置于在俯视时不与连接盘2重叠的位置。集成电路装置20的制造工序S1通过半导体工艺来实现。半导体工艺包含导电膜、绝缘膜等的成膜工序、使用抗蚀剂等进行构图的光刻工序、除去不需要的氧化膜等的蚀刻工序、注入杂质并通过热处理进行活化的离子注入工序等，但这些工序是公知的，因此省略详细的说明。
在集成电路装置的制造工序S1之后的安装工序中，在集成电路装置20的连接盘2上形成凸块BMP(工序S2)。例如，形成被称为柱形凸块的凸块BMP。另外，凸块BMP并不限定于柱形凸块。接着，如在图14中说明的那样，以有源面与封装15的面SF对置的方式配置集成电路装置20(工序S3)。然后，通过以连接盘2的长边方向为振动方向的超声波接合，将设置于封装15的面SF的端子TM与形成于连接盘2的凸块BMP连接起来(工序S4)。例如利用超声波振动使金的凸块BMP与作为镀金电极的端子TM相互摩擦而接合。通过超声波的振幅使接合界面彼此的距离接近，由此相互的金属原子扩散，通过该金属扩散而接合。由此，能够实现凸块BMP与端子TM在低温下的接合。
这样，根据本实施方式的制造方法，能够使用超声波振动将集成电路装置20的连接盘2与设置于封装15的面的端子TM接合起来。而且，在该情况下，在本实施方式中，也将集成电路装置20的连接盘2设为具有长边方向的形状，并且将连接盘2的引出布线5从长边侧的外缘EDL引出，因此能够有效地抑制以超声波振动引起的应力为原因的不良情况的产生。
如以上所说明的那样，本实施方式的集成电路装置包含，具有长边方向和短边方向的形状的连接盘；电路，其在俯视时与连接盘重叠，并且与连接盘电连接；引出布线，其沿着连接盘的短边方向从连接盘的长边侧的外缘被引出；以及通孔组，其将引出布线与电路的布线电连接，在俯视时不与连接盘重叠。
在本实施方式中，以在俯视时与连接盘重叠的方式配置电路。因此，能够有效利用连接盘的区域来配置电路，能够实现集成电路装置的小面积化。另外，连接盘成为具有长边方向和短边方向的形状，利用通孔组将从连接盘的长边侧的外缘沿着连接盘的短边方向引出的引出布线与电路的布线电连接，因此也能够抑制由于作用有沿着连接盘的长边方向的力而引起的不良情况等的产生。因此，能够提供一种集成电路装置等，其以与连接盘重叠的方式配置电路而实现集成电路装置的小面积化，并且能够实现将连接盘与该电路电连接的适当的引出布线。
另外，在本实施方式中，也可以是，布线是比连接盘的金属层靠下层的金属层的布线，在俯视时，布线的一部分与连接盘重叠。
这样，来自连接盘的引出布线经由通孔组与布线的一端连接，布线的另一端与电路的电路元件连接，从而能够将连接盘和以与连接盘重叠的方式配置的电路的电路元件电连接。
另外，在本实施方式中，布线也可以是从连接盘的金属层隔开一层以上的间隔而配置的金属层的布线。
这样，在对连接盘施加了载荷的情况下等，能够抑制布线受到损伤而产生不良情况。
另外，在本实施方式中，引出布线也可以具有连接盘的长边方向成为长边方向的形状。
这样，能够从连接盘的长边侧的外缘引出在横向上较短的长度的引出布线，经由通孔组将引出布线与电路的布线电连接。
另外，在本实施方式中，通孔组的多个通孔也可以沿着引出布线的长边方向排列设置。
这样，能够增加用于将引出布线与电路的布线电连接的通孔组的数量。
另外，在本实施方式中，引出布线也可以具有在俯视时角部被倒角的形状。
这样，在对连接盘施加了静电等时，能够抑制电荷集中于角部而产生不良情况。
另外，在本实施方式中，也可以是，连接盘是进行输入信号的输入的输入连接盘，电路是从输入连接盘输入了输入信号的I/O电路。
这样，能够将输入到输入连接盘的输入信号经由引出布线、通孔组、布线输入到I/O电路，并且能够实现有效利用了输入连接盘的区域的集成电路装置的小面积化。
另外，在本实施方式中，也可以是，连接盘是将输出信号输出的输出连接盘，电路是将输出信号输出到输出连接盘的输出缓冲电路。
这样，能够将来自输出缓冲电路的输出信号经由布线、通孔组、引出布线从输出连接盘输出。此外，还能够抑制来自输出缓冲电路的噪声所造成的集成电路装置的性能下降。
另外，在本实施方式中，也可以是，连接盘是提供接地的地连接盘，电路是生成基准电压的基准电压生成电路。
这样，能够将提供给地连接盘的地电压经由引出布线、通孔组、布线提供给基准电压生成电路。另外，地连接盘成为屏蔽层，能够抑制被传递来自集成电路装置的其他电路的噪声而在基准电压生成电路生成的基准电压上叠加噪声。
另外，在本实施方式中，也可以是，包含沿着连接盘的长边方向从连接盘的短边侧的外缘被引出的第2引出布线，第2引出布线由与连接盘相同层的金属层构成。
这样，根据连接盘，也可以存在从连接盘的短边侧的外缘引出第2引出布线的连接盘。
另外，在本实施方式中，也可以是，包含具有长边方向和短边方向的形状的第2连接盘，连接盘的长边方向与第2连接盘的长边方向为相同方向。
这样，在将集成电路装置接合于封装时，能够沿着连接盘和第2连接盘的长边方向施加超声波接合的振动，能够抑制由超声波振动引起的应力施加于引出布线、通孔组。
另外，本实施方式涉及一种设备，其包含：封装，其收纳有集成电路装置；设置于封装的面的端子；以及凸块，其将端子与集成电路装置的连接盘电连接。
这样，能够经由凸块将集成电路装置的连接盘与设置于封装的面的端子电连接，并且还能够抑制由于作用有沿着连接盘的长边方向的力等而引起的不良情况的产生。
另外，在本实施方式中，也可以是，凸块与端子超声波接合，连接盘的长边方向是凸块的长边方向。
这样，能够抑制超声波接合中的超声波振动的应力所造成的不良情况的产生。
另外，在本实施方式中，也可以包含收纳于封装的振子，集成电路装置包含使振子振动而生成振荡信号的振荡电路。
这样，能够实现可抑制各种不良情况的产生的可靠性高的振荡器。
此外，本实施方式是一种设备的制造方法，该设备包含集成电路装置和收纳集成电路装置的封装，该制造方法包含：集成电路装置的制造工序；以及将集成电路装置安装于封装的安装工序。在制造工序中，在集成电路装置的有源面形成：具有长边方向和短边方向的形状的连接盘；电路，其在俯视时与连接盘重叠，并且与连接盘电连接；引出布线，其沿着连接盘的短边方向从连接盘的长边侧的外缘被引出；以及通孔组，其将引出布线与电路的布线电连接，在俯视时不与连接盘重叠。在安装工序中，在集成电路装置的连接盘上形成凸块，以有源面与封装的面对置的方式配置集成电路装置，通过以连接盘的长边方向为振动方向的超声波接合，将设置于封装的面的端子与形成于连接盘的凸块连接起来。
根据这样的制造方法，能够使用超声波振动将集成电路装置的连接盘与设置于封装的面的端子接合起来。而且，集成电路装置的连接盘成为具有长边方向的形状，并且连接盘的引出布线从连接盘的长边侧的外缘被引出，由此也能够抑制因超声波振动引起的应力而导致的不良情况的产生。因此，能够提供如下的制造方法：以与连接盘重叠的方式配置电路而实现集成电路装置的小面积化，并且能够实现将连接盘与该电路电连接的适当的引出布线。
另外，如上述那样对本实施方式进行了详细说明，但本领域技术人员应当能够容易地理解，可进行实质上不脱离本公开的新事项以及效果的多种变形。因此，这样的变形例全部包含在本公开的范围内。例如，在说明书或附图中，对于至少一次地与更广义或同义的不同用语一起记载的用语，在说明书或附图的任何位置处，都可以置换为该不同的用语。另外，本实施方式以及变形例的全部组合也包含于本公开的范围。并且，集成电路装置、设备的结构/动作以及制造方法等也不限于本实施方式所说明的内容，可进行各种变形。

Claims (15)

1.一种集成电路装置，其特征在于，该集成电路装置包含：
具有长边方向和短边方向的形状的连接盘，
电路，其在俯视时与所述连接盘重叠，并且与所述连接盘电连接；
引出布线，其沿着所述连接盘的所述短边方向从所述连接盘的长边侧的外缘被引出；以及
通孔组，其将所述引出布线与所述电路的布线电连接，在所述俯视时不与所述连接盘重叠。
2.根据权利要求1所述的集成电路装置，其特征在于，
所述布线是比所述连接盘的金属层靠下层的金属层的布线，
在所述俯视时，所述布线的一部分与所述连接盘重叠。
3.根据权利要求2所述的集成电路装置，其特征在于，
所述布线是从所述连接盘的金属层隔开一层以上的间隔而配置的金属层的布线。
4.根据权利要求1至3中的任意一项所述的集成电路装置，其特征在于，
所述引出布线具有所述连接盘的所述长边方向成为长边方向的形状。
5.根据权利要求4所述的集成电路装置，其特征在于，
所述通孔组的多个通孔沿着所述引出布线的所述长边方向排列设置。
6.根据权利要求1至3中的任意一项所述的集成电路装置，其特征在于，
所述引出布线具有在所述俯视时角部被倒角的形状。
7.根据权利要求1至3中的任意一项所述的集成电路装置，其特征在于，
所述连接盘是进行输入信号的输入的输入连接盘，
所述电路是从所述输入连接盘输入所述输入信号的I/O电路。
8.根据权利要求1至3中的任意一项所述的集成电路装置，其特征在于，
所述连接盘是将输出信号输出的输出连接盘，
所述电路是将所述输出信号输出到所述输出连接盘的输出缓冲电路。
9.根据权利要求1至3中的任意一项所述的集成电路装置，其特征在于，
所述连接盘是提供接地的地连接盘，
所述电路是生成基准电压的基准电压生成电路。
10.根据权利要求1至3中的任意一项所述的集成电路装置，其特征在于，
该集成电路装置包含沿着所述连接盘的所述长边方向从所述连接盘的短边侧的外缘被引出的第2引出布线，
所述第2引出布线由与所述连接盘相同层的金属层构成。
11.根据权利要求1至3中的任意一项所述的集成电路装置，其特征在于，
该集成电路装置包含具有长边方向和短边方向的形状的第2连接盘，
所述连接盘的所述长边方向与所述第2连接盘的所述长边方向为相同方向。
12.一种设备，其特征在于，该设备包含：
权利要求1至9中的任意一项所述的集成电路装置；
封装，其收纳有所述集成电路装置；
设置于所述封装的面的端子；以及
凸块，其将所述端子与所述集成电路装置的所述连接盘电连接。
13.根据权利要求12所述的设备，其特征在于，
所述凸块与所述端子超声波接合，
所述连接盘的所述长边方向为所述凸块的长边方向。
14.根据权利要求12所述的设备，其特征在于，
该设备包含收纳于所述封装的振子，
所述集成电路装置包含使所述振子振动而生成振荡信号的振荡电路。
15.一种设备的制造方法，该设备包含集成电路装置和收纳所述集成电路装置的封装，该制造方法的特征在于，包含：
所述集成电路装置的制造工序；以及
将所述集成电路装置安装于所述封装的安装工序，
在所述制造工序中，
在所述集成电路装置的有源面形成：具有长边方向和短边方向的形状的连接盘；电路，其在俯视时与所述连接盘重叠，并且与所述连接盘电连接；引出布线，其沿着所述连接盘的所述短边方向从所述连接盘的长边侧的外缘被引出；以及通孔组，其将所述引出布线与所述电路的布线电连接，在所述俯视时不与所述连接盘重叠，
在所述安装工序中，
在所述集成电路装置的所述连接盘上形成凸块，
以所述有源面与所述封装的面对置的方式配置所述集成电路装置，
通过以所述连接盘的所述长边方向为振动方向的超声波接合，将设置于所述封装的面的端子与形成于所述连接盘的所述凸块连接起来。
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