JP6454074B2 - 差動増幅回路 - Google Patents
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Description
このような差動増幅回路は、様々な用途に供されるが、例えば、いわゆるコンデンサマイクや、高抵抗値を有するセンサ素子等に用いられることがある。
図6及び図7には、そのような用途における回路構成例が示されており、以下、同図について概説する。
特に、コンデンサマイク等の微小容量(数pF程度)を有する容量性のデバイスが接続される場合、入力端子は高抵抗でバイアスしなければならず、必然的に入力抵抗が高くなってしまう。このような回路の使用環境においては、入力端子への外来からのノイズの侵入に対して留意することが必要となると同時に、回路内部の影響も受け易くなる。すなわち、入力端子にMOSトランジタのゲートが接続される場合、そのソースやドレイン・バルクの電圧変動がゲートに伝搬し易くなり、回路の不安定動作を招く等の問題を生ずる。
第1及び第2のMOSトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
前記差動対の差動出力を前記第2のMOSトランジスタのゲートへ帰還する帰還回路が設けられ、
前記第1のMOSトランジスタのゲートとグランドの間には、並列接続された容量性デバイスとバイアス抵抗器が接続され、当該容量性デバイスからの入力信号が印加可能とされ、
前記第2のMOSトランジスタのゲートには、抵抗器とコンデンサが並列接続された並列回路の一方の端部が接続され、前記並列回路の他方の端部は、前記帰還回路の帰還出力に接続され、
前記並列回路のインピーダンスは、前記容量性デバイスのインピーダンスと同一に設定されてなるものである。
また、本発明によれば、差動対における定電流供給点に現れる電流源で発生した電流ノイズを、出力の一部が帰還される差動対の帰還側にコンデンサを介して電圧として伝えるように構成することで、差動対における入力信号の印加側と帰還側におけるノイズによる電圧変化をほぼ同等とすることができるため、同相信号成分として相殺されてノイズの確実な低減が図られるという効果を奏するものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第1の実施例における差動増幅回路について図1を参照しつつ説明する。
この第1の実施例の差動増幅回路は、差動対101と、バッファアンプ102と、帰還回路103と、電流源回路104、インピーダンス回路105とに大別されて構成されたものとなっている。
すなわち、第1及び第2のMOSトランジスタ1,2は、ソースが相互に接続されて後述する電流源回路104に接続される一方、各々のドレインは、バッファアンプ102の入力段に接続されたものとなっている。なお、本発明の実施の形態においては、第1及び第2のMOSトランジスタ1,2としてp型MOSトランジスタが用いられている。
具体的には、第3及び第4のMOSトランジスタ3,4は、ソースが相互に接続されて、図示されない電源電圧が印加されるようになっている。
そして、第3のMOSトランジスタ3のドレインとグランドとの間には、定電流源12が接続される一方、第4のMOSトランジスタ4のドレインは、先の第1及び第2のMOSトランジスタ1,2のソースと接続されたものなっている。
一方、バッファアンプ102は、差動対101の第1及び第2のMOSトランジスタ1,2のドレイン間に現れる差動出力を増幅するものとなっている。
そして、このバッファアンプ102の出力とグランドとの間に、帰還回路103が設けられている。
そして、第1及び第2の抵抗器21,22の相互の接続点と差動対101の第2のMOSトランジスタ2のゲートとの間には、インピーダンス回路105が直列接続されて設けられている。
なお、図1において、第1及び第2のMOSトランジスタ1,2の、それぞれのゲート・ソース間の寄生容量を”Cgs”と表している。
なお、図1に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この第2の実施例における差動増幅回路は、先の差動対101の第1のMOSトランジスタ1のゲートにおけるバイアス抵抗器20(図1参照)に代えて、逆接続状態で並列接続された第1及び第2のダイオード(図2においては、それぞれ「D1」、「D2」と表記)1,2が、第1のMOSトランジスタ1のゲートとグランドのとの間に設けられたものとなっているものである。
すなわち、第1のダイオード15のアノードと第2のダイオード16のゲートが相互に接続されて第1のMOSトランジスタ1のゲートに接続される一方、第1のダイオード15のカソードと第2のダイオード16のアノードは、共にグランドに接続されたものとなっている。
すなわち、インピーダンス回路105Aは、逆接続状態で並列接続された第3及び第4のダイオード(図2においては、それぞれ「D3」、「D4」と表記)17,18と、これら第3及び第4のダイオード17,18に対して並列接続された第2のコンデンサ(図2においては「C2」と表記)32とを有して構成されたものである。
なお、図2において、「Cgs1」の表記は、第1のMOSトランジスタ1のゲート・ソース間の寄生容量を、「Cgs2」の表記は、第2のMOSトランジスタ2のゲート・ソース間の寄生容量を、それぞれ表している。
まず、第1のMOSトランジスタ1のゲートには、コンデンサマイク41が接続されることを前提としている。コンデンサマイク41の容量は小さいため、入力端子である第1のMOSトランジスタ1のゲートは、高抵抗でバイアスする必要があり、この図2に示された回路においては、逆接続状態で並列接続された第1及び第2のダイオード15,16を用いることで、ダイオードの高いオフ抵抗を用いることで、高抵抗バイアスを実現している。
このような構成において、ノイズや電源電圧の変動などによる電流源回路104の出力変動が発生した場合、差動対101へ流れる電流が変動すると共に、差動対101のソース電圧も変動することとなる。
なお、図1及び図2に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第3の実施例の差動増幅回路は、差動対101と、バッファアンプ102と、帰還回路103Aと、電流源回路104Aと、電圧変換回路106とに大別されて構成されたものとなっており、図1に示された差動増幅回路におけるインピーダンス回路105を用いることなく、図1に示された差動増幅回路と同様に電流源ノイズの低減を可能としたものである。
電流源回路104Aは、図1に示された回路構成を基本として、さらに、出力段を増設した構成となっている。
すなわち、p型MOSトランジスタである第5のMOSトランジスタ(図3においては「M5」と表記)5が設けられており、そのソースが第3及び第4のMOSトランジスタ3,4のソースと共に、図示されない電源からの電源電圧が印加されものとなっていると共に、ゲートは、第3及び第4のMOSトランジスタ3,4のゲートと相互に接続されている。
そして、第5のMOSトランジスタ5のドレインは、次述する電圧変換回路106を構成する変換用MOSトランジスタ(図3においては「M6」と表記)6のソースに接続されたものとなっている。
かかる第5のMOSトランジスタ5は、第3及び第4のMOSトランジスタ3,4と共にカレントミラー回路を構成するものとなっている。
変換用MOSトランジスタ6は、そのソースが先に述べたように第5のMOSトランジスタ5のドレインと接続される一方、ドレインはグランドと接続され、また、ゲートは、第2のMOSトランジスタ2のゲートと接続されている。
そして、第5のコンデンサ(ノイズ伝達用コンデンサ)35は、変換用MOSトランジスタ6のゲートとソース間に接続されている。なお、図3において、「Cgs6」は、変換用MOSトランジスタ6のゲート・ソース間の寄生容量を表している。
かかる構成において、変換用MOSトランジスタ6のソースは、第5のMOSトランジスタ5及び第3のMOSトランジスタ3を介して、差動対101と同様に、定電流源12に接続されるようになっている。
第3のコンデンサ(帰還用第1のコンデンサ)33と第4の抵抗器24は、相互に並列接続され、その一方の接続端は、バッファアンプ102の出力段に、他方の接続端は差動対101の第2のMOSトランジスタ2のゲートに接続されると共に、グランドとの間に第4のコンデンサ(帰還用第2のコンデンサ)34が接続されている。
このように、第1のMOSトランジスタ1の入力側と第2のMOSトランジスタ2の帰還側において、同相信号成分としてノイズ等による電流変動を相殺するには、寄生容量及びコンデンサが、Cgs1/Csens=(Cgs2+C5)/(C3+C4)の関係に設定されることが必要である。
かかる構成においては、第1のMOSトランジスタ1の入力に接続されるセンサ等の容量Csensが小さい場合には、C5のサイズが比較的大きいものとなる。
なお、図1乃至図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第4の実施例の差動増幅回路は、差動対101と、バッファアンプ102と、帰還回路103Bと、電流源回路104Aと、電圧変換回路106とに大別されて構成されたものとなっている。
差動対101、バッファアンプ102、電流源回路104A、及び、電圧変換回路106は、先に述べた実施例で説明したものと基本的に同一の構成であるので、ここでの再度の詳細な説明は省略する。
第3のコンデンサ33の一方の接続端は、バッファアンプ102の出力段に、他方の接続端は第2のMOSトランジスタ2のゲートに接続されると共に、グランドとの間に第4のコンデンサ34が接続されている。
また、第3及び第4のダイオード17,18は、第3のコンデンサ33に対して、互いに逆接続状態で並列接続されたものとなっている。
また、図2に示された回路構成例と同様に、第1のMOSトランジスタ1のゲートとグランドとの間には、互いに逆接続状態で並列接続された第1及び第2のダイオード15,16が直列接続されて設けられている。
したがって、この場合、Cgs1/Csens=(Cgs2+C5×Aiv)/(C3+C4)とすることで、図3の実施例の場合と異なり、C5のサイズを小さくしつつ、第3の実施例同様ノイズ等による電流源回路104の出力の変動が小さく抑圧されることとなる。
なお、図1乃至図4に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第5の実施例の差動増幅回路は、差動対101と、バッファアンプ102と、帰還回路103Aと、電流源回路104とに大別されて構成されたものとなっている。
かかる構成においては、第6のコンデンサ(ノイズ伝達用コンデンサ)36を介して差動対101に流れる電流ノイズによるソース電圧の変動が帰還側の第2のMOSトランジスタ2のゲートへ伝達されるため、電流ノイズは差動対101において同相信号成分としキャンセルされ、低減されることとなる。
102…バッファアンプ
103…帰還回路
104…電流源回路
105…インピーダンス回路
106…電圧変換回路
Claims (2)
- 第1及び第2のMOSトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
前記差動対の差動出力を前記第2のMOSトランジスタのゲートへ帰還する帰還回路が設けられ、
前記第1のMOSトランジスタのゲートとグランドの間には、並列接続された容量性デバイスとバイアス抵抗器が接続され、当該容量性デバイスからの入力信号が印加可能とされ、
前記第2のMOSトランジスタのゲートには、抵抗器とコンデンサが並列接続された並列回路の一方の端部が接続され、前記並列回路の他方の端部は、前記帰還回路の帰還出力に接続され、
前記並列回路のインピーダンスは、前記容量性デバイスのインピーダンスと同一に設定されてなることを特徴とする差動増幅回路。 - 前記第2のMOSトランジスタのゲートには、逆接続された2個の第3及び第4のダイオードとコンデンサが並列接続されてなる並列回路の一方の端部が接続され、前記並列回路の他方の端部は、前記帰還回路の帰還出力に接続される一方、前記バイアス抵抗器に代えて、逆接続された2個の第1及び第2のダイオードが設けられてなることを特徴とする請求項1記載の差動増幅回路。
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