JP2015149589A - 差動増幅回路 - Google Patents

Abstract

【課題】入力に微小容量が接続される差動増幅回路における電流源から混入するノイズの低減を図る。
【解決手段】第１及び第２のＭＯＳトランジスタ１，２から構成された差動対１０１の差動出力を第２のＭＯＳトランジスタ２のゲートへ帰還する帰還回路１０３が設けられ、第１のＭＯＳトランジスタ１のゲートには入力信号が印加可能とされ、第２のＭＯＳトランジスタ２のゲートには、抵抗器２３とコンデンサ３２並列接続されたインピーダンス回路１０５の一方の端部が接続され、インピーダンス回路１０５の他方の端部は、帰還回路１０３の帰還出力に接続され、ノイズ成分を差動対１０１において、同相信号成分として相殺可能に構成されたものとなっている。
【選択図】図１

Description

本発明は、差動増幅回路に係り、特に、コンデンサマイク等の容量性のデバイスや高抵抗のデバイスが入力段に接続される差動増幅回路における電流源ノイズの低減等を図ったものに関する。

この種の従来回路としては、例えば、２つのトランジスタが差動増幅をなすように構成された差動対が設けられてなる差動増幅回路が良く知られている（例えば、特許文献１等参照）。
このような差動増幅回路は、様々な用途に供されるが、例えば、いわゆるコンデンサマイクや、高抵抗値を有するセンサ素子等に用いられることがある。
図６及び図７には、そのような用途における回路構成例が示されており、以下、同図について概説する。

いずれの差動増幅回路も、第１及び第２のＭＯＳトランジスタＭ１，Ｍ２により構成され差動増幅をなす差動対１００Ａとバッファアンプ（図６及び図７において「ＢＵＦ」と表記）とを主たる構成要素として構成されてなるものである点は、基本的に同一であるが、それぞれ帰還回路の構成が次述するように異なるものとなっている。

すなわち、図６に示された差動増幅回路において、帰還回路１０３Ｃは、２つの抵抗器Ｒ１，Ｒ２とコンデンサＣ１の直列接続により構成されたものとなっており、２つの抵抗器Ｒ１，Ｒ２の相互の接続点から出力信号の一部が第２のＭＯＳトランジスタＭ２のゲートへ帰還されるようになっている。

一方、図７に示された差動増幅回路において、帰還回路１０３Ｄは、直列接続された２つのコンデンサＣ３，Ｃ４とコンデンサＣ３に並列接続された抵抗器Ｒ４により構成されたものとなっており、２つのコンデンサＣ３，Ｃ４の相互の接続点から出力信号の一部が第２のＭＯＳトランジスタＭ２のゲートへ帰還されるようになっている。

そして、いずれの差動増幅回路も、その入力側である第１のＭＯＳトランジスタＭ１のゲートに、例えば、いわゆるコンデンサマイク（図示せず）が接続されるものとなっており、図６及び図７においては、容量性素子Ｃsensがゲートとグランドとの間に接続されるものとして等価的に表されている。

特開昭６１−６７３０９号公報（第２−３頁、図１）

ところで、上述の従来回路においては、電流源に混入したノイズが入力端子、すなわち、第１のＭＯＳトランジスタＭ１のゲートにおける信号レベルを変動させ、出力特性を劣化させるという問題を招くことがある。
特に、コンデンサマイク等の微小容量（数ｐＦ程度）を有する容量性のデバイスが接続される場合、入力端子は高抵抗でバイアスしなければならず、必然的に入力抵抗が高くなってしまう。このような回路の使用環境においては、入力端子への外来からのノイズの侵入に対して留意することが必要となると同時に、回路内部の影響も受け易くなる。すなわち、入力端子にＭＯＳトランジタのゲートが接続される場合、そのソースやドレイン・バルクの電圧変動がゲートに伝搬し易くなり、回路の不安定動作を招く等の問題を生ずる。

本発明は、上記実状に鑑みてなされたもので、入力に微小容量が接続される差動増幅回路における電流源から混入するノイズの低減を図った差動増幅海路を提供するものである。

上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
前記第２のＭＯＳトランジスタのゲートには、抵抗器とコンデンサが並列接続された並列回路の一方の端部が接続され、前記並列回路の他方の端部は、前記帰還回路の帰還出力に接続されてなるものである。
また、上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
前記第２のＭＯＳトランジスタのゲートには、逆接続された２個のダイオードとコンデンサが並列接続されてなる並列回路の一方の端部が接続され、前記並列回路の他方の端部は、前記帰還回路の帰還出力に接続されてなるものも好適である。
さらに、上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
定電流源を有して前記差動対へ定電流を出力供給可能に構成された電流源回路が設けられ、
前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
前記第２のＭＯＳトランジスタのゲートには前記帰還回路の帰還出力が接続され、
前記電流源回路を介して前記定電流源からソースに電流供給が可能に変換用ＭＯＳトランジスタが設けられ、前記変換用ＭＯＳトランジスタのゲートは、前記第２のＭＯＳトランジスタのゲートに接続されると共に、当該ゲートとソース間に、ノイズ伝達用コンデンサが接続されてなるものも好適である。
またさらに、上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
定電流源を有して前記差動対へ定電流を出力供給可能に構成された電流源回路が設けられ、
前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、前記帰還回路は、帰還用第１及び第２のコンデンサの直列接続回路により構成され、前記第１の帰還用コンデンサの一端に前記差動対の差動出力が印加可能とされ、前記帰還用第２のコンデンサの一方がグランドに接続され、前記帰還用第１及び第２のコンデンサの相互の接続点が前記第２のＭＯＳトランジスタのゲートに接続され、前記帰還用第１のコンデンサに２つのダイオードが並列に逆接続され、
前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
前記電流源回路を介して前記定電流源からソースに電流供給が可能に変換用ＭＯＳトランジスタが設けられ、前記変換用ＭＯＳトランジスタのゲートは、前記第２のＭＯＳトランジスタのゲートに接続されると共に、前記変換用ＭＯＳトランジスタのゲートとソース間に、ノイズ伝達用コンデンサが接続されてなるものも好適である。
また、上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
前記第２のＭＯＳトランジスタのゲートとソースとの間にノイズ伝達用コンデンサが接続されてなるものも好適である。

本発明によれば、出力の一部が帰還される差動対の帰還側に抵抗とコンデンサの並列回路を直列に設け、差動対における入力信号の印加側と帰還側のインピーダンスをほぼ同一とすることで、電流源で発生するノイズ電流が差動対を構成するＭＯＳトランジスタの寄生容量を介してゲートへ伝達される量を、差動対の入力信号の印加側と帰還側とでほぼ同等とできるので、同相信号成分として相殺されてノイズの確実な低減が図られるという効果を奏するものである。
また、本発明によれば、差動対における定電流供給点に現れる電流源で発生した電流ノイズを、出力の一部が帰還される差動対の帰還側にコンデンサを介して電圧として伝えるように構成することで、差動対における入力信号の印加側と帰還側におけるノイズによる電圧変化をほぼ同等とすることができるため、同相信号成分として相殺されてノイズの確実な低減が図られるという効果を奏するものである。

本発明の実施の形態における差動増幅回路の第１の実施例の回路図である。 本発明の実施の形態における差動増幅回路の第２の実施例の回路図である。 本発明の実施の形態における差動増幅回路の第３の実施例の回路図である。 本発明の実施の形態における差動増幅回路の第４の実施例の回路図である。 本発明の実施の形態における差動増幅回路の第５の実施例の回路図である。 従来回路の第１の実施例の回路図である。 従来回路の第２の実施例の回路図である。

以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の実施例における差動増幅回路について図１を参照しつつ説明する。
この第１の実施例の差動増幅回路は、差動対１０１と、バッファアンプ１０２と、帰還回路１０３と、電流源回路１０４、インピーダンス回路１０５とに大別されて構成されたものとなっている。

差動対１０１は、第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２を主たる構成要素としてなり、非反転の差動増幅動作をなすものとなっている。
すなわち、第１及び第２のＭＯＳトランジスタ１，２は、ソースが相互に接続されて後述する電流源回路１０４に接続される一方、各々のドレインは、バッファアンプ１０２の入力段に接続されたものとなっている。なお、本発明の実施の形態においては、第１及び第２のＭＯＳトランジスタ１，２としてｐ型ＭＯＳトランジスタが用いられている。

また、第１のＭＯＳトランジスタ１のゲートは、例えば、コンデンサマイク（図示せず）が接続される入力端子であり、バイアス抵抗器（図１においては「Ｒbias」と表記）２０を介してグランドに接続されたものとなっている。なお、図１においては、ゲートとグランドとの間に接続されるコンデンサマイクを等価的にコンデンサ（図１においては「Ｃsens」と表記）３０として表している。

電流源回路１０４は、第３及び第４のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４と、定電流源１２とを有して構成されたものとなっている。なお、本発明の実施の形態において、第３及び第４のＭＯＳトランジスタ３，４には、ｐ型ＭＯＳトランジスタが用いられている。
具体的には、第３及び第４のＭＯＳトランジスタ３，４は、ソースが相互に接続されて、図示されない電源電圧が印加されるようになっている。

一方、第３及び第４のＭＯＳトランジスタ３，４のゲートは相互に接続されると共に、第３のＭＯＳトランジスタ３のドレインと接続されており、第３及び第４のＭＯＳトランジスタ３，４は、カレントミラー回路を構成している。
そして、第３のＭＯＳトランジスタ３のドレインとグランドとの間には、定電流源１２が接続される一方、第４のＭＯＳトランジスタ４のドレインは、先の第１及び第２のＭＯＳトランジスタ１，２のソースと接続されたものなっている。

かかる構成により、定電流源１２の電流が第３及び第４のＭＯＳトランジスタ３，４によるカレントミラー回路を介して差動対１０１に供給されるようになっている。
一方、バッファアンプ１０２は、差動対１０１の第１及び第２のＭＯＳトランジスタ１，２のドレイン間に現れる差動出力を増幅するものとなっている。
そして、このバッファアンプ１０２の出力とグランドとの間に、帰還回路１０３が設けられている。

帰還回路１０３は、第１の抵抗器（図１においては「Ｒ１」と表記）２１と、第２の抵抗器（図１においては「Ｒ２」と表記）２２と、第１のコンデンサ（図１においては「Ｃ１」と表記）３１とが、この順で直列接続されて構成されており、第１の抵抗器２１の一端がバッファアンプ１０２の出力端子に接続される一方、第１のコンデンサ３１の一端がグランドに接続されている。
そして、第１及び第２の抵抗器２１，２２の相互の接続点と差動対１０１の第２のＭＯＳトランジスタ２のゲートとの間には、インピーダンス回路１０５が直列接続されて設けられている。

インピーダンス回路１０５は、第３の抵抗器（図１においては「Ｒ３」と表記）２３と第２のコンデンサ（図１においては「Ｃ２」と表記）３２とが並列接続されて構成されたものとなっており、第３の抵抗器２３及び第２のコンデンサ３２の一方の端部が第１及び第２の抵抗器２１，２２の相互の接続点に、第３の抵抗器２３及び第２のコンデンサ３２の他方の端部が第２のＭＯＳトランジスタ２のゲートに接続されている。

このインピーダンス回路１０５のインピーダンスは、第１のＭＯＳトランジスタ１のゲートに外部から接続されるデバイス、例えば、コンデンサマイクのインピーダンスと同一の値に設定されたものとなっている、
なお、図１において、第１及び第２のＭＯＳトランジスタ１，２の、それぞれのゲート・ソース間の寄生容量を”Ｃｇｓ”と表している。

かかる構成において、等価コンデンサ３０で表されたコンデンサマイクが接続された第１のＭＯＳトランジスタ１のゲート側は、高抵抗状態となっており、差動対１０１のソースに、例えば、定電流源１２からのノイズが電流ノイズとして流れ込むと、ソース電圧が変動し、その電圧変動がゲート・ソース間寄生容量Ｃｇｓを介して第１及び第２のＭＯＳトランジスタ１，２のゲートへ伝搬する。

ところが、本発明の実施の形態においては、第１のＭＯＳトランジスタ１のゲート側のインピーダンスと同一のインピーダンスを有するインピーダンス回路１０５が設けられているために、上述のように電源側から侵入するノイズ電流が第１及び第２のＭＯＳトランジスタ１，２のソースで電圧に変換されて、寄生容量を介してゲートへ伝わる量が、コンデンサマイクが接続される入力側と、帰還側（第２のＭＯＳトランジスタ２のゲート側）とで同等となり、その結果、同相信号成分として相殺され低減されることとなる。

次に、第２の実施例の差動増幅回路について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
まず、この第２の実施例における差動増幅回路は、先の差動対１０１の第１のＭＯＳトランジスタ１のゲートにおけるバイアス抵抗器２０（図１参照）に代えて、逆接続状態で並列接続された第１及び第２のダイオード（図２においては、それぞれ「Ｄ１」、「Ｄ２」と表記）１，２が、第１のＭＯＳトランジスタ１のゲートとグランドのとの間に設けられたものとなっているものである。
すなわち、第１のダイオード１５のアノードと第２のダイオード１６のゲートが相互に接続されて第１のＭＯＳトランジスタ１のゲートに接続される一方、第１のダイオード１５のカソードと第２のダイオード１６のアノードは、共にグランドに接続されたものとなっている。

そして、この第２の実施例における差動増幅回路は、インピーダンス回路１０５Ａの構成が、先の第１の実施例におけるインピーダンス回路１０５の構成と次述するように異なる点を除けば、他の構成部分は、図１に示された第１の実施例と基本的に同様である。
すなわち、インピーダンス回路１０５Ａは、逆接続状態で並列接続された第３及び第４のダイオード（図２においては、それぞれ「Ｄ３」、「Ｄ４」と表記）１７，１８と、これら第３及び第４のダイオード１７，１８に対して並列接続された第２のコンデンサ（図２においては「Ｃ２」と表記）３２とを有して構成されたものである。

具体的には、第３のダイオード１７のアノードと第４のダイオード１８のカソードが第２のコンデンサ３２の一端と共に第２のＭＯＳトランジスタ２のゲートに続される一方、第３のダイオード１７のカソードと第４のダイオード１８のアノードが第２のコンデンサ３２の他端と共に、第１及び第２の抵抗器２１，２２の相互の接続点に接続されている。
なお、図２において、「Ｃｇｓ１」の表記は、第１のＭＯＳトランジスタ１のゲート・ソース間の寄生容量を、「Ｃｇｓ２」の表記は、第２のＭＯＳトランジスタ２のゲート・ソース間の寄生容量を、それぞれ表している。

かかる構成における動作は、先の図１に示された回路と基本的に同様である。
まず、第１のＭＯＳトランジスタ１のゲートには、コンデンサマイク４１が接続されることを前提としている。コンデンサマイク４１の容量は小さいため、入力端子である第１のＭＯＳトランジスタ１のゲートは、高抵抗でバイアスする必要があり、この図２に示された回路においては、逆接続状態で並列接続された第１及び第２のダイオード１５，１６を用いることで、ダイオードの高いオフ抵抗を用いることで、高抵抗バイアスを実現している。
このような構成において、ノイズや電源電圧の変動などによる電流源回路１０４の出力変動が発生した場合、差動対１０１へ流れる電流が変動すると共に、差動対１０１のソース電圧も変動することとなる。

ところが、この図２に示された差動増幅回路においては、帰還端子である第２のＭＯＳトランジスタ２のゲート側に、入力端子である第１のＭＯＳトランジスタ１のゲートと同様の抵抗と容量が配されているため、帰還端子側にも入力端子側と同様の変動が現れ、同相信号として入力される。そのため、バッファアンプ１０２の同相信号除去比で減衰されることとなり、ノイズ等による電流源回１０４の出力変動が小さく抑圧されることとなる。

次に、第３の実施例の差動増幅回路について、図３を参照しつつ説明する。
なお、図１及び図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の実施例の差動増幅回路は、差動対１０１と、バッファアンプ１０２と、帰還回路１０３Ａと、電流源回路１０４Ａと、電圧変換回路１０６とに大別されて構成されたものとなっており、図１に示された差動増幅回路におけるインピーダンス回路１０５を用いることなく、図１に示された差動増幅回路と同様に電流源ノイズの低減を可能としたものである。

以下、具体的に説明すれば、まず、差動対１０１と、バッファアンプ１０２の回路構成は、図１に示された構成と基本的に同一であるので、ここでの再度の詳細な説明は省略する。
電流源回路１０４Ａは、図１に示された回路構成を基本として、さらに、出力段を増設した構成となっている。
すなわち、ｐ型ＭＯＳトランジスタである第５のＭＯＳトランジスタ（図３においては「Ｍ５」と表記）５が設けられており、そのソースが第３及び第４のＭＯＳトランジスタ３，４のソースと共に、図示されない電源からの電源電圧が印加されものとなっていると共に、ゲートは、第３及び第４のＭＯＳトランジスタ３，４のゲートと相互に接続されている。
そして、第５のＭＯＳトランジスタ５のドレインは、次述する電圧変換回路１０６を構成する変換用ＭＯＳトランジスタ（図３においては「Ｍ６」と表記）６のソースに接続されたものとなっている。
かかる第５のＭＯＳトランジスタ５は、第３及び第４のＭＯＳトランジスタ３，４と共にカレントミラー回路を構成するものとなっている。

電圧変換回路１０６は、ｐ型ＭＯＳトランジスタである変換用ＭＯＳトランジスタ６と、第５のコンデンサ（図３においては「Ｃ５」と表記）３５と有して構成されたものとなっている。
変換用ＭＯＳトランジスタ６は、そのソースが先に述べたように第５のＭＯＳトランジスタ５のドレインと接続される一方、ドレインはグランドと接続され、また、ゲートは、第２のＭＯＳトランジスタ２のゲートと接続されている。
そして、第５のコンデンサ（ノイズ伝達用コンデンサ）３５は、変換用ＭＯＳトランジスタ６のゲートとソース間に接続されている。なお、図３において、「Ｃｇｓ６」は、変換用ＭＯＳトランジスタ６のゲート・ソース間の寄生容量を表している。
かかる構成において、変換用ＭＯＳトランジスタ６のソースは、第５のＭＯＳトランジスタ５及び第３のＭＯＳトランジスタ３を介して、差動対１０１と同様に、定電流源１２に接続されるようになっている。

次に、帰還回路１０３Ａは、第４の抵抗器（図３においては「Ｒ４」と表記）２４と、第３及び第４のコンデンサ（図３においては、それぞれ「Ｃ３」、「Ｃ４」と表記）３３，３４と有して構成されたものとなっている。
第３のコンデンサ（帰還用第１のコンデンサ）３３と第４の抵抗器２４は、相互に並列接続され、その一方の接続端は、バッファアンプ１０２の出力段に、他方の接続端は差動対１０１の第２のＭＯＳトランジスタ２のゲートに接続されると共に、グランドとの間に第４のコンデンサ（帰還用第２のコンデンサ）３４が接続されている。

かかる構成においては、同相で変動する差動対１０１を構成する第１及び第２のＭＯＳトランジスタ１，２のソース電圧の変動が、第５のコンデンサ３５を介して、差動対１０１の帰還側である第２のＭＯＳトランジスタ２のゲートへ印加されるため、電流源回路１０４の出力変動は、差動対１０１の同相信号除去比で減衰されることとなり、ノイズ等による電流源回路１０４の出力の変動が小さく抑圧されることとなる。
このように、第１のＭＯＳトランジスタ１の入力側と第２のＭＯＳトランジスタ２の帰還側において、同相信号成分としてノイズ等による電流変動を相殺するには、寄生容量及びコンデンサが、Ｃｇｓ１／Ｃsens＝（Ｃｇｓ２＋Ｃ５）／（Ｃ３＋Ｃ４）の関係に設定されることが必要である。

なお、ここで、説明の便宜上、Ｃ３は、第３のコンデンサ３３の容量、Ｃ４は、第４のコンデンサ３４の容量、Ｃ５は、第５のコンデンサ３５の容量であるとする。他のＣｇｓ１、Ｃsens、Ｃｇｓ２については、既に定義した通りである。
かかる構成においては、第１のＭＯＳトランジスタ１の入力に接続されるセンサ等の容量Ｃsensが小さい場合には、Ｃ５のサイズが比較的大きいものとなる。

次に、第４の実施例の差動増幅回路について、図４を参照しつつ説明する。
なお、図１乃至図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の実施例の差動増幅回路は、差動対１０１と、バッファアンプ１０２と、帰還回路１０３Ｂと、電流源回路１０４Ａと、電圧変換回路１０６とに大別されて構成されたものとなっている。
差動対１０１、バッファアンプ１０２、電流源回路１０４Ａ、及び、電圧変換回路１０６は、先に述べた実施例で説明したものと基本的に同一の構成であるので、ここでの再度の詳細な説明は省略する。

帰還回路１０３Ｂは、第３及び第４のコンデンサ３３，３４と、第３及び第４のダイオード１７，１８を有して構成されたものとなっている。
第３のコンデンサ３３の一方の接続端は、バッファアンプ１０２の出力段に、他方の接続端は第２のＭＯＳトランジスタ２のゲートに接続されると共に、グランドとの間に第４のコンデンサ３４が接続されている。
また、第３及び第４のダイオード１７，１８は、第３のコンデンサ３３に対して、互いに逆接続状態で並列接続されたものとなっている。
また、図２に示された回路構成例と同様に、第１のＭＯＳトランジスタ１のゲートとグランドとの間には、互いに逆接続状態で並列接続された第１及び第２のダイオード１５，１６が直列接続されて設けられている。

かかる構成においては、変換用ＭＯＳトランジスタ６に流れる電流を差動対１０１に流れる電流と異なる大きさとしたり、また、変換用ＭＯＳトランジスタ６のトランジスタサイズを、差動対１０１と異なる大きさに設定することで、電流ノイズにゲインＡivを持たせることができる。
したがって、この場合、Ｃｇｓ１／Ｃsens＝（Ｃｇｓ２＋Ｃ５×Ａiv）／（Ｃ３＋Ｃ４）とすることで、図３の実施例の場合と異なり、Ｃ５のサイズを小さくしつつ、第３の実施例同様ノイズ等による電流源回路１０４の出力の変動が小さく抑圧されることとなる。

次に、第５の実施例の差動増幅回路について、図５を参照しつつ説明する。
なお、図１乃至図４に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第５の実施例の差動増幅回路は、差動対１０１と、バッファアンプ１０２と、帰還回路１０３Ａと、電流源回路１０４とに大別されて構成されたものとなっている。

かかる差動増幅回路においては、さらに、第６のコンデンサ（図５においては「Ｃ６」と表記）３６が、ノイズ伝達用として第２のＭＯＳトランジスタ２のソースとゲートとの間に接続されて設けられたものとなっている。
かかる構成においては、第６のコンデンサ（ノイズ伝達用コンデンサ）３６を介して差動対１０１に流れる電流ノイズによるソース電圧の変動が帰還側の第２のＭＯＳトランジスタ２のゲートへ伝達されるため、電流ノイズは差動対１０１において同相信号成分としキャンセルされ、低減されることとなる。

電流ノイズの更なる低減が所望される差動増幅回路に適用できる。

１０１…差動対
１０２…バッファアンプ
１０３…帰還回路
１０４…電流源回路
１０５…インピーダンス回路
１０６…電圧変換回路

Claims (5)

1. 第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
   前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
   前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
   前記第２のＭＯＳトランジスタのゲートには、抵抗器とコンデンサが並列接続された並列回路の一方の端部が接続され、前記並列回路の他方の端部は、前記帰還回路の帰還出力に接続されてなることを特徴とする差動増幅回路。
2. 第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
   前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
   前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
   前記第２のＭＯＳトランジスタのゲートには、逆接続された２個のダイオードとコンデンサが並列接続されてなる並列回路の一方の端部が接続され、前記並列回路の他方の端部は、前記帰還回路の帰還出力に接続されてなることを特徴とする差動増幅回路。
3. 第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
   定電流源を有して前記差動対へ定電流を出力供給可能に構成された電流源回路が設けられ、
   前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
   前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
   前記第２のＭＯＳトランジスタのゲートには前記帰還回路の帰還出力が接続され、
   前記電流源回路を介して前記定電流源からソースに電流供給が可能に変換用ＭＯＳトランジスタが設けられ、前記変換用ＭＯＳトランジスタのゲートは、前記第２のＭＯＳトランジスタのゲートに接続されると共に、当該ゲートとソース間に、ノイズ伝達用コンデンサが接続されてなることを特徴とする差動増幅回路。
4. 第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
   定電流源を有して前記差動対へ定電流を出力供給可能に構成された電流源回路が設けられ、
   前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、前記帰還回路は、帰還用第１及び第２のコンデンサの直列接続回路により構成され、前記第１の帰還用コンデンサの一端に前記差動対の差動出力が印加可能とされ、前記帰還用第２のコンデンサの一方がグランドに接続され、前記帰還用第１及び第２のコンデンサの相互の接続点が前記第２のＭＯＳトランジスタのゲートに接続され、前記帰還用第１のコンデンサに２つのダイオードが並列に逆接続され、
   前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
   前記電流源回路を介して前記定電流源からソースに電流供給が可能に変換用ＭＯＳトランジスタが設けられ、前記変換用ＭＯＳトランジスタのゲートは、前記第２のＭＯＳトランジスタのゲートに接続されると共に、前記変換用ＭＯＳトランジスタのゲートとソース間に、ノイズ伝達用コンデンサが接続されてなることを特徴とする差動増幅回路。
5. 第１及び第２のＭＯＳトランジスタが差動増幅をなすように構成された差動対を有する差動増幅回路において、
   前記差動対の差動出力を前記第２のＭＯＳトランジスタのゲートへ帰還する帰還回路が設けられ、
   前記第１のＭＯＳトランジスタのゲートには入力信号が印加可能とされ、
   前記第２のＭＯＳトランジスタのゲートとソースとの間にノイズ伝達用コンデンサが接続されてなることを特徴とする差動増幅回路。

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