JP6020238B2 - 増幅回路 - Google Patents

Description

本発明は、相補型の増幅回路に関する。

高い線形性を有する増幅回路として、特許文献１に記載された相補型増幅回路がある。この増幅回路は、Ｐチャネル型のＭＯＳトランジスタとＮチャネル型のＭＯＳトランジスタが入力信号に対して相補的に動作する。このため、回路全体の入力容量およびトランスコンダクタンスが入力振幅に対してほぼ変動しないように設計でき、高い線形性が得られる。この増幅回路は、バイアス用の抵抗とインピーダンス整合用のインダクタを備えている。

一般に、ＭＯＳトランジスタを用いた増幅回路は入力インピーダンスが高くなり、増幅回路の入力端子に接続される例えば５０Ωのインピーダンスを有するアンテナ、フィルタなどの信号源と整合がとりにくい。上記インダクタは、増幅回路の入力インピーダンスを下げて信号源とのインピーダンス整合を図るとともに、線形性をさらに向上させるために設けられている。

米国特許出願公開第２００９／０１４０８１２号明細書

この増幅回路を半導体基板上に集積してＩＣとして構成する場合、入力信号の周波数が低くなるほど、インピーダンス整合に必要なインダクタのサイズが大きくなり、実用に向かなくなる。また、ＬＣ共振を利用するため狭帯域となる。インダクタを使用しない入力インピーダンスの整合手段として、増幅回路の入出力間に抵抗性の帰還をかけ、入力インピーダンスを低下させる構成が考えられる。上記増幅回路にこの帰還を組み合わせれば、入力インピーダンスを低減できるだけでなく、出力インピーダンスも低減できるため、入力段の増幅回路だけでなく、出力段の増幅回路としても有用である。

しかし、この増幅回路も、低周波領域で不安定になり発振する可能性があるという問題がある。不安定の原因は、入力端子とＭＯＳトランジスタの各ゲートとの間にそれぞれ設けられたキャパシタのハイパス特性により、入力から出力までの順方向利得と、出力から入力までの逆方向利得がともに大きい周波数帯が存在することにある。

本発明は上記事情に鑑みてなされたもので、その目的は、信号源に対し入力インピーダンスを整合させるとともに安定性を高めた増幅回路を提供することにある。

請求項１に記載した増幅回路は、第１電源線と第２電源線との間に出力端子を挟んで直列に接続されたＰチャネル型の第１トランジスタおよびＮチャネル型の第２トランジスタからなる相補型増幅回路である。第１、第２トランジスタは、電源線に対しソース接地されている。

増幅回路は、第１バイアス電圧を出力する第１バイアス電圧源と、第２バイアス電圧を出力する第２バイアス電圧源とを備えている。第１バイアス電圧源は、第１抵抗を介して第１トランジスタのゲートをバイアスする。第２バイアス電圧源は、第２抵抗を介して第２トランジスタのゲートをバイアスする。

入力端子と第１、第２トランジスタの各ゲートとの間には、それぞれ入力信号を交流結合するための第１、第２キャパシタが接続されている。入力端子と出力端子との間には、入出力間で負帰還をかけることにより増幅回路の入力インピーダンスおよび出力インピーダンスを低下させる帰還抵抗が接続されている。これにより、例えば５０Ωのインピーダンスを持つ信号源に対し、入力インピーダンスを整合させることができる。また、従来用いていたインダクタが不要となり広帯域化および小型化できる。

さらに、第１トランジスタのゲートと出力端子との間に第３抵抗が設けられ、第２トランジスタのゲートと出力端子との間に第４抵抗が設けられている。これら第３、第４抵抗は、出力端子から第１、第２トランジスタへの新たな帰還経路を提供する。そのローパス特性により、増幅する信号帯域から外れた低周波領域において、入力端子から出力端子までの順方向利得と、出力端子から入力端子までの逆方向利得がともに小さくなる。その結果、安定性が向上する。

しかも、入力端子に接続される信号源の出力インピーダンスをＲｓ、帰還抵抗の抵抗値をＲｆ、第１、第２、第３、第４抵抗の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３、Ｒ４とし、ｆ＝Ｒｓ／（Ｒｆ＋Ｒｓ）、Ｋ１＝Ｒ１／（Ｒ１＋Ｒ３）、Ｋ２＝Ｒ２／（Ｒ２＋Ｒ４）によりｆ、Ｋ１、Ｋ２を定義したとき、Ｋ１，Ｋ２＞ｆが成立している。

入力端子から第１、第２トランジスタのゲートへの順方向の信号経路はハイパス特性であり、出力端子から第１、第２トランジスタのゲートへの逆方向の信号経路はローパス特性になっており、これらはほぼ等しい遮断周波数を持つ。上記した条件を満たすことにより、順方向伝達関数と逆方向伝達関数のポールの周波数を、上記遮断周波数よりも高い周波数領域にシフトすることができる。その結果、上述した低周波領域において順方向利得と逆方向利得がともに下がるので、安定性が一層向上する。

請求項２または３に記載した手段によれば、第３抵抗と直列に第１定電圧素子を備え、第４抵抗と直列に第２定電圧素子を備えている。これにより、第１バイアス電圧と出力電圧との差電圧を第１抵抗、第３抵抗、第１定電圧素子で分圧したバイアス電圧が第１トランジスタのゲートに印加され、出力電圧と第２バイアス電圧との差電圧を第２定電圧素子、第４抵抗、第２抵抗で分圧したバイアス電圧が第２トランジスタのゲートに印加される。

第１、第２抵抗は、入力信号が第１、第２バイアス電圧源に流れ込まないように、比較的高い抵抗値に設定されている。そのため、第１、第２トランジスタのゲートに適切なバイアス電圧を印加するためには、第１、第２抵抗とともにバイアス電圧を決定する第３、第４抵抗の抵抗値を高める必要がある。しかし、第３、第４抵抗の抵抗値を高めると、前記条件（Ｋ１，Ｋ２＞ｆ）を満たしにくくなるとともに、レイアウト面積の増大をもたらす。そこで、本手段により第１、第２定電圧素子を直列に加えることにより、その定電圧に相当する分だけ第３、第４抵抗の抵抗値を下げることができる。その結果、前記条件（Ｋ１，Ｋ２＞ｆ）とバイアス設定からくる条件を同時に満たす抵抗値の範囲が広がり、設計の自由度が増す。また、第３、第４抵抗を設けたことによるレイアウト面積の増大を抑えることもできる。

また、請求項２または３に記載のように第３抵抗と直列に第１定電圧素子を備え、第４抵抗と直列に第２定電圧素子を備えることにより、第３、第４抵抗のレイアウト面積をさらに小さくできる。

請求項４に記載した手段によれば、第１定電圧素子は、出力端子側をカソードとするダイオードから構成され、第２定電圧素子は、出力端子側をアノードとするダイオードから構成されている。これにより、ダイオードの順方向電圧の分だけ第３、第４抵抗の抵抗値を小さく設定できる。ダイオードは、同じ電圧降下を生じる抵抗に比べ、小さいレイアウト面積で形成できる。

請求項５に記載した手段によれば、第１定電圧素子は、ゲート・ドレイン間が接続されて出力端子側をソースとするＮチャネル型トランジスタから構成され、第２定電圧素子は、ゲート・ドレイン間が接続されて出力端子側をソースとするＰチャネル型トランジスタから構成されている。これにより、トランジスタのゲート・ソース間電圧の分だけ第３、第４抵抗の抵抗値を小さく設定できる。トランジスタは、同じ電圧降下を生じる抵抗に比べ、小さいレイアウト面積で形成できる。

請求項６に記載した手段によれば、第１、第２バイアス電圧源は、第１電源線にソースが接続され、ゲート・ドレイン間が接続されたＰチャネル型のトランジスタと、第２電源線にソースが接続され、ゲート・ドレイン間が接続されたＮチャネル型のトランジスタと、これらＰチャネル型、Ｎチャネル型のトランジスタに等しい電流を生じさせる回路とを備え、これらＰチャネル型、Ｎチャネル型のトランジスタのゲート・ソース間電圧をそれぞれ第１、第２バイアス電圧として出力する。

この構成によれば、Ｐチャネル型トランジスタとＮチャネル型トランジスタに等しい電流が流れる。Ｐチャネル型トランジスタのゲート・ソース間電圧が、Ｐチャネル型の第１トランジスタのバイアス電圧を決定し、Ｎチャネル型トランジスタのゲート・ソース間電圧が、Ｎチャネル型の第２トランジスタのバイアス電圧を決定する。このようなバイアス設定により、相補型増幅回路の出力電圧を、第１電源線の電位と第２電源線の電位との中央レベルにバイアスすることができる。

本発明の第１の実施形態を示す増幅回路の構成図 順方向利得と逆方向利得の周波数特性図 従来回路の順方向と逆方向の信号フロー、伝達関数および周波数特性を示す図 第１の実施形態に係る増幅回路の図３相当図 本発明の第２の実施形態を示す図１相当図 本発明の第３の実施形態を示す図１相当図 本発明の第４の実施形態を示す図１相当図 本発明の第５の実施形態を示す図１相当図

各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１から図４を参照しながら説明する。図１に示す増幅回路１は、入力端子２に接続された外部の信号源３から与えられる電圧Ｖｉを増幅し、出力端子４に接続された外部の負荷５に対して電圧Ｖｏを出力する相補型増幅回路である。増幅回路１は、ＣＭＯＳプロセスにより製造される半導体集積回路として構成されている。

信号源３は、アンテナ、フィルタなどであって、５０Ωの出力インピーダンスを有している。図１では、信号源３を等価的に信号発生器３ａと出力抵抗３ｂ（抵抗値Ｒｓ）とで表している。負荷５は、例えば５００Ωのインピーダンスを有しており、図１では抵抗で表している。なお、これらのインピーダンス値は一例であって、これに限定されるものではない。

増幅回路１は、第１電源線６と第２電源線７とから電源電圧ＶDDの供給を受けて動作する。電源線６にソース接地されたＰチャネル型の第１トランジスタＱ１と、電源線７にソース接地されたＮチャネル型の第２トランジスタＱ２は、出力端子４を挟んでプッシュプルの形態に直列に接続されている。第１バイアス電圧源８は、トランジスタＱ１に対する第１バイアス電圧ＶＡを出力し、第２バイアス電圧源９は、トランジスタＱ２に対する第２バイアス電圧ＶＢを出力する。

入力端子２とトランジスタＱ１のゲートとの間には、交流結合のための第１キャパシタＣ１が接続されている。入力端子２とトランジスタＱ２のゲートとの間には、交流結合のための第２キャパシタＣ２が接続されている。バイアス電圧源８とトランジスタＱ１のゲートとの間には、第１抵抗Ｒ１が接続されている。バイアス電圧源９とトランジスタＱ２のゲートとの間には、第２抵抗Ｒ２が接続されている。抵抗Ｒ１、Ｒ２は、入力信号がバイアス電圧源８、９に流れ込まないように、比較的高い抵抗値（一例として数十ｋΩ）に設定されている。

入力端子２と出力端子４との間には、帰還抵抗Ｒｆが接続されている。トランジスタＱ１のゲートと出力端子４との間には、帰還経路を構成する第３抵抗Ｒ３が接続されている。トランジスタＱ２のゲートと出力端子４との間には、帰還経路を構成する第４抵抗Ｒ４が接続されている。

次に、本実施形態の作用について図２から図４も参照しながら説明する。相補型増幅回路１は、電源線６側の回路（トランジスタＱ１、キャパシタＣ１、抵抗Ｒ１、Ｒ３、バイアス電圧源８）と電源線７側の回路（トランジスタＱ２、キャパシタＣ２、抵抗Ｒ２、Ｒ４、バイアス電圧源９）が定数も含め対称に構成されている。このため、トランジスタＱ１、Ｑ２のゲートバイアス状態が等しくなり、トランジスタＱ１、Ｑ２に同じドレイン電流が流れる。これにより、出力端子４の電位がＶDDと０Ｖとの中央レベルＶDD／２にバイアスされる。増幅回路１は、信号源３から入力した信号電圧Ｖｉを反転増幅し、ＶDD／２にバイアスされた信号電圧Ｖｏを出力する。

帰還抵抗Ｒｆを備えることにより、増幅回路１の入力インピーダンスが低減して信号源３のインピーダンス（５０Ω）と整合をとることができる。また、増幅回路１の出力インピーダンスも低減するので、出力段の増幅回路としても適用できる。抵抗Ｒ３、Ｒ４を備えない増幅回路（以下、従来回路と称す）では、増幅する信号帯域から外れた低周波領域で不安定になる虞がある。

図２（ａ）は、増幅回路１と従来回路の入力電圧Ｖｉから出力電圧Ｖｏまでの順方向利得（ｄＢ）を表し、図２（ｂ）は、増幅回路１と従来回路の出力電圧Ｖｏから入力電圧Ｖｉまでの逆方向利得（ｄＢ）を表すシミュレーション結果である。増幅回路１と従来回路は、ほぼ１０ＭＨｚから２００ＭＨｚの周波数帯で安定した負帰還がかかっている。

しかし、従来回路では、ほぼ１ＭＨｚよりも低い周波数帯で逆方向利得が増加しており、その一方で順方向利得はほぼ５００ｋＨｚまで高く維持されている。すなわち、低周波領域（〜１ＭＨｚ、特に図２に示す周波数領域Ａ）で、順方向利得と逆方向利得がともに大きい周波数帯が存在し、位相進みの影響を加味すると利得の大きな正帰還に近づき不安定となる。

これに対し、抵抗Ｒ３、Ｒ４を備えた増幅回路１では、ほぼ５ＭＨｚよりも低い周波数帯で逆方向利得が減少しており、順方向利得もほぼ５ＭＨｚよりも低い周波数帯で減少している。すなわち、低周波領域（〜５ＭＨｚ）で、順方向利得と逆方向利得がともに大きくなる周波数帯は存在せず、安定性が改善されていることが理解できる。

そこで、従来回路と増幅回路１の周波数特性（利得）をさらに詳細に解析する。
（１）抵抗Ｒ３、Ｒ４を備えない従来回路
図３は、従来回路の順方向と逆方向の信号フロー図、伝達関数および周波数特性を示している。ａ１は、入力端子２からトランジスタＱ１、Ｑ２への信号経路であって、抵抗Ｒ１とキャパシタＣ１とからなるハイパス特性または抵抗Ｒ２とキャパシタＣ２とからなるハイパス特性を有している。このハイパス特性は、（１）式、（２）式により表すことができる。
ａ１＝ｓ／（ｓ＋ω１） …（１）
ω１＝１／（Ｃ１・Ｒ１）＝１／（Ｃ２・Ｒ２） …（２）

ａ２は、トランジスタＱ１、Ｑ２による反転増幅であって負の値を有している。ｆは、帰還抵抗Ｒｆと信号源３の出力抵抗３ｂ（抵抗値Ｒｓ）との分圧により、出力端子４に生じた電圧が入力端子２に伝達する経路であり、（３）式により表すことができる。
ｆ＝Ｒｓ／（Ｒｆ＋Ｒｓ） …（３）

ほぼ１０ＭＨｚ以下の周波数帯では、ａ２とｆの周波数依存性は小さく、一定とみなすことができる。順方向の伝達関数Ｖｏ／Ｖｉおよび逆方向の伝達関数Ｖｉ／Ｖｏは、それぞれ（４）式および（５）式で表せる。

順方向の伝達関数、逆方向の伝達関数ともに、−ω１／（１−ａ２・ｆ）にポールが存在し、周波数ω１／（１−ａ２・ｆ）の前後で周波数に対する利得の傾きが変化する。以下、ポール−ｐによる利得の傾きが変化する周波数（ｐ）をポールの周波数と呼ぶ。ａ２は負の値であり、ｆは正の値であるので、上記伝達関数のポールの周波数は、ａ１単独のポールの周波数ω１よりも低くなる。図３に示す周波数特性から分かるように、ω１／（１−ａ２・ｆ）とω１との間では、順方向利得が高く維持されており、逆方向利得もω１以上の周波数での値よりも大きくなる。これは、図２に示した結果と一致しており、当該周波数帯で不安定となることが解析的にも証明された。

（２）抵抗Ｒ３、Ｒ４を備えた増幅回路１
本実施形態の増幅回路１では、ポールの周波数をω１よりも高い周波数領域にシフトすることにより、順方向利得と逆方向利得をともに低減している。図４は、増幅回路１の順方向と逆方向の信号フロー図、伝達関数および周波数特性を示している。抵抗Ｒ３、Ｒ４を備えることにより、ｆを介してａ１に戻る帰還経路に対し、新たに出力端子４からトランジスタＱ１、Ｑ２のゲートに戻る帰還経路が付加される。

ａ１は、抵抗Ｒ１、Ｒ３とキャパシタＣ１とからなるハイパス特性または抵抗Ｒ２、Ｒ４とキャパシタＣ２とからなるハイパス特性である。負荷５の抵抗値はＲ３、Ｒ４に比べて十分に小さいため、ハイパス特性は（６）式、（７）式により表すことができる。抵抗Ｒ３、Ｒ４が付加されているので、（７）式で示す遮断周波数ω１は（２）式で示す遮断周波数ω１とは異なっている。
ａ１＝ｓ／（ｓ＋ω１） …（６）
ω１＝（Ｒ１＋Ｒ３）／（Ｃ１・Ｒ１・Ｒ３）＝（Ｒ２＋Ｒ４）／（Ｃ２・Ｒ２・Ｒ４） …（７）

ｆ２は、抵抗Ｒ１、Ｒ３とキャパシタＣ１とからなるローパス特性または抵抗Ｒ２、Ｒ４とキャパシタＣ２とからなるローパス特性である。信号源３のインピーダンスはキャパシタＣ１（Ｃ２）のインピーダンスより十分に小さいので、ローパス特性は、入力端子２が電源線に接続されているものとして（８）式、（９）式により表すことができる。ｆ２とａ１は同じ遮断周波数ω１を持っている。
ｆ２＝Ｋ１・ω１／（ｓ＋ω１）＝Ｋ２・ω１／（ｓ＋ω１） …（８）
Ｋ１＝Ｋ２＝Ｒ１／（Ｒ１＋Ｒ３）＝Ｒ２／（Ｒ２＋Ｒ４） …（９）

順方向の伝達関数Ｖｏ／Ｖｉおよび逆方向の伝達関数Ｖｉ／Ｖｏは、それぞれ（１０）式および（１１）式で表せる。

順方向の伝達関数、逆方向の伝達関数ともに、ポールの周波数は（１−ａ２・Ｋ２）／（１−ａ２・ｆ）・ω１となる。ａ２は負の値であり、ｆは正の値であるので、（１２）式の条件を満たすことにより、ポールの周波数をω１よりも高くできる。
Ｋ１，Ｋ２＞ｆ …（１２）

図４に示す周波数特性から分かるように、順方向利得と逆方向利得は、周波数が（１−ａ２・Ｋ２）／（１−ａ２・ｆ）・ω１から下がるにつれて減少する。これは、図２に示した結果と一致しており、順方向利得と逆方向利得がともに大きい周波数帯が消滅していることが証明された。ここではａ２の前でｆ２の出力を加算したが、ｆ２の直流利得が大きければａ２の後で加算しても同様の効果が得られる。しかし、ｆ２の直流利得を大きくするために回路構成が複雑になる。

以上説明したように、本実施形態の増幅回路１は、抵抗Ｒ３、Ｒ４を備えており、出力端子４からトランジスタＱ１、Ｑ２のゲートに戻る帰還経路が付加されている。これにより、増幅する信号帯域から外れた低周波領域において、順方向利得と逆方向利得がともに大きい周波数帯がなくなり、安定した増幅動作が可能となる。増幅回路１は、帰還抵抗Ｒｆを備えているので、例えば５０Ωのインピーダンスを持つ信号源３に対し、入力インピーダンスを整合させることができる。また、インダクタを備えて整合させる構成に比べ広帯域化および小型化できる。

（第２の実施形態）
第２の実施形態について図５を参照しながら説明する。増幅回路１１は、図１に示した増幅回路１と比べ、抵抗Ｒ３に対し直列にダイオードＤ１（第１定電圧素子）を備え、抵抗Ｒ４に対し直列にダイオードＤ２（第２定電圧素子）を備えた構成が相違する。

このとき、トランジスタＱ１のゲート電位は、（ＶＡ−ＶDD／２）を抵抗Ｒ１とＲ３で分圧した電圧になり、トランジスタＱ２のゲート電位は、（ＶDD／２−ＶＢ）を抵抗Ｒ４とＲ２で分圧した電圧になる。上述したように、抵抗Ｒ１、Ｒ２は、入力信号がバイアス電圧源８、９に流れ込まないように、比較的高い抵抗値に設定されている。そのため、トランジスタＱ１、Ｑ２のゲートを適切にバイアスするには、抵抗Ｒ３、Ｒ４の抵抗値も高める必要がある。しかし、抵抗値を高めると（９）式よりＫ１、Ｋ２が低下し、（１２）式の条件を満たしにくくなる。また、レイアウト面積の増大をもたらす。

これに対し、抵抗Ｒ３、Ｒ４にそれぞれダイオードＤ１、Ｄ２を直列に設けると、ダイオードＤ１、Ｄ２が電圧Ｖｆ（ＰＮ接合の順方向電圧）を負担するので、その定電圧に相当する分だけ抵抗Ｒ３、Ｒ４の抵抗値を下げることができる。ダイオードＤ１、Ｄ２は、同じ電圧降下を生じる抵抗に比べ、小さいレイアウト面積で形成できる。その結果、（１２）式の条件とバイアス設定からくる条件を同時に満たす抵抗値の範囲が広がり、設計の自由度が増す。また、第３、第４抵抗Ｒ３、Ｒ４を設けたことによるレイアウト面積の増大を抑えることができる。その他、第１の実施形態と同様の効果が得られる。

（第３の実施形態）
第３の実施形態について図６を参照しながら説明する。増幅回路２１は、図５に示した増幅回路１１に対し、抵抗Ｒ１、Ｒ２の構成が異なる。すなわち、第１抵抗Ｒ１は、第１Ａ抵抗Ｒ１Ａと第１Ｂ抵抗Ｒ１Ｂとの直列回路により構成されており、第２抵抗Ｒ２は、第２Ａ抵抗Ｒ２Ａと第２Ｂ抵抗Ｒ２Ｂとの直列回路により構成されている。抵抗Ｒ３ＡとダイオードＤ１との直列回路は、抵抗Ｒ１Ａ、Ｒ１Ｂの接続ノードと出力端子４との間に接続されており、抵抗Ｒ４ＡとダイオードＤ２との直列回路は、抵抗Ｒ２Ａ、Ｒ２Ｂの接続ノードと出力端子４との間に接続されている。

直流バイアス電流は、バイアス電圧源８から抵抗Ｒ１Ａ、Ｒ３Ａ、ダイオードＤ１、Ｄ２、抵抗Ｒ４Ａ、Ｒ２Ａを通して流れる。トランジスタＱ１のゲート電位は、（ＶＡ−ＶDD／２）を抵抗Ｒ１Ａ、抵抗Ｒ３Ａ、ダイオードＤ１で分圧した電圧になり、トランジスタＱ２のゲート電位は、（ＶDD／２−ＶＢ）をダイオードＤ２、抵抗Ｒ４Ａ、抵抗Ｒ２Ａで分圧した電圧になる。

ここで、Ｒ１＝Ｒ１Ａ＋Ｒ１Ｂ、Ｒ２＝Ｒ２Ａ＋Ｒ２Ｂに設定することにより、キャパシタＣ１と抵抗Ｒ１Ａ、Ｒ１Ｂによるハイパス特性は、増幅回路１１におけるキャパシタＣ１と抵抗Ｒ１によるハイパス特性と等しくなる。このとき、Ｒ１＞Ｒ１Ａ、Ｒ２＞Ｒ２Ａである。さらに、Ｒ３Ａ／Ｒ１Ａ、Ｒ４Ａ／Ｒ２Ａをそれぞれ増幅回路１１におけるＲ３／Ｒ１、Ｒ４／Ｒ２と等しく設定することにより、トランジスタＱ１、Ｑ２のバイアスを増幅回路１１と等しい状態にすることができる。このとき、Ｒ３Ａ＜Ｒ３となる。

本実施形態の増幅回路２１によれば、増幅回路１１と同等のハイパス特性およびバイアス設定を持ちながら、抵抗Ｒ３Ａ、Ｒ４Ａの抵抗値を一層下げることができるので、レイアウト面積を一層小さく抑えることができる。その他、第２の実施形態と同様の効果が得られる。

（第４の実施形態）
第４の実施形態について図７を参照しながら説明する。増幅回路３１は、図６に示した増幅回路２１のダイオードＤ１、Ｄ２に替えて、ダイオード接続されたＮチャネル型のトランジスタＱ３、Ｐチャネル型のトランジスタＱ４を備えるとともに、バイアス電圧源８、９の構成を具体化したものである。

バイアス電圧源３２は、定電流源３３、カレントミラー回路を構成するＮチャネル型トランジスタＱ５、Ｑ６、およびダイオード接続されたＰチャネル型トランジスタＱ７を備えている。抵抗Ｒ１Ａ、Ｒ２Ａに流れる電流は微小であるため、カレントミラー回路によりＮチャネル型トランジスタＱ５とＰチャネル型トランジスタＱ７には定電流源３３による電流と等しい電流が生じる。トランジスタＱ７のゲート電位が第１バイアス電圧ＶＡであり、トランジスタＱ５のゲート電位が第２バイアス電圧ＶＢである。

上述したように、相補型増幅回路では出力端子４をＶDD／２にバイアスすることが望ましい。そのためには、次の２つの条件を満たすことが必要となる。
（１）トランジスタＱ１、Ｑ２のドレイン電流が等しい。
（２）電源線６からトランジスタＱ７、抵抗Ｒ１Ａ、Ｒ３Ａ、トランジスタＱ３を介して出力端子４に至るバイアス設定経路Ｗ１の電圧降下と、出力端子４からトランジスタＱ４、抵抗Ｒ４Ａ、Ｒ２Ａ、トランジスタＱ６を介して電源線７に至るバイアス設定経路Ｗ２の電圧降下が等しい。

（１）の条件を満たすには、トランジスタＱ１、Ｑ２に同一のドレイン電流が流れるようにゲートをバイアスするバイアス電圧源３２を準備すればよい。実際にバイアス設定経路Ｗ１、Ｗ２に流れる電流は微小であり、抵抗Ｒ１Ａ、Ｒ２Ａの電圧降下も微小となる。そこで、Ｐチャネル型のトランジスタＱ１、Ｎチャネル型のトランジスタＱ２のゲートには、それぞれ定電流源３３の出力電流を流すＰチャネル型のトランジスタＱ７、Ｎチャネル型のトランジスタＱ５のゲート・ソース間電圧を与えるのがよい。

（２）の条件を満たすには、第１、第２定電圧素子をそれぞれダイオード接続されたＮチャネル型のトランジスタＱ３、Ｐチャネル型のトランジスタＱ４で構成するのがよい。トランジスタＱ３、Ｑ４は、同じ電圧降下を生じる抵抗に比べ、小さいレイアウト面積で形成できる。バイアス設定経路Ｗ１、Ｗ２には、何れも１つのＰチャネル型のトランジスタと１つのＮチャネル型のトランジスタのゲート・ソース間が１つずつ含まれる。これにより、ＭＯＳトランジスタのしきい値電圧のばらつきの影響が打ち消される。

本実施形態によれば、出力電圧Ｖｏを第１電源線６の電位と第２電源線７の電位との中央レベルにバイアスすることができ、出力電圧Ｖｏの最大振幅を高めることができる。また、抵抗Ｒ３、Ｒ４に対し、ダイオード接続されたトランジスタＱ３、Ｑ４を直列に備えているので、トランジスタＱ３、Ｑ４が負担するゲート・ソース間電圧に相当する分だけ抵抗Ｒ３、Ｒ４の抵抗値を下げることができる。その結果、（１２）式の条件を満たし易くなり、かつレイアウト面積の増大を抑えることができる。その他、第３の実施形態と同様の効果が得られる。

（第５の実施形態）
図８に示す増幅回路４１は、図５に示した増幅回路１１のダイオードＤ１、Ｄ２に替えて、ダイオード接続されたＮチャネル型のトランジスタＱ３、Ｐチャネル型のトランジスタＱ４を備えるとともに、バイアス電圧源３２を備えたものである。本実施形態によっても、レイアウト面積の増大を抑えることができる。

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。

第３の実施形態において、ダイオードＤ１、Ｄ２を省略した構成としてもよい。
第１定電圧素子、第２定電圧素子は、複数のダイオードの直列回路、ダイオード接続された複数のトランジスタの直列回路、ツェナーダイオード、これらの組み合わせなどにより構成してもよい。図７、図８において、トランジスタＱ３をＰチャネル型トランジスタにより構成し、トランジスタＱ４をＮチャネル型トランジスタにより構成してもよい。

図面中、１、１１、２１、３１、４１は増幅回路、２は入力端子、３は信号源、４は出力端子、６、７は第１、第２電源線、８、９は第１、第２バイアス電圧源、３２はバイアス電圧源（第１、第２バイアス電圧源）、Ｃ１、Ｃ２は第１、第２キャパシタ、Ｑ１、Ｑ２は第１、第２トランジスタ、Ｑ３はトランジスタ（第１定電圧素子）、Ｑ４はトランジスタ（第２定電圧素子）、Ｄ１はダイオード（第１定電圧素子）、Ｄ２はダイオード（第２定電圧素子）、Ｒ１は第１抵抗、Ｒ１Ａ、Ｒ１Ｂは第１Ａ、第１Ｂ抵抗、Ｒ２は第２抵抗、Ｒ２Ａ、Ｒ２Ｂは第２Ａ、第２Ｂ抵抗、Ｒ３、Ｒ３Ａは第３抵抗、Ｒ４、Ｒ４Ａは第４抵抗、Ｒｆは帰還抵抗である。

Claims (6)

1. 第１電源線（６）および第２電源線（７）にそれぞれソース接地され、当該電源線間に出力端子（４）を挟んで直列に接続されたＰチャネル型の第１トランジスタ（Ｑ１）およびＮチャネル型の第２トランジスタ（Ｑ２）と、
   入力端子（２）と前記出力端子との間に接続された帰還抵抗（Ｒｆ）と、
   前記入力端子と前記第１トランジスタのゲートとの間に接続された第１キャパシタ（Ｃ１）と、
   前記入力端子と前記第２トランジスタのゲートとの間に接続された第２キャパシタ（Ｃ２）と、
   第１バイアス電圧を出力する第１バイアス電圧源（８，３２）と、
   第２バイアス電圧を出力する第２バイアス電圧源（９，３２）と、
   前記第１バイアス電圧源と前記第１トランジスタのゲートとの間に設けられた第１抵抗（Ｒ１）と、
   前記第２バイアス電圧源と前記第２トランジスタのゲートとの間に設けられた第２抵抗（Ｒ２）と、
   前記第１トランジスタのゲートと前記出力端子との間に設けられた第３抵抗（Ｒ３，Ｒ３Ａ）と、
   前記第２トランジスタのゲートと前記出力端子との間に設けられた第４抵抗（Ｒ４，Ｒ４Ａ）とを備え、
   前記入力端子に接続される信号源（３）の出力インピーダンスをＲｓ、前記帰還抵抗の抵抗値をＲｆ、前記第１、第２、第３、第４抵抗の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３、Ｒ４とし、
   ｆ＝Ｒｓ／（Ｒｆ＋Ｒｓ）
   Ｋ１＝Ｒ１／（Ｒ１＋Ｒ３）
   Ｋ２＝Ｒ２／（Ｒ２＋Ｒ４）
   によりｆ、Ｋ１、Ｋ２を定義したとき、Ｋ１，Ｋ２＞ｆが成立していることを特徴とする増幅回路。
2. 前記第３抵抗と直列に接続された第１定電圧素子（Ｄ１、Ｑ３）と、
   前記第４抵抗と直列に接続された第２定電圧素子（Ｄ２、Ｑ４）と、
   を備えていることを特徴とする請求項１記載の増幅回路。
3. 第１電源線（６）および第２電源線（７）にそれぞれソース接地され、当該電源線間に出力端子（４）を挟んで直列に接続されたＰチャネル型の第１トランジスタ（Ｑ１）およびＮチャネル型の第２トランジスタ（Ｑ２）と、
   入力端子（２）と前記出力端子との間に接続された帰還抵抗（Ｒｆ）と、
   前記入力端子と前記第１トランジスタのゲートとの間に接続された第１キャパシタ（Ｃ１）と、
   前記入力端子と前記第２トランジスタのゲートとの間に接続された第２キャパシタ（Ｃ２）と、
   第１バイアス電圧を出力する第１バイアス電圧源（８，３２）と、
   第２バイアス電圧を出力する第２バイアス電圧源（９，３２）と、
   前記第１バイアス電圧源と前記第１トランジスタのゲートとの間に設けられた第１抵抗（Ｒ１）と、
   前記第２バイアス電圧源と前記第２トランジスタのゲートとの間に設けられた第２抵抗（Ｒ２）と、
   前記第１トランジスタのゲートと前記出力端子との間に設けられた第３抵抗（Ｒ３，Ｒ３Ａ）と、
   前記第２トランジスタのゲートと前記出力端子との間に設けられた第４抵抗（Ｒ４，Ｒ４Ａ）と、
   前記第３抵抗と直列に接続された第１定電圧素子（Ｄ１、Ｑ３）と、
   前記第４抵抗と直列に接続された第２定電圧素子（Ｄ２、Ｑ４）と、
   を備えていることを特徴とする増幅回路。
4. 前記第１定電圧素子は、前記出力端子側をカソードとするダイオード（Ｄ１）から構成され、
   前記第２定電圧素子は、前記出力端子側をアノードとするダイオード（Ｄ２）から構成されていることを特徴とする請求項２または３記載の増幅回路。
5. 前記第１定電圧素子は、ゲート・ドレイン間が接続されて前記出力端子側をソースとするＮチャネル型トランジスタ（Ｑ３）から構成され、
   前記第２定電圧素子は、ゲート・ドレイン間が接続されて前記出力端子側をソースとするＰチャネル型トランジスタ（Ｑ４）から構成されていることを特徴とする請求項２または３記載の増幅回路。
6. 前記第１、第２バイアス電圧源（３２）は、
   前記第１電源線にソースが接続され、ゲート・ドレイン間が接続されたＰチャネル型のトランジスタ（Ｑ７）と、
   前記第２電源線にソースが接続され、ゲート・ドレイン間が接続されたＮチャネル型のトランジスタ（Ｑ５）と、
   これらＰチャネル型、Ｎチャネル型のトランジスタに等しい電流を生じさせる回路とを備え、
   これらＰチャネル型、Ｎチャネル型のトランジスタのゲート・ソース間電圧をそれぞれ前記第１、第２バイアス電圧として出力することを特徴とする請求項１から５の何れか一項に記載の増幅回路。

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