TWI568176B

TWI568176B - 電子裝置

Info

Publication number: TWI568176B
Application number: TW103105058A
Authority: TW
Inventors: 黃怡正; 劉上玄; 楊宙穎; 張維耿; 馮信彰
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2013-10-23
Filing date: 2014-02-17
Publication date: 2017-01-21
Also published as: US20150109049A1; TW201517509A; US9065324B2

Description

電子裝置

本發明係有關於一種電子裝置，特別是有關於一種電阻器-電容器(resistor-capacitor(RC))延遲電路，藉以縮小延遲變化。

電阻器-電容器延遲電路(resistor-capacitor(RC)delay circuit)用於電子電路中以控制信號的延遲時間，例如，維持記憶體電路的各種時序。由於在各種電子元件(例如電晶體、二極體、電阻器、電容器等等)的積體密度上的改善，半導體製造商快速地發展。對於大多數而言，在積體密度上的改善係來自於半導體製程節點的縮減，例如將製程節點朝向次20奈米節點(sub-20nm node)來縮減。製程尺寸上的縮減可增加積體電路(例如RC延遲電路或記憶體電路)在製程、電壓、溫度變異(process-voltage-temperature(PVT)variation)上的靈敏度。

本發明提供一種電子裝置。此電子裝置包括第一電路以及延遲電路。延遲電路電性連接第一電路。第一電路包括電阻器、電容器、以及製程、電壓、或溫度(process,voltage,or temperature，PVT)補償電路。PVT補償電路，電性連接電容器。

本發明提供一種方法。此方法包括以下步驟：由具有第一製程、電壓、或溫度(process,voltage,or temperature，PVT)相依性且電性連接電阻器-電容器(resistor-capacitor，RC)電路的電路，在RC電路的第一端上產生PVT相依信號”；以及由RC電路的第二電路來補償PVT相依信號，以產生補償PVT相依信號。第二電路具有追蹤第一PVT相依性的第二PVT相依性。

10、20、30‧‧‧RC延遲電路

40‧‧‧程序

50‧‧‧電子裝置

100‧‧‧RC電路

101‧‧‧電阻器

102‧‧‧電容器

103‧‧‧PVT相依電路(PVT補償電路)

110、120、130、140‧‧‧反向器

121‧‧‧NMOS電晶體

122‧‧‧PMOS電晶體

150‧‧‧電晶體

160‧‧‧輸入節點

170‧‧‧輸出節點

202‧‧‧電容器

203‧‧‧PVT相依電路(PVT補償電路)

210、220‧‧‧反向器

230‧‧‧選擇電路

302、304‧‧‧電容器

303、305、311、312‧‧‧傳輸閘(PVT補償電路)

400、401‧‧‧操作步驟

510‧‧‧第一電路

520‧‧‧第二電路

560‧‧‧輸入節點

570‧‧‧輸出節點

IN‧‧‧輸入信號

OUT‧‧‧輸出信號

S0‧‧‧輸入信號

S1‧‧‧第一反向信號

S2‧‧‧第二反向信號

S3‧‧‧延遲信號

S4‧‧‧第一反向延遲信號

S5‧‧‧輸出信號

SEL1、SEL2‧‧‧選擇信號

VDD‧‧‧第一電源供應節點

第1圖表示根據本發明各種實施例的RC延遲電路的示意圖。

第2圖表示根據本發明各種實施例，具有多個電容器的RC延遲電路的示意圖。

第3圖表示根據本發明的各種實施例，具有配置在縱列階層架構中的多個電容器的RC延遲電路示意圖。

第4圖表示根據本發明各種實施例，執行PVT補償的程序的流程圖。

第5圖表示根據本發明各種實施例的電子裝置的電路圖。

本發明實施例的組成與使用將詳細地說明。應可理解，本說明書提供多種可實施的發明概念，其可透過多個特定的上下文落來實現。此處所討論的具體實施例僅是作為具體方式的例子，以組成以及使用所揭露的標的，且並非用來限制各種實施例的範圍。

以下將透過特定的上下文來敘述各種實施例，即是用於記憶體應用的RC延遲電路。然而，其他實施例也可應用於其他類型的積體電路應用。

在文中的各種圖式以及討論中，相同的參考符號表示相同的元件。此外，為了簡潔說明以及容易討論，在一些圖式中只繪製出單一元件。然而，此技術領域中具有通常知識者能輕易地瞭解這些討論與描述通常可適用於一結構中的多個元件。

在下述的揭露中，提出具有製程、電壓、溫度變異(process-voltage-temperature(PVT)variation)補償的新的電阻-電容延遲電路(resistor-capacitor(RC)delay circuit)。此RC延遲電路使用PVT相依電路或元件來縮小延遲變化。因此，延遲變化僅需要較低的幅度，這致能了在與RC延遲電路連接的電路中的較快速度。舉例來說，由於在RC延遲電路中減少的延遲變化，記憶體電路可使用較快的讀取時間。RC延遲電路可應用在各種電路領域，包括記憶體電路、處理電路、控制電路、影像感測器等等，但不以上述舉例為限。RC延遲電路可應用在各種終端產品，包括，功能型手機、智慧手機、平板電腦、個人電腦、數位相機、其他消費型電子產品、工業電子設備、汽車電子設備等等，但不以上述舉例為限。

第1圖係表示根據本發明各種實施例的RC延遲電路10的示意圖。PVT補償電阻器-電容器電路100(或簡稱為”RC電路100”)被兩對反向器110與120以及130與140(或”第一反向器110”、”第二反向器120”、”第三反向器130”、以及”第四反向器140”)所包圍。輸入節點160接收一輸入信號S0，且輸出節點170輸出一輸出信號S5。在一些實施例中，輸出信號S5為輸入信號S0經處理過的型態，其中，此處理係由部分或全部的RC延遲電路10來實現。此處理包括增加信號延遲，也可能包括濾波、衰減、放大等等。

第一反向器110的輸入端耦接輸入節點160。第一反向器110由其輸入端接收輸入信號S0，且對輸入信號S0進行反向以在第一反向器110的輸出端產生第一反向信號S1。第二反向器120的輸入端電性連接第一反向器110的輸出端。第一反向信號S1在第二反向器120的輸入端上由第二反向器120所接收，且被第二反向器120所反向以在第二反向器120的輸出端產生第二反向信號S2。在一些實施例中，第二反向信號S2的電壓位準實質上等於輸入信號S0的電壓位準。在一些實施例中，第一與第二反向器110與120在RC延遲電路10中作用如同緩衝器般。在一些實施例中，第一與第二反向器110與120不被包括於RC延遲電路10中。

RC電路100中電阻器101的第一端電性連接第二反向器120的輸出端。電阻器101接收在電阻器101的第一端上的第二反向信號S2。在一些實施例中，電阻器101為一積體電阻器，例如多晶矽電阻器、擴散電阻器等等。

RC電路100中的電容器102具有第一電極(例如，上層電極板)，此第一電極透過PVT相依電路103(或”PVT補償電路103”)電性連接電阻器101的第二端。電容器102的第二電極(例如，下層電極板)電性連接電源供應節點(例如，接地)。在一些實施例中，電容器102為一金屬-氧化層-金屬(metal-oxide-metal，MOM)電容器、多晶矽電容器、以及前述的組合等等。

PTV相依電路103電性連接電阻器101的第二端以及電容器102的第一電極。PVT相依電路103的第一端電性連接電阻器101的第二端，且PVT相依電路103的第二端電性連接電容器102的第一電極。在一些實施例中，PVT相依電路103更電性連接第一電源供應節點(例如，VDD)以及第二電源供應節點(例如，接地或VSS)。在一些實施例中，PVT相依電路103為一通閘(pass gate)(例如，傳輸閘)，其具有相似於第2圖所示通閘213的結構。在一些實施例中，PVT相依電路103包括一N型金氧半(N-type metal-oxide-semiconductor，NMOS)電晶體，其閘極電性連接第一電源供應節點。PVT相依電路103更包括P型金氧半(P-type metal-oxide-semiconductor，PMOS)電晶體，其閘極電性連接第二電源供應節點。NMOS電晶體的源極以及PMOS電晶體的汲極電性連接電容器102的第一電極。NMOS電晶體的汲極以及PMOS電晶體的源極電性連接電阻器101的第二端。在一些實施例中，PVT相依電路103為一NMOS電晶體。在一些實施例中，PVT相依電路103為一PMOS電晶體。在一些實施例中，PVT相依電路103為由PVT相依電壓所偏壓的一電流負載。在一些實施例中，PVT相一電壓係由帶隙參考電壓所產生。

在一些實施例中，PVT相依電路103的電性連接不同於第1圖所示的配置。舉例來說，在一些實施例中，PVT相依電路103的第一端電性連接電容器102的第二電極，且PVT相依電路103的第二端電性連接電源供應節點。在一些實施例中，PVT相依電路103的第一端電性連接電阻器101的第二端，且PVT相依電路103的第二端電性連接電源供應節點。在一些實施例中，PVT相依電路103的第一端電性連接電阻器101的第二端，且PVT相依電路103的第二端電性連接第三反向器130的輸入端。在一些實施例中，PVT相依電路103的第一端電性連接電阻器101的第二端，且PVT相依電路103的第二端電性連接電容器102的第一電極。

在一些實施例中，電晶體150為一NMOS電晶體。電晶體150的閘極電性連接第一反向器110的輸出端以及第二反向器120的輸入端。電晶體150的汲極電性連接電阻器101的第二端以及電性連接電容器102的第一電極(透過PVT相依電路103)。電晶體150的源極電性連接第二電源供應節點(例如，接地)。當第一反向信號S1具有高於電晶體150的臨界電壓的電壓位準時，例如，當第一反向信號S1為高邏輯時，電晶體150導通。當輸入信號S0為低邏輯時，導通電晶體50幫助在第三反向器130的輸入端上的電壓下拉。

RC電路100輸出延遲信號S3。延遲信號S3為第二反向信號S2藉由電阻器101以及PVT相依電路103來對電容器102充電而在時間上延遲後的型態。由於PVT相依電路103所提供的補償，相對於不包括PVT相依電路103的配置而言，RC電路100所造成的延遲長度變化程度較小。PVT相依電路103的PVT相依性追蹤包括反向器110、120、130、與140、電晶體150、電阻器101以及電容器102的一電路的PVT相依性。實驗結果指示出PVT相依性係由第二反向器120以及第三反向器130為主要控制。PVT偏斜(PVT skew)造成在第二反向器120所提供的充電電流上的減少，同時也造成在PVT相依電路103的等效電阻上的增加。如此一來，PVT相依電路103的大電阻限制了更多由第二反向器120所看見的電容。

延遲信號S3第三反向器130的輸入端所接收。第三反向器130將延遲信號S3進行反向，以在第三反向器130的輸出端上產生第一反向延遲信號S4。第四反向器140的輸入端電性連接第三反向器130的輸出端。第一反向延遲信號S4由第四反向器140的輸入端所接收，且由第四反向器140來進行反向以在第四反向器140的輸出端上產生輸出信號S5。第四反向器140的輸出端電性連接輸出節點170。

反向器110、120、130、與140的每一者包括一N型電晶體以及一P型電晶體。反向器120中的一種詳細電路圖顯示於第3圖。PMOS電晶體122的閘極電性連接NMOS電晶體121的閘極。PMOS電晶體122的汲極電性連接NMOS電晶體121的汲極。PMOS電晶體122的源極電性連接第一電源供應節點。NMOS電晶體121的源極電性連接第二電源供應節點。反向器110、130、與140中的每一者都具有相似於第3圖所示反向器120的結構。在一些實施例中，PVT相依電路103的第一端電性連接第一電源供應節點，且PVT相依電路103的第二端電性連接PMOS電晶體122的源極。

在一些實施例中，RC電路100可包括可透過一選擇電路(例如，多工器、解碼器等等)來控制的多個電容器(例如，一電容器陣列)。第2圖係表示根據本發明各種實施例，具有多個電容器的RC延遲電路20。RC延遲電路20使用與第1圖中RC延遲電路10的相似元件，其中，相同的參考符號表示相同的元件。除了第1圖所述的元件以外，RC延遲電路20更包括至少一額外電容器202以及對應的PVT相依電路203(或”PVT補償電路203”)。在一些實施例中，電容器202具有實質上與電容器102相等的電容值。在一些實施例中，電容器202的電容值為電容器102的電容值的倍數(例如2倍、4倍等等)。

RC電路20也更包括至少兩個選擇反向器210與220以及一選擇電路230。在一些實施例中，選擇電路230為一多工器、解碼器等等。選擇電路230電性連接PVT相依電路103與203。選擇電路230輸出選擇信號SEL1與SEL2至PVT相依電路103與203(或”傳輸閘103與203”)。在一些實施例中，PVT相依電路為傳輸閘。當選擇信號SEL1具有邏輯高電壓(例如，VDD)時傳輸閘103的N型電晶體導通。選擇反向器210將邏輯高電壓反向為邏輯低電壓(例如，接地)，且電性連接選擇反向器210的傳輸閘103的P型電晶體也導通。同樣地，具有邏輯高電壓的選擇信號SEL2導通傳輸閘203的N型電晶體，也透過選擇反向器220來導通傳輸閘203的P型電晶體。相反地，具有邏輯低電壓的選擇信號SEL1關閉傳輸閘103的N型電晶體，也透過選擇反向器210來關閉傳輸閘103的P型電晶體。同樣地，具有邏輯低電壓的選擇信號SEL2關閉傳輸閘203的N型電晶體，也透過選擇反向器220來關閉傳輸閘203的P型電晶體。傳輸閘103與203都提供電容器切換以及PVT補償。

在一些實施例中，RC電路100的多個電容器安排在一個縱列層架構(column hierarchy)中。第3圖係表示根據本發明的各種實施例，具有配置在一縱列階層架構中的電容器102、302、202、與304的RC延遲電路30示意圖。至少兩縱列包括在第3圖的RC電路100中。每一縱列包括電容器102、302、202、與304中的至少兩個。傳輸閘311(或”PVT補償電路311”)控制至少兩縱列中的第一縱列。另一傳輸閘312(或”PVT補償電路312”)則控制至少兩縱列中的另一縱列。電容器102與302配置在由傳輸閘311所控制的縱列上。電容器202與304則配置在由傳輸閘312所控制的縱列上。在一實施例中，與第3圖比較起來，可具有更多數量的縱列包括在RC電路100中。在一些實施例中，與第3圖比較起來，在每一縱列上可具有更多數量的電容器包括在RC電路100中。

電容器102、302、202、與304中的每一電容器電性連接一對應的傳輸閘。如上所述，電容器102的第一電極電性連接傳輸閘103。電容器302的第一電極電性連接傳輸閘303(或”PVT補償電路303”)。傳輸閘103與203電性連接傳輸閘311。傳輸閘311電性連接電阻器101的第二端。

如上所述，電容器102的第一電極電性連接傳輸閘203。電容器304的第一電極電性連接傳輸閘305(或”PVT補償電路305”)。傳輸閘203與305電性連接傳輸閘312。傳輸閘312電性連接電阻器101的第二端。電容器102、302、202、與304的第二電極耦接第二電源供應節點(例如，接地)。

為了選擇電容器302，傳輸閘311與303導通。為了選擇電容器304，傳輸閘312與305導通。電容器102、302、202、與304中一或多個電容器的選擇係透過同時導通對應的複數傳輸閘來執行。傳輸閘311、312、103、303、203、與305皆選擇電容器，且對製程、電壓、與溫度變異進行補償。在一些實施例中，傳輸閘311、312、103、303、203、與305可由相似於第2圖中選擇電路230的至少一選擇電路來控制。

第4圖係表示根據本發明各種實施例，執行PVT補償的程序40的流程圖。第5圖係表示根據本發明各種實施例的電子裝置50的電路圖。電子裝置50包括RC電路100，也包括電性連接RC電路100的輸入端的第一電路510以及電性連接RC電路100的輸出端的第二電路520。在一些實施例中，第一電路510將PVT相依延遲化異引進至電子裝置50的輸出信號OUT中。在一些實施例中，第二電路520將PVT相依延遲變化引進至電子裝置50的輸出信號OUT中。在一些實施例中，第一電路510以及第二電路520將PVT相依延遲變化引進至電子裝置50的輸出信號OUT中。

在一些實施例中，PVT相依電路103消除PVT相依延遲變化。在一些實施例中，PVT相依電路103減少PVT相依延遲變化。

程序40適用於第1-3圖中的RC延遲電路10、20、與30，也適用於第5圖的電子裝置50。在操作步驟400中，由具有第一PVT相依性的一電路在RC電路100的第一端上產生PVT相依信號。在一些實施例中，此電路為第一電路510。在一些實施例中，第一電路510至少包括反向器110與120。在一些實施例中，此電路為第二電路520。在一些實施例中，第二電路520包括反向器130與140。在一些實施例中，此電路包括RC延遲電路10、20、或30外部的電路。在一些實施例中，PVT相依信號具有製程、電壓、或溫度變異。在一些實施例中，此製程、電壓、或溫度變異與RC延遲電路10、20、或30的延遲相關連。在一些實施例中，製程、電壓、或溫度變異增加了RC延遲電路10、20、或30的延遲。在一些其他的實施例中，製程、電壓、或溫度變異減少了RC延遲電路10、20、或30的延遲。

在一些實施例中，第一電路的第一PVT相依性與製程、電壓、或溫度變異相關連。在一些實施例中，第一PVT相依性與RC延遲電路10、20、或30的延遲相關連。在一些實施例中，第一PVT相依性增加了RC延遲電路10、20、或30的延遲。在一些其他的實施例中，第一PVT相依性減少了RC延遲電路10、20、或30的延遲。

RC電路100的一第二電路在操作步驟401中補償PVT相依信號，以產生一補償PVT相依信號。在一些實施例中，第二電路具有追蹤第一PVT相依性的第二PVT相依性。在一些實施例中，第二電路為單一傳輸閘(例如傳輸閘103或傳輸閘203)。在一些實施例中，第二電路包括多個傳輸閘(例如，傳輸閘103與311、傳輸閘303與311、傳輸閘203與312、或傳輸閘305與312)。

在一些實施例中，在操作步驟401後，補償PVT相依信號被反向(例如，被第三反向器130反向)，以產生反向補償PVT相依信號。在一些實施例中，反向補償PVT相依信號進一步被反向以產生輸出信號(例如，第5圖所示的輸出信號OUT或輸出信號S5)。在一些實施例中，輸出信號控制電性連接電子裝置50或RC延遲電路10、20、或30的一記憶體電路。

本發明的各種實施例可實現多個優點。RC延遲電路10、20、與30以及電子裝置50包括補償PVT變異的多個PVT相依電路，且縮小了RC延遲的變化。這讓電子裝置50或電性連接RC延遲電路10、20、與30的電子電路得以具有增加的速度。在一示範例中，由於RC延遲電路10、20、與30或電子裝置50的RC延遲的變化縮小，記憶體時序因此可加速。

根據本發明的各種實施例，一電子裝置包括第一電路，且包括電性連接第一電路的延遲電路。此延遲電路包括一電阻器、一電容器、以及電性連接此電容器的製程、電壓、或溫度(process,voltage,or temperature，PVT)補償電路。

根據本發明的各種實施例中，一方法包括由具有第一PVT相依性且電性連接電阻器-電容器(RC)電路的一電路，在RC電路的第一端上產生一製程、電壓、或溫度(PVT)補償相依信號；以及由RC電路的一第二電路來補償此PVT相依信號以產生一補償PVT相依信號。此第二電路具有相對於第一PVT相依性的第二PVT相依性。

在說明書中，用語「或」指的不是排除其他選擇，而是包含其他選擇。此外，用語「一者」通常指的是「一或多者」，除非特別說明為單一者。再者，A與B中至少一者及/或類似說明指的是A、B、或A與B。另一方面，文中用語如「包含」、「具有」或類似用語均等同於申請專利範圍中的用語「包括」。此外，文中用語「之間」為大體上的包含(例如，”在A與B之間”包括A與B的內部邊緣)。

雖然說明書已說明多種實施方式以及優點，但在不脫離申請專利範圍所定義的本發明之精神和範圍內，當可做些許的變化、替換、與調整。此外，本發明的範圍並非限制於說明書所述的程序、機器、製品、組合物、裝置、方法、以及步驟。本技術領域具有通常知識者從說明書中將容易地理解，其可依據本說明書來使用目前存在或之後將被發展出，且實質上執行相同於此處所述對應實施例的功能或實質上實現相同於此處所述對應實施例的結果的程序、機器、製品、組合物、裝置、方法、或步驟。因此，申請專利範圍包括這些程序、機器、製品、組合物、裝置、方法、或步驟的範圍。

10‧‧‧RC延遲電路