TW201913287A - 電源開關、記憶體裝置和提供電源開關電壓輸出的方法 - Google Patents

電源開關、記憶體裝置和提供電源開關電壓輸出的方法 Download PDF

Info

Publication number
TW201913287A
TW201913287A TW106135865A TW106135865A TW201913287A TW 201913287 A TW201913287 A TW 201913287A TW 106135865 A TW106135865 A TW 106135865A TW 106135865 A TW106135865 A TW 106135865A TW 201913287 A TW201913287 A TW 201913287A
Authority
TW
Taiwan
Prior art keywords
power supply
voltage
supply voltage
power
output
Prior art date
Application number
TW106135865A
Other languages
English (en)
Other versions
TWI661294B (zh
Inventor
國原 許
兵 王
林松傑
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201913287A publication Critical patent/TW201913287A/zh
Application granted granted Critical
Publication of TWI661294B publication Critical patent/TWI661294B/zh

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Abstract

本發明闡述一種電源開關，其包括電壓產生器、開關電路、及確認電路。電壓產生器被配置成將第一電源電壓與第二電源電壓進行比較並輸出第一電源電壓或第二電源電壓作為主體電壓（Vbulk ）。開關電路包括一個或多個電晶體，且被配置成：（i）以Vbulk 對一個或多個電晶體的主體端子施加偏壓；以及（ii）輸出第一電源電壓或第二電源電壓作為電壓輸出信號。確認電路被配置成輸出確認信號，確認信號指示電壓輸出信號是否已從第一電源電壓轉變成第二電源電壓。

Description

可切換之電源供應器
系統晶片（system on a chip，SOC）是將電腦系統或其他電子系統的各元件組合在單個晶片上的積體電路。系統晶片可在單個基底上包括數位信號元件、類比信號元件、及混合信號元件。不同的元件可能需要使用不同的電源電壓才能恰當地運作。為以多個電源域運作，系統晶片可能需要以不同的電源電壓作為系統的輸入。
以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。下文闡述元件及構造的具體實例以簡化本發明。這些僅為實例且不旨在進行限制。另外，本發明可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，且除非另有指示，否則並不自身表示所論述的各種實施例及/或配置之間的關係。
本發明闡述一種電源開關及電源系統，所述電源開關及電源系統被配置成使向記憶體裝置的記憶體陣列提供的電源電壓在第一電源電壓與第二電源電壓之間轉變。使電源電壓從第一電源電壓轉變成第二電源電壓（例如，從較低電源電壓轉變成較高電源電壓）的益處尤其在於，記憶體陣列中的電路可更快速地運作，從而提高記憶體性能。舉例來說，所述記憶體陣列可包括例如振盪器、放大器及電壓產生器等電路。在向這些電路提供更高電源電壓的情況下，所述記憶體陣列可更快速地運作，從而提高記憶體讀取與寫入性能。
圖1是根據本發明一些實施例所示出的系統晶片（system on a chip，SOC）100的示意圖。系統晶片100包括控制器裝置110、電源產生器120及130、記憶體裝置140、處理器裝置150、以及處理器裝置160。系統晶片100可包括處於本發明的精神及範圍內的其他元件。為簡潔起見，未在圖1中示出這些其他組件。
在一些實施例中，系統晶片100可具有多個電源。所述多個電源由電源產生器120及130提供。電源產生器120向記憶體裝置140提供電源電壓125。電源產生器130向記憶體裝置140、處理器裝置150及處理器裝置160提供電源電壓135。在一些實施例中，電源電壓125及135可各自是0.4 V、0.6 V、0.7 V、1.0 V、1.2 V、1.8 V、2.4 V、3.3 V、或5 V。電源電壓125及135可具有其他值；這些其他電源電壓值處於本發明的精神及範圍內。
在一些實施例中，記憶體裝置140可以在多個功率域中運作，從而需要使用電源電壓125及135。控制器裝置110向記憶體裝置140提供控制信號115，以使記憶體裝置140的記憶體陣列可使用電源電壓125或電源電壓135來運作。下文會參照圖2至圖7更詳細地闡述記憶體裝置140的所述多個功率域、以及用以指示在記憶體裝置140中從電源電壓125轉變成電源電壓135的確認信號117。
根據一些實施例，控制器裝置110還向電源產生器130提供控制信號118。如下所述，在一些實施例中，電源產生器130可使電源電壓135在第一電源電壓（例如，0.4 V）與第二電源電壓（1.0 V）之間轉變。根據一些實施例，控制信號118可控制電源產生器130使電源電壓135在第一電源電壓與第二電源電壓之間轉變。
參照圖1，根據一些實施例，記憶體裝置140可為靜態隨機存取記憶體（static random access memory，SRAM）裝置。記憶體裝置140可為其他類型的記憶體裝置，例如動態隨機存取記憶體（dynamic random access memory，DRAM）裝置、同步動態隨機存取記憶體（synchronous DRAM，SDRAM）、快閃記憶體裝置、磁阻性隨機存取記憶體（magneto-resistive RAM，MRAM）、相變隨機存取記憶體、或鐵電式隨機存取記憶體。這些其他類型的記憶體裝置處於本發明的精神及範圍內。
在一些實施例中，處理器裝置150及160可為中央處理器（central processing unit，CPU）、圖形處理器（graphics processing unit，GPU）、或其組合。處理器裝置150及160可為其他類型的處理裝置，例如網路處理裝置、聲音處理裝置、或專用積體電路。這些其他類型的處理裝置處於本發明的精神及範圍內。
圖2是根據本發明一些實施例所示出的記憶體裝置140的示意圖。記憶體裝置140包括電源介面210、記憶體陣列220、及介面邏輯電路230。電源介面210接收控制信號115、電源電壓125、及電源電壓135。電源電壓135被提供到介面邏輯電路230。記憶體裝置140可包括處於本發明的精神及範圍內的其他元件。為簡潔起見，未在圖2中示出這些其他組件。
在一些實施例中，電源介面210包括控制邏輯電路212及電源開關215。根據一些實施例，控制邏輯電路212接收控制信號115（從圖1中的控制器裝置110）使得記憶體陣列220的電源電壓從電源電壓125轉變成電源電壓135。舉例來說，當控制信號115從邏輯高轉變成邏輯低（例如，從“1”轉變成“0”）時，來自控制邏輯212的電壓控制信號217控制電源開關215使電源開關215的電壓輸出信號219從電源電壓125轉變成電源電壓135，反之亦然。電源開關215接收電源電壓125及135。基於電壓控制信號217，電源開關215將電壓輸出信號219（電源電壓125或電源電壓135）作為電源輸入提供到記憶體陣列220。
在一些實施例中，在系統晶片100的正常操作下，電源電壓125（例如，0.7 V）被提供到記憶體陣列220。並且，在系統晶片100的正常操作下，電源電壓125（例如，0.7 V）處於比電源電壓135（例如，0.4 V）高的電壓電平。在某些操作中，系統晶片100可提升電源電壓135的電壓電平（例如，從0.4 V提升到1.0 V），以提高系統晶片性能。在一些實施例中，當提升電源電壓135時，記憶體陣列220的電源電壓也可被提升，以提高記憶體性能。舉例來說，記憶體陣列220可將其電源電壓提升到與電源電壓135相同的電壓電平（例如，1.0 V）。
提升向記憶體陣列220提供的電源電壓的益處尤其在於，記憶體陣列220中的電路可更快速地運作，從而提高記憶體性能。舉例來說，記憶體陣列220可包括例如振盪器、放大器及電壓產生器等電路。在向這些電路提供更高電源電壓（例如，電源電壓135）的情況下，記憶體陣列220可更快速地運作，從而提高記憶體讀取與寫入操作的性能。
圖3是根據本發明一些實施例所示出的包括控制邏輯電路212及電源開關215的電源介面210的示意圖。控制邏輯電路212包括水平位移反相器電路310。水平位移反相器電路310接收電壓Vbulk 作為電源電壓。如果水平位移反相器電路310在其輸入處接收邏輯低信號（例如，0 V）作為控制信號115，則反相器電路310在電壓控制信號217處產生邏輯高信號（即，電壓Vbulk ）作為輸出。相反地，如果水平位移反相器電路310在其輸入處接收邏輯高信號（例如，電源電壓135）作為控制信號115，則反相器電路310在電壓控制信號217處產生接地（例如，0 V）作為輸出。下文會參照圖4更詳細地闡述電壓Vbulk 的產生。
參照圖3，電源開關215包括開關電路320、電壓產生器380、及確認電路390。在一些實施例中，開關電路320包括反相器電路330、或非（NOR）電路340及350、p型金屬氧化物半導體場效電晶體（p-type metal-oxide-semiconductor field-effect-transistor，“PMOSFET”、“PMOS裝置”或“p型電晶體”）360及370。
在一些實施例中，基於電壓控制信號217的值（例如，邏輯高（例如，電壓Vbulk ）或接地），開關電路320在電壓輸出信號219處提供電源電壓125或電源電壓135作為輸出。舉例來說，如果電壓控制信號217的值為邏輯高（例如，電壓Vbulk ），則或非電路340的輸出345將處於邏輯高（例如，電壓Vbulk ），從而將p型金屬氧化物半導體場效電晶體360關斷。相反地，或非電路350的輸出355將處於邏輯低（例如，接地或0 V），從而將p型金屬氧化物半導體場效電晶體370接通。因此，p型金屬氧化物半導體場效電晶體370將電源電壓135傳遞到電壓輸出信號219。
如果電壓控制信號217的值為邏輯低（例如，接地或0 V），則或非電路350的輸出355將處於邏輯高（例如，電壓Vbulk），從而將p型金屬氧化物半導體場效電晶體370關斷。相反地，或非電路340的輸出345將處於邏輯低（例如，接地或0 V），從而將p型金屬氧化物半導體場效電晶體360接通。因此，p型金屬氧化物半導體場效電晶體360將電源電壓125傳遞到電壓輸出信號219。
如圖3中所示，p型金屬氧化物半導體場效電晶體360及370的主體端子（bulk terminal）電連接到電壓Vbulk 。此外，雖然圖3中未示出，但反相器電路330中以及或非電路340及350中的p型金屬氧化物半導體場效電晶體的電源端子及主體端子均電連接到電壓Vbulk 。在一些實施例中，電壓Vbulk 被設定成電源電壓125或電源電壓135中的較高者。下文會參照電壓產生器380來闡述電壓Vbulk 的產生。並且，通過將電壓Vbulk 連接到反相器電路330中、或非電路340及350中、p型金屬氧化物半導體場效電晶體360及370中的p型金屬氧化物半導體場效電晶體的主體端子，可減少或消除由所述p型金屬氧化物半導體場效電晶體中的寄生p-n接面二極體產生的電流，從而防止出現閂鎖效應（latch-up）。
電壓產生器380產生電壓Vbulk 。圖4是根據本發明一些實施例所示出的電壓產生器380的示意圖。電壓產生器380包括比較器電路410、初始化電路420、及主體端子開關430。比較器電路410包括比較器412以及反相器電路414及416。比較器412接收電源電壓125（例如，在正端子處）及電源電壓135（例如，在負端子處），並將所述兩個電源電壓彼此進行比較。在一些實施例中，比較器412確定所述兩個電源電壓中的較高者。根據一些實施例，比較器412可具有低通濾波器響應，且可以在少於1ns的響應時間檢測到電源電壓125與電源電壓135之間的1mV差。雖然圖4中未示出，但根據一些實施例，比較器412中以及反相器電路414及416中的p型金屬氧化物半導體場效電晶體的電源端子及主體端子均電連接到電源電壓125。在一些實施例中，電源電壓125的值可介於0.6 V與0.8 V之間的範圍內（例如，0.7 V）。
圖5A至圖5C是根據本發明一些實施例所示出的比較器412的不同配置的示意圖。圖5A示出比較器412的單級式（single-stage）比較器配置560（在本文中也被稱為“比較器560”）。在圖5A的右側上示出比較器560的符號表示。
比較器560包括n型金屬氧化物半導體場效電晶體（n-type metal-oxide-semiconductor field-effect-transistor；“NMOSFET”、“NMOS裝置”、或“n型電晶體”）510至530以及p型金屬氧化物半導體場效電晶體540至550。電源電壓125電連接到n型金屬氧化物半導體場效電晶體510的閘極端子（例如，比較器560的正輸入端子）。電源電壓135電連接到n型金屬氧化物半導體場效電晶體520的閘極端子（例如，比較器560的負輸入端子）。此外，致能信號（enable signal）535電連接到n型金屬氧化物半導體場效電晶體530的閘極端子，其中致能信號535通過（例如，以邏輯高電壓，例如電源電壓125或電源電壓135）將n型金屬氧化物半導體場效電晶體530接通（n型金屬氧化物半導體場效電晶體530充當比較器560的電流源）來啟用比較器。
電源電壓125及135分別被提供到n型金屬氧化物半導體場效電晶體510的閘極端子及n型金屬氧化物半導體場效電晶體520的閘極端子。基於對n型金屬氧化物半導體場效電晶體510的閘極端子及n型金屬氧化物半導體場效電晶體520的閘極端子施加的電壓，比較器輸出413或電路節點545被拉向接地（例如，0 V）。舉例來說，如果電源電壓125高於電源電壓135，則n型金屬氧化物半導體場效電晶體510的閘極端子處的“閘極驅動”大於n型金屬氧化物半導體場效電晶體520的閘極端子處的閘極驅動，從而為電路節點545（經由n型金屬氧化物半導體場效電晶體510及530）比為比較器輸出413形成電阻更低的到地（例如，0 V）路徑。電路節點545被拉向接地（例如，0 V），從而將p型金屬氧化物半導體場效電晶體550接通並將電源電壓125（例如，邏輯高值）傳送到比較器輸出413。相反地，如果電源電壓135高於電源電壓125，則n型金屬氧化物半導體場效電晶體520的閘極端子處的閘極驅動大於n型金屬氧化物半導體場效電晶體510的閘極端子處的閘極驅動，從而為比較器輸出413（經由n型金屬氧化物半導體場效電晶體520及530）比為電路節點545形成電阻更低的到地（例如，0 V）路徑。比較器輸出413被拉至接近或被拉至接地（例如，0 V或邏輯低值）。
圖5B示出圖4所示比較器412的兩級式比較器配置。在一些實施例中，所述兩級式比較器配置包括比較器5600 至5602 。在第一級中，電源電壓125電連接到比較器5600 及5601 的正輸入端子。電源電壓135電連接到比較器5600 及5601 的負輸入端子。在第二級中，比較器5600 的輸出電連接到比較器5602 的正輸入端子。比較器5601 的輸出電連接到比較器5602 的負輸入端子。圖5B所示兩級式比較器配置以與圖5A所示單級式比較器配置類似的方式運作：（i）當電源電壓125高於電源電壓135時，電源電壓125（例如，邏輯高值）被傳送到比較器輸出413；且（ii）當電源電壓135高於電源電壓125時，比較器輸出413被拉至接近或被拉至接地（例如，0 V或邏輯低值）。
圖5C示出圖4所示比較器412的四級式比較器配置。在一些實施例中，所述四級式比較器配置包括比較器5600 至5608 。在第一級中，電源電壓125電連接到比較器5600 、5601 、5603 及5604 的正輸入端子。電源電壓135電連接到比較器5600 、5601 、5603 及5604 的負輸入端子。在第二級中，比較器5600 的輸出電連接到比較器5602 的正輸入端子，比較器5601 的輸出電連接到比較器5602 的負輸入端子，比較器5603 的輸出電連接到比較器5605 的正輸入端子，且比較器5604 的輸出電連接到比較器5605 的負輸入端子。在第三級中，比較器5602 的輸出電連接到比較器5606 及5607 的正輸入端子，且比較器5605 的輸出電連接到比較器5606 及5607 的負輸入端子。在第四級中，比較器5606 的輸出電連接到比較器5608 的正輸入端子，且比較器5607 的輸出電連接到比較器5608 的負輸入端子。圖5C所示四級式比較器配置以與圖5A所示單級式比較器配置類似的方式運作：（i）當電源電壓125高於電源電壓135時，電源電壓125（例如，邏輯高值）被傳送到比較器輸出413；且（ii）當電源電壓135高於電源電壓125時，比較器輸出413被拉至接近或被拉至接地（例如，0 V或邏輯低值）。
圖6是根據本發明一些實施例所示出的電源電壓125及電源電壓135的示例性時序波形600的示意圖。如上所述，參照圖1，電源產生器120向記憶體裝置140提供電源電壓125。具體來說，參照圖2，在系統晶片100的正常操作下，電源電壓125（例如，0.7 V）被提供到記憶體陣列220。此外，參照圖1，電源產生器130向記憶體裝置140、處理器裝置150、及處理器裝置160提供電源電壓135（例如，0.4 V）。
在一些實施例中，參照圖1，控制器裝置110被配置成經由控制信號118來提升電源電壓135（例如，從0.4 V提升到1.0 V），以提高系統晶片性能。圖6示出電源電壓135在時間ttransition0 從0.4 V轉變成1.0 V，此指示控制信號118（圖中未示出）的轉變，例如，控制信號118可在時間ttransition0 從邏輯低轉變成邏輯高。在時間ttransition0 ，電源電壓125保持處於0.7 V。在時間ttransition1 ，電源電壓135可從1.0 V轉變成0.4 V，此指示控制信號118的轉變，例如，控制信號可在時間ttransition1 從邏輯高轉變成邏輯低。
參照圖4，比較器電路410將電源電壓125與電源電壓135進行比較。當電源電壓125大於電源電壓135時（例如，在圖6中，從時間=0至時間toverlap0 以及從時間toverlap1 往後），比較器輸出413處於邏輯高（例如，電源電壓125）。相反地，如果電源電壓125小於電源電壓135（例如，在時間toverlap0 與時間toverlap1 之間），比較器輸出413處於邏輯低（例如，接地或0 V）。在比較器輸出413處為邏輯高（例如，電源電壓125）的情況下，反相器電路414的輸出415處於邏輯低（例如，接地或0 V），且反相器電路416的輸出417處於邏輯高（例如，電源電壓125）。相反地，在比較器輸出413處為邏輯低（例如，接地或0 V）的情況下，反相器電路414的輸出415處於邏輯高（例如，電源電壓125），且反相器電路416的輸出417處於邏輯低（例如，接地或0 V）。
參照圖4，初始化電路420從比較器410接收輸出415及417。初始化電路420包括n型金屬氧化物半導體場效電晶體421及422以及p型金屬氧化物半導體場效電晶體423至428。基於輸出415及417，初始化電路420產生電壓Vpre-bulk ，電壓Vpre-bulk 是基於電源電壓125及電源電壓135中的較高者。在一些實施例中，電壓Vpre-bulk 被提供到初始化電路420中的p型金屬氧化物半導體場效電晶體423至428的主體端子。根據一些實施例，電壓Vpre-bulk 也被提供到主體端子開關430中的p型金屬氧化物半導體場效電晶體的主體端子，下文會更詳細地闡述主體端子開關430。通過為這些p型金屬氧化物半導體場效電晶體提供Vpre-bulk （電源電壓125或電源電壓135中的較高電壓），可在電源電壓125與電源電壓135之間的電壓轉變期間減少或消除由p型金屬氧化物半導體場效電晶體中的寄生p-n接面二極體產生的電流，從而防止出現閂鎖效應。
如果輸出415處於邏輯高（例如，電源電壓125）且輸出417處於邏輯低（例如，接地或0 V），則此種狀態指示電源電壓135大於電源電壓125（例如，在圖6中，在時間toverlap0 與時間toverlap1 之間）。在此種狀態下，n型金屬氧化物半導體場效電晶體421將p型金屬氧化物半導體場效電晶體426及428的閘極端子拉至接地（例如，0 V），從而將p型金屬氧化物半導體場效電晶體426及428接通。繼而，p型金屬氧化物半導體場效電晶體428的汲極端子（即，Vpre-bulk ）電連接到電源電壓135（其大於電源電壓125）。此外，在輸出417處於邏輯低的情況下，p型金屬氧化物半導體場效電晶體424將邏輯高（例如，電源電壓135）傳遞到輸出429。
相反地，如果輸出415處於邏輯低（例如，接地或0 V）且輸出417處於邏輯高（例如，電源電壓125），則此種狀態指示電源電壓125大於電源電壓135（例如，在圖6中，從時間=0至時間toverlap0 以及從時間toverlap1 往後）。在此種狀態下，n型金屬氧化物半導體場效電晶體422將p型金屬氧化物半導體場效電晶體425及427的閘極端子拉至接地（例如，0 V），從而將p型金屬氧化物半導體場效電晶體425及427接通。繼而，p型金屬氧化物半導體場效電晶體427的汲極端子（即，Vpre-bulk ）電連接到電源電壓125（其大於電源電壓135）。此外，在輸出417處於邏輯高的情況下，n型金屬氧化物半導體場效電晶體422將邏輯低（例如，接地或0 V）傳遞到輸出429。
參照圖4，主體端子開關430從初始化電路420接收輸出429。主體端子開關430包括反相器電路432、或非電路433及434、以及p型金屬氧化物半導體場效電晶體435及436。如圖4中所示，p型金屬氧化物半導體場效電晶體435及436的主體端子電連接到電壓Vpre-bulk 。此外，雖然圖4中未示出，但反相器電路432中及或非電路433至434中的p型金屬氧化物半導體場效電晶體的電源端子及主體端子電連接到電壓Vpre-bulk 。通過為這些p型金屬氧化物半導體場效電晶體提供Vpre-bulk （電源電壓125或電源電壓135中的較高電壓），可在電源電壓125與電源電壓135之間的電壓轉變期間減少或消除由p型金屬氧化物半導體場效電晶體中的寄生p-n接面二極體產生的電流，從而防止出現閂鎖效應。
如果輸出429處於邏輯高（例如，電源電壓135），則或非電路434將邏輯低（例如，接地或0 V）輸出到p型金屬氧化物半導體場效電晶體436的閘極端子，從而將p型金屬氧化物半導體場效電晶體436接通並將電源電壓135提供到主體端子開關430的輸出處的電壓Vbulk 。相反地，如果輸出429為邏輯低（例如，接地或0 V），則或非電路433將邏輯低（例如，接地或0 V）輸出到p型金屬氧化物半導體場效電晶體435的閘極端子，從而將p型金屬氧化物半導體場效電晶體435接通並將電源電壓125提供到主體端子開關430的輸出處的電壓Vbulk 。
參照圖3，電壓Vbulk 被提供到控制邏輯電路212、開關電路320、及確認電路390。圖7是根據本發明一些實施例所示出的確認電路390的示意圖。確認電路390包括反相器電路710至740及770以及或非電路750至760。雖然圖6中未示出，但反相器電路710至740中及或非電路750至760中的p型金屬氧化物半導體場效電晶體的電源端子及主體端子均電連接到電壓Vbulk （由電壓產生器380產生）。此外，雖然圖7中未示出，但反相器電路770中的電源端子及主體端子均電連接到電源電壓135。
基於信號345（圖3所示開關電路320中的或非電路340的輸出）及信號355（圖3所示開關電路320中的或非電路350的輸出），確認電路390產生確認信號117，以指示開關電路320已使電壓輸出信號219（其是記憶體陣列220的電源輸入）從電源電壓125轉變成電源電壓135。舉例來說，如果信號345處於邏輯低且信號355處於邏輯高，則確認信號117處於邏輯低。在一些實施例中，確認信號117的邏輯低值指示電壓輸出信號219尚未從電源電壓125轉變成電源電壓135。相反地，如果信號345處於邏輯高且信號355處於邏輯低，則確認信號117處於邏輯高。在一些實施例中，確認信號117的邏輯高值指示電壓輸出信號219已從電源電壓125轉變成電源135，例如，當電源電壓135大於電源電壓125時。
在一些實施例中，參照圖1，確認信號117可向控制器裝置110指示記憶體裝置140的記憶體陣列（例如，圖2所示記憶體陣列220）的電源已從電源電壓125（例如，0.7 V）轉變成電源電壓135（例如，1.0 V）。繼而，控制器裝置110可向系統晶片100的其他元件（例如，處理器裝置150及160）指示記憶體裝置140的記憶體陣列已轉變成更高電源電壓135且可被存取以進行記憶體操作，例如讀取記憶體操作或寫入記憶體操作。在向記憶體陣列提供更高電源電壓135（例如，1.0 V）的情況下，記憶體陣列中的電路（例如，振盪器、放大器、及電壓產生器）可更快速地運作，從而提高記憶體性能。
圖8是根據本發明一些實施例所示出的用於使記憶體裝置從第一電源電壓轉變成第二電源電壓的方法800流程圖。方法800中所示的操作可例如由圖2至圖7所示電源開關215執行。可在方法800中執行其他操作。此外，方法800所示操作可以不同的次序來加以執行及/或可有所變化。
在操作810處，由電源開關接收第一電源電壓、第二電源電壓、及電壓控制信號。參照圖2，電源開關215接收電源電壓125（例如，第一電源電壓）、電源電壓135（例如，第二電源電壓）、及電壓控制信號217。
在操作820處，由電源開關將第一電源電壓與第二電源電壓進行比較，以確定第一電源電壓及第二電源電壓中的較高者。參照圖3，電源開關215包括電壓產生器380。參照圖4，電壓產生器380包括比較器電路410。如上所述，參照圖4，比較器電路410包括比較器412，比較器412被配置成將電源電壓125（例如，第一電源電壓）與電源電壓135（例如，第二電源電壓）進行比較以確定第一電源電壓及第二電源電壓中的較高者。
在操作830處，以第一電源電壓及第二電源電壓中的較高者對電源開關中的一個或多個p型電晶體的主體端子施加偏壓。參照圖4，初始化電路420產生電壓Vpre-bulk ，電壓Vpre-bulk 是基於電源電壓125及電源電壓135中的較高者（例如，第一電源電壓及第二電源電壓中的較高者）。在一些實施例中，電壓Vpre-bulk 被提供到初始化電路420中的p型金屬氧化物半導體場效電晶體423至428的主體端子。根據一些實施例，電壓Vpre-bulk 也被提供到主體端子開關430中的p型金屬氧化物半導體場效電晶體的主體端子。電壓Vpre-bulk 可響應於電源電壓135超過電源電壓125而從電源電壓125轉變成電源電壓135。通過為這些p型金屬氧化物半導體場效電晶體提供電壓Vpre-bulk （電源電壓125及電源電壓135中的較高者），可在電源電壓125與電源電壓135之間的電壓轉變期間減少或消除由p型金屬氧化物半導體場效電晶體中的寄生p-n接面二極體產生的電流，從而防止出現閂鎖效應。
在操作840處，基於電壓控制信號，由電源開關輸出第一電源電壓或第二電源電壓。參照圖3，電源開關215包括開關電路320。在一些實施例中，基於電壓控制信號217的值（例如，邏輯高（例如，電壓Vbulk ）或邏輯低（例如，接地）），開關電路320在電壓輸出信號219處提供電源電壓125或電源電壓135作為輸出（例如，電源開關的輸出）。舉例來說，如果電壓控制信號217的值為邏輯高，則開關電路320將電源電壓135傳遞到電壓輸出信號219。相反地，如果電壓控制信號217的值為邏輯低（例如，接地或0 V），則開關電路320將電源電壓125傳遞到電壓輸出信號219。
在操作850處，由電源開關輸出確認信號，所述確認信號指示電壓輸出信號從第一電源電壓轉變成第二電源電壓。參照圖3，電源開關215包括確認電路390。在一些實施例中，確認電路390產生確認信號117，以指示開關電路320已使電壓輸出信號219（其是記憶體陣列220的電源輸入）從電源電壓125轉變成電源電壓135。在一些實施例中，確認信號117的邏輯低值指示電壓輸出信號219尚未從電源電壓125轉變成電源135。相反地，在一些實施例中，確認信號117的邏輯高值指示電壓輸出信號219已從電源電壓125轉變成電源電壓135，例如，當電源電壓135大於電源電壓125時。
本發明闡述電源開關、記憶體裝置、系統、電源介面及方法實施例，以用於使向所述記憶體裝置的記憶體陣列提供的電源電壓在第一電源電壓與第二電源電壓之間轉變。使電源電壓從第一電源電壓轉變成第二電源電壓（例如，從較低電源電壓轉變成較高電源電壓）的益處尤其在於，記憶體陣列中的電路可更快速地運作，從而提高記憶體性能。舉例來說，所述記憶體陣列可包括例如振盪器、放大器及電壓產生器等電路。在向這些電路提供更高電源電壓的情況下，所述記憶體陣列可更快速地運作，從而提高記憶體讀取與寫入性能。
在一些實施例中，所述電源開關包括電壓產生器、開關電路、及確認電路。所述電壓產生器被配置成：（i）將第一電源電壓與第二電源電壓進行比較；以及（ii）輸出所述第一電源電壓及所述第二電源電壓中的較高者作為主體電壓（Vbulk ）。所述開關電路包括一個或多個p型電晶體，且被配置成：（i）以所述Vbulk 對所述一個或多個p型電晶體的主體端子施加偏壓；以及（ii）輸出所述第一電源電壓或所述第二電源電壓作為電壓輸出信號。所述確認電路被配置成輸出確認信號，所述確認信號指示所述電壓輸出信號是否已從所述第一電源電壓轉變成所述第二電源電壓。
在一些實施例中，所述記憶體裝置包括介面邏輯電路、記憶體陣列、及電源介面。所述記憶體陣列耦合到所述介面邏輯電路。所述電源介面包括：控制邏輯電路，被配置成輸出電壓控制信號；以及電源開關，被配置成接收第一電源電壓及第二電源電壓。所述電源開關包括電壓產生器及開關電路。所述電壓產生器被配置成將所述第一電源電壓與所述第二電源電壓進行比較並輸出所述第一電源電壓及所述第二電源電壓中的較高者作為主體電壓（Vbulk ）。所述開關電路包括一個或多個p型電晶體，且被配置成以所述Vbulk 對所述一個或多個p型電晶體的主體端子施加偏壓並基於所述電壓控制信號而將所述第一電源電壓或所述第二電源電壓作為電壓輸出信號輸出到所述記憶體陣列。
在一些實施例中，所述方法包括以電源開關接收第一電源電壓、第二電源電壓、及電壓控制信號。所述方法還包括：（i）以所述電源開關將所述第一電源電壓與所述第二電源電壓進行比較，以確定所述第一電源電壓及所述第二電源電壓中的較高者；以及（ii）在所述電源開關中以所述第一電源電壓及所述第二電源電壓中的所述較高者對一個或多個p型電晶體的主體端子施加偏壓。所述方法進一步包括以所述電源開關基於所述電壓控制信號而輸出所述第一電源電壓或所述第二電源電壓。
在一些實施例中，所述系統包括控制器裝置、第一電源產生器、第二電源產生器、一個或多個處理器裝置、及記憶體裝置。所述控制器裝置被配置成輸出控制信號。所述第一電源產生器及所述第二電源產生器被配置成分別輸出第一電源電壓及第二電源電壓。所述一個或多個處理器裝置被配置成接收所述第二電源電壓。所述記憶體裝置被配置成接收所述第一電源電壓及所述第二電源電壓以及所述控制信號，且包括：（i）介面邏輯電路，被配置成接收所述第二電源電壓；（ii）記憶體陣列，耦合到所述介面邏輯電路；以及（iii）電源開關，被配置成接收所述第一電源電壓及所述第二電源電壓。所述電源開關包括電壓產生器及開關電路。所述電壓產生器被配置成將所述第一電源電壓與所述第二電源電壓進行比較並輸出所述第一電源電壓及所述第二電源電壓中的較高者作為主體電壓（Vbulk ）。所述開關電路包括一個或多個p型電晶體，且被配置成以所述Vbulk 對所述一個或多個p型電晶體的主體端子施加偏壓並基於所述控制信號而將所述第一電源電壓或所述第二電源電壓作為電壓輸出信號輸出到所述記憶體陣列。
在一些實施例中，所述電源介面包括：（i）控制邏輯電路，被配置成輸出電壓控制信號；以及（ii）電源開關，被配置成接收第一電源電壓及第二電源電壓。所述電源開關包括電壓產生器及開關電路。所述電壓產生器被配置成將所述第一電源電壓與所述第二電源電壓進行比較並輸出所述第一電源電壓及所述第二電源電壓中的較高者作為主體電壓（Vbulk ）。所述開關電路包括一個或多個p型電晶體，且被配置成以所述Vbulk 對所述一個或多個p型電晶體的主體端子施加偏壓並基於所述電壓控制信號而將所述第一電源電壓或所述第二電源電壓作為電壓輸出信號輸出到所述記憶體陣列。
在一些實施例中，另一種方法包括以記憶體裝置接收第一電源電壓、第二電源、及控制信號。所述方法還包括：（i）以控制器裝置使第二電源電壓從低於所述第一電源電壓的第一電壓轉變成高於所述第一電源電壓的第二電壓；（ii）以所述記憶體裝置將所述第一電源電壓與所述第二電源電壓進行比較，以確定所述第一電源電壓及所述第二電源電壓中的較高者；以及（iii）在所述記憶體裝置中以所述第一電源電壓及所述第二電源電壓中的所述較高者對一個或多個p型電晶體的主體端子施加偏壓。所述方法進一步包括在所述記憶體裝置中基於所述控制信號而輸出所述第一電源電壓或所述第二電源電壓。
應瞭解，具體實施方式部分而非說明書摘要旨在用於解釋申請專利範圍。說明書摘要部分可陳述所設想出的一個或多個而非全部示例性實施例，且因此並非旨在限制所附申請專利範圍。
上述公開內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本發明的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本發明作為基礎來設計或修改其他流程及結構以施行本文所介紹實施例的相同目的及/或實現本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文做出各種改變、替代、及變更。
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各方面。應注意，根據本行業中的常見慣例，各種特徵並非按比例繪製。事實上，為使說明及論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本發明一些實施例所示出的系統晶片的示意圖。 圖2是根據本發明一些實施例所示出的系統晶片中的記憶體裝置的示意圖。 圖3是根據本發明一些實施例所示出的系統晶片中的記憶體裝置的電源介面的控制邏輯及電源開關的示意圖。 圖4是根據本發明一些實施例所示出的系統晶片中的記憶體裝置的電源介面的電壓產生器的示意圖。 圖5A至圖5C是根據本發明一些實施例所示出的不同比較器配置的示意圖。 圖6是根據本發明一些實施例所示出的向系統晶片中的記憶體裝置的記憶體陣列提供的電源電壓的示例性時序波形的示意圖。 圖7是根據本發明一些實施例所示出的系統晶片中的記憶體裝置的電源介面的確認電路的示意圖。 圖8是根據本發明一些實施例所示出的用於使記憶體裝置從第一電源電壓轉變成第二電源電壓的方法流程圖。

Claims (20)

  1. 一種電源開關，包括： 電壓產生器，被配置成將第一電源電壓與第二電源電壓進行比較並輸出所述第一電源電壓或所述第二電源電壓作為主體電壓（Vbulk ）； 開關電路，包括一個或多個電晶體且被配置成： 以所述Vbulk 對所述一個或多個電晶體的主體端子施加偏壓；以及 輸出所述第一電源電壓或所述第二電源電壓作為電壓輸出信號；以及 確認電路，被配置成輸出確認信號，所述確認信號指示所述電壓輸出信號是否已從所述第一電源電壓轉變成所述第二電源電壓。
  2. 如申請專利範圍第1項所述的電源開關，其中所述電壓產生器包括： 比較器電路，被配置成將所述第一電源電壓與所述第二電源電壓進行比較並基於所述比較而產生比較器輸出； 初始化電路，被配置成基於所述比較器輸出而向所述電壓產生器中的一個或多個電晶體提供主體前電壓（Vpre-bulk ）；以及 主體端子開關，被配置成基於所述比較而輸出所述Vbulk 。
  3. 如申請專利範圍第2項所述的電源開關，其中所述比較器電路被配置成響應於所述第二電源電壓超過所述第一電源電壓而使所述比較器輸出轉變。
  4. 如申請專利範圍第3項所述的電源開關，其中所述初始化電路被配置成響應於所述比較器輸出的所述轉變而使所述Vpre-bulk 從所述第一電源電壓轉變成所述第二電源電壓。
  5. 如申請專利範圍第2項所述的電源開關，其中所述主體端子開關被配置成響應於所述比較器輸出的所述轉變而使所述Vbulk 從所述第一電源電壓轉變成所述第二電源電壓。
  6. 如申請專利範圍第1項所述的電源開關，其中所述開關電路被配置成： 接收電壓控制信號；以及 基於所述電壓控制信號而輸出所述第一電源電壓或所述第二電源電壓作為所述電壓輸出信號。
  7. 如申請專利範圍第1項所述的電源開關，其中所述確認電路包括一個或多個輸入，所述一個或多個輸入電連接到所述開關電路的相應的一個或多個內部電路節點且被配置成基於所述一個或多個內部電路節點而使所述確認信號轉變。
  8. 一種記憶體裝置，包括： 介面邏輯電路； 記憶體陣列，耦合到所述介面邏輯電路；以及 電源介面，包括： 控制邏輯電路，被配置成輸出電壓控制信號；以及 電源開關，被配置成接收第一電源電壓及第二電源電壓，所述電源開關包括： 電壓產生器，被配置成將所述第一電源電壓與所述第二電源電壓進行比較並輸出所述第一電源電壓及所述第二電源電壓中的較高者作為主體電壓（Vbulk ）；以及 開關電路，包括一個或多個p型電晶體，且被配置成以所述Vbulk 對所述一個或多個p型電晶體的主體端子施加偏壓並基於所述電壓控制信號而將所述第一電源電壓或所述第二電源電壓作為電壓輸出信號輸出到所述記憶體陣列。
  9. 如申請專利範圍第8項所述的記憶體裝置，其中所述電源開關進一步包括確認電路，所述確認電路被配置成輸出確認信號，所述確認信號指示所述電壓輸出信號是否已從所述第一電源電壓轉變成所述第二電源電壓。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中所述確認電路包括一個或多個輸入，所述一個或多個輸入電連接到所述開關電路的相應的一個或多個內部電路節點，且其中所述確認電路被配置成基於所述一個或多個內部電路節點而使所述確認信號轉變。
  11. 如申請專利範圍第8項所述的記憶體裝置，其中所述第一電源電壓被提供到所述記憶體陣列，且所述第二電源電壓被提供到所述介面邏輯電路。
  12. 如申請專利範圍第8項所述的記憶體裝置，其中所述控制邏輯電路包括被配置成輸出所述控制信號的水平位移反相器電路。
  13. 如申請專利範圍第8項所述的記憶體裝置，其中所述電壓產生器包括： 比較器電路，被配置成將所述第一電源電壓與所述第二電源電壓進行比較並基於所述比較而產生比較器輸出； 初始化電路，被配置成基於所述比較器輸出而向所述電壓產生器中的一個或多個p型電晶體提供主體前電壓（Vpre-bulk ）；以及 主體端子開關，用以基於所述比較而輸出所述Vbulk 。
  14. 如申請專利範圍第13項所述的記憶體裝置，其中所述比較器電路被配置成響應於所述第二電源電壓超過所述第一電源電壓而使所述比較器輸出轉變。
  15. 如申請專利範圍第14項所述的記憶體裝置，其中所述初始化電路被配置成響應於所述比較器輸出的所述轉變而使所述Vpre-bulk 從所述第一電源電壓轉變成所述第二電源電壓。
  16. 如申請專利範圍第13項所述的記憶體裝置，其中所述主體端子開關被配置成響應於所述比較器輸出的所述轉變而使所述Vbulk 從所述第一電源電壓轉變成所述第二電源電壓。
  17. 如申請專利範圍第8項所述的記憶體裝置，其中所述開關電路被配置成基於所述電壓控制信號而輸出所述第一電源電壓或所述第二電源電壓作為所述電壓輸出信號。
  18. 一種方法，包括： 接收第一電源電壓、第二電源電壓、及電壓控制信號； 將所述第一電源電壓與所述第二電源電壓進行比較，以確定所述第一電源電壓及所述第二電源電壓中的較高者； 以所述第一電源電壓及所述第二電源電壓中的所述較高者對一個或多個p型電晶體的主體端子施加偏壓；以及 基於所述電壓控制信號而輸出所述第一電源電壓或所述第二電源電壓。
  19. 如申請專利範圍第18項所述的方法，進一步包括輸出確認信號，所述確認信號指示是否已發生從所述第一電源電壓轉變成所述第二電源電壓。
  20. 如申請專利範圍第18項所述的方法，其中所述施加偏壓包括響應於所述第二電源電壓超過所述第一電壓而使對所述一個或多個p型電晶體的所述主體端子施加的電壓轉變。
TW106135865A 2017-08-30 2017-10-19 電源開關、記憶體裝置和提供電源開關電壓輸出的方法 TWI661294B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762552008P 2017-08-30 2017-08-30
US62/552,008 2017-08-30
US15/720,387 2017-09-29
US15/720,387 US10921839B2 (en) 2017-08-30 2017-09-29 Switchable power supply

Publications (2)

Publication Number Publication Date
TW201913287A true TW201913287A (zh) 2019-04-01
TWI661294B TWI661294B (zh) 2019-06-01

Family

ID=65434251

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106135865A TWI661294B (zh) 2017-08-30 2017-10-19 電源開關、記憶體裝置和提供電源開關電壓輸出的方法

Country Status (4)

Country Link
US (2) US10921839B2 (zh)
KR (1) KR102050013B1 (zh)
CN (1) CN109427371B (zh)
TW (1) TWI661294B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10921839B2 (en) 2017-08-30 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Switchable power supply
CN109871067B (zh) * 2017-12-01 2022-12-06 宏碁股份有限公司 转轴模块与电子装置
KR20220130504A (ko) * 2021-03-18 2022-09-27 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 데이터 입출력 속도를 개선하기 위한 장치 및 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4528458A (en) 1984-01-06 1985-07-09 Ncr Corporation Self-diagnostic redundant modular power supply
KR0127318B1 (ko) 1994-04-13 1998-04-02 문정환 백바이어스전압 발생기
KR100316065B1 (ko) 1999-12-21 2001-12-12 박종섭 전압강하 변환회로
US6418075B2 (en) 2000-07-21 2002-07-09 Mitsubishi Denki Kabushiki Kaisha Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up
KR100419871B1 (ko) 2001-06-28 2004-02-25 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생 회로
US7663426B2 (en) * 2004-12-03 2010-02-16 Ati Technologies Ulc Method and apparatus for biasing circuits in response to power up conditions
US20070055908A1 (en) 2005-09-06 2007-03-08 Honda Elesys Co., Ltd. Redundant power supply circuit and motor driving circuit
US7697365B2 (en) * 2007-07-13 2010-04-13 Silicon Storage Technology, Inc. Sub volt flash memory system
US8164378B2 (en) * 2008-05-06 2012-04-24 Freescale Semiconductor, Inc. Device and technique for transistor well biasing
US7936632B2 (en) * 2008-09-19 2011-05-03 Hynix Semiconductor Inc. Semiconductor device including an internal circuit receiving two different power supply sources
KR101559908B1 (ko) * 2009-01-20 2015-10-15 삼성전자주식회사 반도체 메모리 장치의 내부전압 발생회로
CN101728940B (zh) * 2009-12-31 2012-11-21 苏州华芯微电子股份有限公司 自动获取最大电压源的电路
US8362807B2 (en) * 2010-10-13 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Offset compensation for sense amplifiers
CN102291103B (zh) * 2011-07-05 2013-08-14 浙江大学 动态体偏置型c类反相器及其应用
KR20140025936A (ko) * 2012-08-23 2014-03-05 삼성전자주식회사 직류/직류 컨버터, 이를 포함하는 전자기기 및 직류/직류 컨버전 방법
KR20140082179A (ko) 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 반도체 장치의 전원 회로
TWI468886B (zh) 2013-03-28 2015-01-11 Acbel Polytech Inc Redundant power supply system
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
KR20160059525A (ko) 2014-11-18 2016-05-27 에스케이하이닉스 주식회사 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치
KR20160118026A (ko) * 2015-04-01 2016-10-11 에스케이하이닉스 주식회사 내부전압 생성회로
US9960596B2 (en) * 2015-04-15 2018-05-01 Qualcomm Incorporated Automatic voltage switching circuit for selecting a higher voltage of multiple supply voltages to provide as an output voltage
TWI540421B (zh) 2015-10-23 2016-07-01 光寶電子（廣州）有限公司 不斷電電力供應系統及方法
JP6769130B2 (ja) * 2016-06-22 2020-10-14 セイコーエプソン株式会社 電源回路、回路装置、表示装置及び電子機器
JP6767225B2 (ja) * 2016-09-29 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
US10921839B2 (en) 2017-08-30 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Switchable power supply
US10673338B2 (en) * 2017-09-08 2020-06-02 Samsung Electronics Co., Ltd. Voltage converter and operating method of voltage converter
US11201613B2 (en) * 2018-07-31 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Driver circuit and method of operating the same
CN111327278B (zh) * 2020-04-10 2023-10-13 上海兆芯集成电路股份有限公司 输出级电路

Also Published As

Publication number Publication date
US10921839B2 (en) 2021-02-16
CN109427371A (zh) 2019-03-05
TWI661294B (zh) 2019-06-01
CN109427371B (zh) 2022-08-30
US11592856B2 (en) 2023-02-28
US20210157350A1 (en) 2021-05-27
KR102050013B1 (ko) 2020-01-08
KR20190024537A (ko) 2019-03-08
US20190064866A1 (en) 2019-02-28

Similar Documents

Publication Publication Date Title
US9786340B2 (en) Driving circuit for non-volatile memory
US11592856B2 (en) Switchable power supply
TWI437574B (zh) 電流感測放大器及其方法
US8922273B2 (en) Internal voltage generator
US20120200345A1 (en) Integrated circuit having power gating function and semiconductor device including the same
TWI582784B (zh) 單端位線記憶體的具有動態參考電壓的差動傳感電路
JP2011147038A (ja) 半導体装置及びこれを備えるデータ処理システム
TW201335935A (zh) 用以量測偏壓溫度效應之環形震盪器
US20070080725A1 (en) Power-up signal generator of semiconductor device
JP3875285B2 (ja) 半導体集積回路の中間電圧発生回路
TWI220701B (en) Current mirror operated by low voltage
US8581560B2 (en) Voltage regulator circuit for generating a supply voltage in different modes
CN110010168B (zh) 半导体存储器件
KR100605591B1 (ko) 반도체 소자의 승압전압 발생기
US20230288950A1 (en) Switchable power supply
KR20220067490A (ko) 지연 회로
US7480196B2 (en) Semiconductor device generating a test voltage for a wafer burn-in test and method thereof
CN112204495B (zh) 用于初始化带隙电路的系统及方法
US7276959B2 (en) Pumping circuit of semiconductor device
JP2011147037A (ja) 半導体装置及びこれを備えるデータ処理システム
US10868467B1 (en) Pump circuit, pump device, and operation method of pump circuit
US8552762B2 (en) Low-power wire-or matching circuit
KR100850276B1 (ko) 반도체 장치에 적합한 내부전원전압 발생회로
KR100718037B1 (ko) 반도체 메모리 장치의 기판 바이어스 전압 발생 회로
KR20080092085A (ko) 반도체 메모리 장치의 내부 전압 발생회로