KR102050013B1 - 스위칭가능 파워 서플라이 - Google Patents

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Abstract

본 개시물은 전압 발생기, 스위치 회로 및 확인 회로를 포함하는 파워 서플라이 스위치를 설명한다. 전압 발생기는 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록, 그리고 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압을 벌크 전압(Vbulk)으로서 출력하도록 구성된다. 스위치 회로는 하나 이상의 트랜지스터를 포함하고 (i) 하나 이상의 트래지스터의 벌크 단자를 Vbulk로 바이어스하도록, 그리고 (ii) 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 출력하도록 구성된다. 확인 회로는 전압 출력 신호가 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압으로 이행되었는지 여부를 표시하는 확인 신호를 출력하도록 구성된다.

Description

스위칭가능 파워 서플라이{SWITCHABLE POWER SUPPLY}
본 출원은 2017년 8월 30일에 출원된 "Switchable Power Supply"란 명칭의 미국 가 출원번호 제 62/552,008 호의 이익을 주장하고, 이 출원은 본원에 전체가 인용에 의해 포함된다.
시스템 온 칩(system on a chip: SOC)은 컴퓨터 시스템(computer system) 또는 단일 칩(single chip) 상의 다른 전자 시스템(electronic system)의 컴포넌트(component)를 조합하는 집적 회로(integrated circuit)이다. SOC는 단일 기판 상의 디지털, 아날로그 및 혼합-신호 컴포넌트(mixed-signal component)를 포함할 수 있다. 서로 다른 컴포넌트는 적절한 동작을 위해 서로 다른 파워 서플라이 전압을 요구할 수 있다. 다수의 파워 서플라이 도메인(domain)에서 동작하기 위해, SOC는 시스템에 대한 입력으로서 서로 다른 파워 서플라이 전압을 요구할 수 있다.
본 개시물은 전압 발생기, 스위치 회로 및 확인 회로를 포함하는 파워 서플라이 스위치를 설명한다. 전압 발생기는 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록, 그리고 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압을 벌크 전압(Vbulk)으로서 출력하도록 구성된다. 스위치 회로는 하나 이상의 트랜지스터를 포함하고 (i) 하나 이상의 트래지스터의 벌크 단자를 Vbulk로 바이어스하도록, 그리고 (ii) 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 출력하도록 구성된다. 확인 회로는 전압 출력 신호가 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압으로 이행되었는지 여부를 표시하는 확인 신호를 출력하도록 구성된다.
본 개시물의 양상은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 최적으로 이해된다. 산업분야의 일반적 실시에 따르면, 다양한 피처(feature)가 실척으로 그려지지 않음이 주목된다. 실제로, 다양한 피처의 치수는 예시 및 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 일부 실시예에 따른 시스템 온 칩의 예시이다.
도 2는 일부 실시예에 따른 시스템 온 칩에서의 메모리 디바이스의 예시이다.
도 3은 일부 실시예에 따른 시스템 온 칩에서의 메모리 디바이스의 파워 서플라이 인터페이스를 위한 제어 로직(control logic) 및 파워 서플라이 스위치의 예시이다.
도 4는 일부 실시예에 따른 시스템 온 칩에서의 메모리 디바이스의 파워 서플라이 인터페이스를 위한 전압 발생기의 예시이다.
도 5a-c는 일부 실시예에 따른 서로 다른 비교기 구성(comparator configuration)의 예시이다.
도 6은 일부 실시예에 따른 시스템 온 칩에서의 메모리 디바이스의 메모리 어레이에 제공되는 파워 서플라이 전압을 위한 예시적인 타이밍 파형(timing waveform)의 예시이다.
도 7은 일부 실시예에 따른 시스템 온 칩에서의 메모리 디바이스의 파워 서플라이 인터페이스를 위한 확인 회로의 예시이다.
도 8은 일부 실시예에 따른 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압으로 메모리 디바이스를 이행시키기 위한 방법의 예시이다.
다음의 개시물은 제시된 청구 대상의 서로 다른 피처를 구현하기 위한 많은 서로 다른 실시예, 또는 예를 제공한다. 컴포넌트 및 장치(arrangement)의 특정 예는 본 개시물을 간략화하기 위해 이하에 설명된다. 이들은 단지 예이고 제한하려는 것이 아니다. 추가로, 본 개시물은 다양한 예에서 참조 부호 및/또는 문자를 반복한다. 이러한 반복은 간략화 및 명확성의 목적을 위한 것이고, 달리 표시되지 않는 한, 스스로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 서술하는 것이 아니다.
본 개시물은 제1 파워 서플라이 전압과 제2 파워 서플라이 전압 사이의 메모리 디바이스의 메모리 어레이에 제공되는 파워 서플라이 전압을 이행시키도록 구성되는 파워 서플라이 스위치 및 파워 서플라이 시스템을 설명한다. 그 중에서도, 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압으로의(예를 들어, 더 낮은 파워 서플라이 전압으로부터 더 높은 파워 서플라이 전압으로의) 파워 서플라이 전압을 이행시키는데 있어서의 장점은 메모리 어레이에서의 회로가 더 빠르게 동작할 수 있고, 따라서 메모리 성능을 개선한다는 것이다. 예를 들어, 메모리 어레이는 발진기(oscillator), 증폭기(amplifier) 및 전압 발생기와 같은 회로를 포함할 수 있다. 이들 회로에 제공되는 더 높은 파워 서플라이 전압으로, 메모리 어레이는 더 빠르게 동작할 수 있고, 따라서 메모리 판독 및 기록 성능을 개선한다.
도 1은 일부 실시예에 따른 시스템 온 칩(SOC)(100)의 예시이다. SOC(100)는 제어기 디바이스(controller device)(110), 파워 서플라이 발생기(120 및 130), 메모리 디바이스(140), 프로세서 디바이스(150) 및 프로세서 디바이스(160)를 포함한다. SOC(100)는 본 개시물의 정신 및 범위 내에 있는 다른 컴포넌트를 포함할 수 있다. 간략화를 위해, 이들 다른 컴포넌트는 도 1에 도시되지 않는다.
일부 실시예에서, SOC(100)는 다수의 파워 서플라이를 가질 수 있다. 다수의 파워 서플라이는 파워 서플라이 발생기(120 및 130)에 의해 제공된다. 파워 서플라이 발생기(120)는 메모리 디바이스(140)에 파워 서플라이 전압(125)을 제공한다. 파워 서플라이 발생기(130)는 메모리 디바이스(140), 프로세서 디바이스(150) 및 프로세서 디바이스(160)에 파워 서플라이 전압(135)을 제공한다. 일부 실시예에서, 파워 서플라이 전압(125 및 135)은 각각 0.4V, 0.6V, 0.7V, 1.0V, 1.2V, 1.8V, 2.4V, 3.3V 또는 5V일 수 있다. 파워 서플라이 전압(125 및 135)을 위한 다른 값이 가능하다; 이들 다른 파워 서플라이 전압 값은 본 개시물의 정신 및 범위 내에 있다.
일부 실시예에서, 메모리 디바이스(140)는 파워 서플라이 전압(125 및 135)을 요구하는, 다수의 파워 도메인에서 동작할 수 있다. 제어 디바이스(110)는 메모리 디바이스(140)의 메모리 어레이가 파워 서플라이 전압(125) 또는 파워 서플라이 전압(135) 어느 한 쪽을 사용하여 동작할 수 있도록 메모리 디바이스(140)에 제어 신호(115)를 제공한다. 메모리 디바이스(140)의 다수의 파워 도메인(뿐 아니라 메모리 디바이스(140)에서 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)으로의 이행을 표시하기 위한 확인 신호(117))은 도 2-7에 관하여 이하에 더 상세하게 설명된다.
일부 실시예에 따르면, 제어기 디바이스(110)는 또한 파워 서플라이 발생기(130)에 제어 신호(118)를 제공한다. 이하에 설명된 바와 같이, 일부 실시예에서, 파워 서플라이 발생기(130)는 제1 파워 서플라이 전압(예를 들어, 0.4V)과 제2 파워 서플라이 전압(1.0V) 사이로 파워 서플라이 전압(135)을 이행시킬 수 있다. 일부 실시예에 따르면, 제어 신호(118)는 제1 및 제2 파워 서플라이 전압 사이로 파워 서플라이 전압(135)을 이행시키기 위해 파워 서플라이 발생기(130)를 제어할 수 있다.
도 1을 참조하면, 일부 실시예에 따르면, 메모리 디바이스(140)는 정적 랜덤 액세스 메모리(static random access memory: SRAM) 디바이스일 수 있다. 메모리 디바이스(140)는 예를 들어, 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 디바이스, 동기성 DRAM(SDRAM), 플래시 메모리 디바이스(flash memory device), 자기-저항성 RAM(MRAM), 위상-변화 RAM 또는 강유전성 RAM과 같은 다른 타입의 메모리 디바이스일 수 있다. 이들 다른 타입의 메모리 디바이스는 본 개시물의 정신 및 범위 내에 있다.
일부 실시예에서, 프로세서 디바이스(150 및 160)는 중앙 프로세싱 유닛(central processing unit: CPU), 그래픽 프로세싱 유닛(graphics processing unit: GPU) 또는 그 조합일 수 있다. 프로세서 디바이스(150 및 160)는 예를 들어, 네트워크 프로세싱 디바이스(network processing device), 사운드 프로세싱 디바이스(sound processing device), 응용-주문형 집적 회로(application-specific integrated circuit)와 같은 다른 타입의 프로세싱 디바이스일 수 있다. 이들 다른 타입의 프로세싱 디바이스는 본 개시물의 정신 및 범위 내에 있다.
도 2는 일부 실시예에 따른 메모리 디바이스(140)의 예시이다. 메모리 디바이스(140)는 파워 서플라이 인터페이스(210), 메모리 어레이(220) 및 인터페이스 논리 회로(230)를 포함한다. 파워 서플라이 인터페이스(210)는 제어 신호(115), 파워 서플라이 전압(125) 및 파워 서플라이 전압(135)을 수신한다. 파워 서플라이 전압(135)은 인터페이스 논리 회로(230)에 제공된다. 메모리 디바이스(140)는 본 개시물의 정신 및 범위 내에 있는 다른 컴포넌트를 포함할 수 있다. 간략화를 위해, 이들 다른 컴포넌트는 도 2에 도시되지 않는다.
일부 실시예에서, 파워 서플라이 인터페이스(210)는 논리 회로(212) 및 파워 서플라이 스위치(215)를 포함한다. 일부 실시예에 따르면, 제어 논리 회로(212)는 메모리 어레이(220)에 대한 파워 서플라이 전압을 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)으로 이행시키기 위해 (도 1에서의 제어기 디바이스(110)로부터) 제어 신호(115)를 수신한다. 예를 들어, 제어 신호(115)가 논리 하이(high)로부터 논리 로우(low)로 이행시킬 때(예를 들어, '1'로부터 '0'으로 이행될 때), 제어 로직(212)으로부터의 전압 제어 신호(217)는 파워 서플라이 스위치(215)의 전압 출력 신호(219)를 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)(및 파워 서플라이 전압(135)으로부터 파워 서플라이 전압(125))으로 이행시키도록 파워 서플라이 스위치(215)를 제어한다. 파워 서플라이 스위치(215)는 파워 서플라이 전압(125 및 135)을 수신한다. 전압 제어 신호(217)에 기초하여, 파워 서플라이 스위치(215)는 메모리 어레이(220)에 대한 파워 서플라이 입력으로서 전압 출력 신호(219)(파워 서플라이 전압(125) 또는 파워 서플라이 전압(135) 중 어느 한 쪽)를 제공한다.
일부 실시예에서, SOC(100)의 정상 동작 하에서, 파워 서플라이 전압(125)(예를 들어, 0.7V)이 메모리 어레이(220)에 제공된다. 그리고, SOC(100)의 정상 동작 하에서, 파워 서플라이 전압(125)(예를 들어, 0.7V)은 파워 서플라이 전압(135)(예를 들어, 0.4V)보다 더 높은 전압 레벨에 있다. 일부 동작에서, SOC(100)는 개선된 SOC 성능을 위한 파워 서플라이 전압(135)의 전압 레벨을 상승시킬 수 있다(예를 들어, 0.4V로부터 1.0V). 일부 실시예에서, 파워 서플라이 전압(135)을 상승시킬 때, 메모리 어레이(220)에 대한 파워 서플라이 전압이 또한 개선된 메모리 성능을 위해 상승할 수 있다. 예를 들어, 메모리 어레이(220)는 그 파워 서플라이 전압을 파워 서플라이 전압(135)과 동일한 전압 레벨(예를 들어, 1.0V)로 상승시킬 수 있다.
그 중에서도, 메모리 어레이(220)에 제공되는 파워 서플라이 전압을 상승시키는 것의 장점은 메모리 어레이(220)에서의 회로가 더 빠르게 동작할 수 있고, 따라서 메모리 성능을 개선하는 것이다. 예를 들어, 메모리 어레이(220)는 발진기, 증폭기 및 전압 발생기와 같은 회로를 포함할 수 있다. 이들 회로에 제공되는 더 높은 파워 서플라이 전압(예를 들어, 파워 서플라이 전압(135))으로, 메모리 어레이(220)는 더 빠르게 동작할 수 있고, 따라서 메모리 판독 및 기록 동작의 성능을 개선한다.
도 3은 일부 실시에에 따른 (제어 논리 회로(212) 및 파워 서플라이 스위치(215)를 포함하는) 파워 서플라이 인터페이스(210)의 예시이다. 제어 논리 회로(212)는 레벨-시프팅 인버터 회로(level-shifting inverter circuit)(310)를 포함한다. 레벨-시프팅 인버터 회로(310)는 파워 서플라이 전압으로서 전압(Vbulk)을 수신한다. 레벨-시프팅 인버터 회로(310)가 제어 신호(115)로서 그 입력에서 논리 로우 신호(예를 들어, 0V)를 수신하면, 그 후에 인버터 회로(310)는 전압 제어 신호(217)에서의 출력으로서 논리 하이 신호(즉, 전압(Vbulk))를 발생시킨다. 역으로, 레벨-시프팅 인버터 회로(310)가 제어 신호(115)로서 그 입력에서의 논리 하이 신호(예를 들어, 파워 서플라이 전압(135))를 수신하면, 그 후에 인버터 회로(310)는 전압 제어 신호(217)에서의 출력으로서 그라운드(예를 들어, 0V)를 발생시킨다. 전압(Vbulk)의 발생은 도 4에 관하여 이하에 더 상세하게 설명된다.
도 3을 참조하면, 파워 서플라이 스위치(215)는 스위치 회로(320), 전압 발생기(380), 및 확인 회로(390)를 포함한다. 일부 실시예에서, 스위치 회로(320)는 인버터 회로(330), NOR 회로(340 및 350), p-타입 금속-산화물-반도체 전계-효과-트랜지스터("PMOSFET", "PMOS 디바이스" 또는 "p-타입 트랜지스터")(360 및 370)를 포함한다.
일부 실시예에서, 전압 제어 신호(217)의 값(예를 들어, 논리 하이(예를 들어, 전압(Vbulk)) 또는 그라운드)에 기초하여, 스위치 회로(320)는 전압 출력 신호(219)에서의 출력으로서 파워 서플라이 전압(125) 또는 파워 서플라이 전압(135)을 제공한다. 예를 들어, 전압 제어 신호(217)의 값이 논리 하이(예를 들어, 전압(Vbulk))라면, 그 후에 NOR 회로(340)의 출력(345)은 논리 하이(예를 들어, 전압(Vbulk))이고, 따라서 PMOS 디바이스(360)를 턴 오프시킨다. 역으로, NOR 회로(350)의 출력(355)은 논리 로우(예를 들어, 그라운드 또는 0V)이고, 따라서 PMOS 디바이스(370)를 턴 온시킨다. 결과적으로, PMOS 디바이스(370)는 파워 서플라이 전압(135)을 전압 출력 신호(219)에 전달한다.
전압 제어 신호(217)의 값이 논리 로우(예를 들어, 그라운드 또는 0V)라면, 그 후에 NOR 회로(350)의 출력(355)은 논리 하이(예를 들어, 전압(Vbulk))일 것이고, 따라서 PMOS 디바이스(370)를 턴 오프시킨다. 역으로, NOR 회로(340)의 출력(345)은 논리 로우(예를 들어, 그라운드 또는 0V)일 것이고, 따라서 PMOS 디바이스(360)를 턴 온시킨다. 결과적으로, PMOS 디바이스(360)는 파워 서플라이 전압(125)을 전압 출력 신호(219)에 전달한다.
도 3에 도시된 바와 같이, PMOS 디바이스(360 및 370)의 벌크 단자는 전압(Vbulk)에 전기적으로 연결된다. 또한, 도 3에 도시되지 않더라도, 인버터 회로(330)에서의 PMOS 디바이스의 파워 서플라이 및 벌크 단자 및 NOR 회로(340 및 350)는 전압(Vbulk)에 전기적으로 연결된다. 일부 실시예에서, 전압(Vbulk)은 파워 서플라이 전압(125) 또는 파워 서플라이 전압(135) 중 더 높은 쪽으로 설정된다. 전압(Vbulk)의 발생은 전압 발생기(380)에 관하여 이하에 설명된다. 그리고, 전압(Vbulk)을 인버터 회로(330)에서의 PMOS 디바이스, NOR 회로(340 및 350), PMOS 디바이스(360 및 370)의 벌크 단자에 연결함으로써, PMOS 디바이스에서의 기생 p-n 접합 다이오드에 의해 발생되는 전류가 감소하거나 제거될 수 있고, 그에 따라 래치-업(latch-up)을 방지한다.
전압 발생기(380)는 전압(Vbulk)을 발생시킨다. 도 4는 일부 실시예에 따른 전압 발생기(380)의 예시이다. 전압 발생기(380)는 비교기 회로(410), 초기화 회로(initialization circuit)(420) 및 벌크 단자 스위치(bulk terminal switch)(430)를 포함한다. 비교기 회로(410)는 비교기(412) 및 인버터 회로(414 및 416)를 포함한다. 비교기(412)는 (예를 들어, 양의 단자에서의) 파워 서플라이 전압(125) 및 (예를 들어, 음의 단자에서의) 파워 서플라이 전압(135)을 수신하고 서로에 대해 2개의 파워 서플라이 전압을 비교한다. 일부 실시예에서, 비교기(412)는 2개의 파워 서플라이 전압 중 더 높은 것을 결정한다. 일부 실시예에 따르면, 비교기(412)는 로우-패스 필터 응답(low-pass filter response)을 가질 수 있고 1ns 응답 시간보다 작은 파워 서플라이 전압(125)과 파워 서플라이 전압(135) 사이의 1mV 차이를 검출할 수 있다. 도 4에 도시되지 않더라도, 일부 실시예에 따르면, 비교기(412) 및 인버터 회로(414 및 416)에서의 PMOS 디바이스의 파워 서플라이 및 벌크 단자는 파워 서플라이 전압(125)에 전기적으로 연결된다. 일부 실시예에서, 파워 서플라이 전압(125)의 값은 0.6V와 0.8V 사이(예를 들어, 0.7V)의 범위에 있을 수 있다.
도 5a-c는 일부 실시예에 따른 비교기(412)를 위한 서로 다른 구성의 예시이다. 도 5a는 비교기(412)를 위한 단일-스테이지 비교기 구성(single-stage comparator configuration)(560)(또한 본원에서 "비교기(560)"로 지칭됨)을 도시한다. 비교기(560)의 심볼 표현은 도 5a의 우측 상에 도시된다.
비교기(560)는 n-타입 금속-산화물-반도체 전계-효과-트랜지스터("NMOSFET", "NMOS 디바이스" 또는 "n-타입 트랜지스터")(510-530) 및 PMOS 디바이스(540-550)를 포함한다. 파워 서플라이 전압(125)은 NMOS 디바이스(510)의 게이트 단자(예를 들어, 비교기(560)의 양의 입력 단자)에 전기적으로 연결된다. 파워 서플라이 전압(135)은 NMOS 디바이스(520)의 게이트 단자(예를 들어, 비교기(560)의 음의 입력 단자)에 전기적으로 연결된다. 또한, 인에이블 신호(535)는 NMOS 디바이스(530)의 게이트 단자에 전기적으로 연결되고, 인에이블 신호(535)는 (예를 들어, 파워 서플라이 전압(125) 또는 파워 서플라이 전압(135)과 같은 논리 하이 전압으로) NMOS 디바이스(530)(비교기(560)를 위한 전류 소스로서 기능함)를 턴 온함으로써 비교기를 인에이블한다.
파워 서플라이 전압(125 및 135)은 NMOS 디바이스(510 및 520) 각각의 게이트 단자에 제공된다. NMOS 디바이스(510 및 520)의 게이트 단자에 인가된 전압에 기초하여, 비교기 출력(413) 또는 회로 노드(545) 어느 한 쪽은 그라운드(예를 들어, 0V)를 향해 끌린다. 예를 들어, 파워 서플라이 전압(125)이 파워 서플라이 전압(135)보다 더 높으면, NMOS 디바이스(510)의 게이트 단자에서의 "게이트 드라이브(gate drive)"는 NMOS 디바이스(520)의 게이트 단자에서의 게이트 드라이브보다 더 크고, 따라서 비교기 출력(413)보다 (NMOS 디바이스(510 및 530)를 통해) 회로 노드(545)를 위한 더 낮은 저항성 경로를 그라운드(예를 들어, OV)에 대해 생성한다. 회로 노드(545)는 그라운드(예를 들어, 0V)를 향해 끌려가고, 따라서 PMOS 디바이스(550)를 턴 온시키고 비교기 출력(413)에 파워 서플라이 전압(125)(예를 들어, 논리 하이 값)을 전달한다. 역으로, 파워 서플라이 전압(135)이 파워 서플라이 전압(125)보다 더 높으면, NMOS 디바이스(520)의 게이트 단자에서의 게이트 드라이브는 NMOS 디바이스(510)의 게이트 단자에서의 게이트 드라이브보다 더 크고, 따라서 회로 노드(545)보다 (NMOS 디바이스(520 및 530)를 통해) 비교기 출력(413)을 위한 더 낮은 저항성 경로를 그라운드(예를 들어, 0V)에 생성한다. 비교기 출력(413)은 그라운드(예를 들어, OV 또는 논리 로우 값) 근처에 또는 그라운드로 끌린다.
도 5b는 도 4에서의 비교기(412)를 위한 2-스테이지 비교기를 도시한다. 일부 실시예에서, 2-스테이지 비교기 구성은 비교기(5600-5602)를 포함한다. 제1 스테이지에서, 파워 서플라이 전압(125)은 비교기(5600 및 5601)의 양의 입력 단자에 전기적으로 연결된다. 파워 서플라이 전압(135)은 비교기(5600 및 5601)의 음의 입력 단자에 전기적으로 연결된다. 제2 스테이지에서, 비교기(5600)의 출력은 비교기(5602)의 양의 입력 단자에 전기적으로 연결된다. 비교기(5601)의 출력은 비교기(5602)의 음의 입력 단자에 전기적으로 연결된다. 도 5b의 2-스테이지 비교기 구성은 도 5a의 단일-스테이지 비교기 구성과 유사한 방식으로 동작한다: (i) 파워 서플라이 전압(125)이 파워 서플라이 전압(135)보다 높을 때, 파워 서플라이 전압(125)(예를 들어, 논리 하이 값)은 비교기 출력(413)에 전달된다; 그리고 (ii) 파워 서플라이 전압(135)이 파워 서플라이 전압(125)보다 더 높을 때, 비교기 출력(413)은 그라운드(예를 들어, 0V 또는 논리 로우 값) 근처에 또는 그라운드로 끌린다.
도 5c는 도 4에서의 비교기(412)를 위한 4-스테이지 비교기 구성을 도시한다. 일부 실시예에서, 4-스테이지 비교기 구성은 비교기(5600-5608)를 포함한다. 제1 스테이지에서, 파워 서플라이 전압(125)은 비교기(5600, 5601, 5603 및 5604)의 양의 입력 단자에 전기적으로 연결된다. 파워 서플라이 전압(135)은 비교기(5600, 5601, 5603 및 5604)의 음의 입력 단자에 전기적으로 연결된다. 제2 스테이지에서, 비교기(5600)의 출력은 비교기(5602)의 양의 입력 단자에 전기적으로 연결되고, 비교기(5601)의 출력은 비교기(5602)의 음의 입력 단자에 전기적으로 연결되고, 비교기(5603)의 출력은 비교기(5605)의 양의 입력 단자에 전기적으로 연결되고, 비교기(5604)의 출력은 비교기(5605)의 음의 입력 단자에 전기적으로 연결된다. 제3 스테이지에서, 비교기(5602)의 출력은 비교기(5606 및 5607)의 양의 입력 단자에 전기적으로 연결되고 비교기(5605)의 출력은 비교기(5606 및 5607)의 음의 입력 단자에 전기적으로 연결된다. 제4 스테이지에서, 비교기(5606)의 출력은 비교기(5608)의 양의 입력 단자에 전기적으로 연결되고 비교기(5607)의 출력은 비교기(5608)의 음의 입력 단자에 전기적으로 연결된다. 도 5c의 4-스테이지 비교기 구성은 도 5a의 단일-스테이지 비교기 구성과 유사한 방식으로 동작한다: (i) 파워 서플라이 전압(125)이 파워 서플라이 전압(135)보다 더 높고, 파워 서플라이 전압(125)(예를 들어, 논리 하이 값)이 비교기 출력(413)에 전달되고; 및 (ii) 파워 서플라이 전압(135)이 파워 서플라이 전압(125)보다 더 높을 때, 비교기 출력(413)은 그라운드(예를 들어, 0V 또는 논리 로우 값) 근처에 또는 그라운드로 끌린다.
도 6은 일부 실시예에 따른 파워 서플라이 전압(125) 및 파워 서플라이 전압(135)을 위한 예시적인 타이밍 파형(600)의 예시이다. 상기의 논의된 바와 같이, 도 1에 관하여, 파워 서플라이 발생기(120)는 파워 서플라이 전압(125)을 메모리 디바이스(140)에 제공한다. 특히, 도 2에 관하여, 파워 서플라이 전압(125)(예를 들어, 0.7V)은 SOC(100)의 정상 동작 하에서 메모리 어레이(220)에 제공된다. 또한, 도 1에 관하여, 파워 서플라이 발생기(130)는 파워 서플라이 전압(135)(예를 들어, 0.4V)을 메모리 디바이스(140), 프로세서 디바이스(150) 및 프로세서 디바이스(160)에 제공한다.
일부 실시예에서, 도 1을 참조하면, 제어기 디바이스(110)는 개선된 SOC 성능을 위해 (제어 신호(118)를 통해) 파워 서플라이 전압(135)을 상승시키도록(예를 들어, 0.4V로부터 1.0V로) 구성된다. 도 6은 제어 신호(118)(도시되지 않음)에서의 이행(예를 들어, 제어 신호(118)가 시간(ttransition0)에서 논리 로우로부터 논리 하이로 이행될 수 있음)을 표시하는, 시간(ttransition0)에서 0.4V로부터 1.0V로 이행되는 파워 서플라이 전압(135)을 도시한다. 시간(ttransition0)에서, 파워 서플라이 전압(125)은 0.7V에 남아있다. 시간(ttransition1)에서, 파워 서플라이 전압(135)은 1.0V로부터 0.4V로 이행될 수 있고, 이것은 제어 신호(118)에서의 이행(예를 들어, 제어 신호가 시간(ttransition1)에서 논리 하이로부터 논리 로우로 이행될 수 있음)을 표시한다.
도 4를 참조하면, 비교기 회로(410)는 파워 서플라이 전압(125)을 파워 서플라이 전압(135)과 비교한다. 파워 서플라이 전압(125)이 파워 서플라이 전압(135)보다 클 때(예를 들어, 도 6에서 시간=0으로부터 시간(toverlap0)까지 그리고 시간(toverlap1)으로부터 전진하는 때), 비교기 출력(413)은 논리 하이(예를 들어, 파워 서플라이 전압(125))에 있다. 역으로, 파워 서플라이 전압(125)이 파워 서플라이 전압(135)보다 작다면(예를 들어, 시간(toverlap0)과 시간(toverlap1) 사이), 비교기 출력(413)은 논리 로우(예를 들어, 그라운드 또는 0V)에 있다. 비교기 출력(413)에서의 논리 하이(예를 들어, 파워 서플라이 전압(125))로, 인버터 회로(414)의 출력(415)은 논리 로우(예를 들어, 그라운드 또는 0V)에 있고 인버터 회로(416)의 출력(417)은 논리 하이(예를 들어, 파워 서플라이 전압(125))에 있다. 역으로, 비교기 출력(413)에서의 논리 로우(예를 들어, 그라운드 또는 0V)로, 인버터 회로(414)의 출력(415)은 논리 하이(예를 들어, 파워 서플라이 전압(125))에 있고 인버터 회로(416)의 출력(417)은 논리 로우(예를 들어, 그라운드 또는 0V)에 있다.
도 4를 참조하면, 초기화 회로(420)는 비교기(410)로부터 출력(415 및 417)을 수신한다. 초기화 회로(420)는 NMOS 디바이스(421 및 422) 및 PMOS 디바이스(423-428)를 포함한다. 출력(415 및 417)에 기초하여, 초기화 회로(420)는 파워 서플라이 전압(125) 및 파워 서플라이 전압(135) 중 더 높은 쪽에 기초하는 전압(Vpre-bulk)을 발생시킨다. 일부 실시예에서, 전압(Vpre-bulk)은 초기화 회로(420)에서의 PMOS 디바이스(423-428)의 벌크 단자에 제공된다. 전압(Vpre-bulk)은 또한 일부 실시예에 따라 벌크 단자 스위치(430)에서의 PMOS 디바이스의 벌크 단자에 제공된다(이는 이하에 더 상세하게 설명된다). 이들 PMOS 디바이스에 Vpre-bulk(파워 서플라이 전압(125) 및 파워 서플라이 전압(135) 중 더 높은 쪽)를 제공함으로써, PMOS 디바이스에서의 기생 p-n 접합 다이오드에 의해 발생되는 전류는 파워 서플라이 전압(125)과 파워 서플라이 전압(135) 사이의 전압 이행 동안 감소하거나 제거될 수 있고, 따라서 래치-업(latch-up)을 방지한다.
출력(415)이 논리 하이(예를 들어, 파워 서플라이 전압(125))이고 출력(417)이 논리 로우(예를 들어, 그라운드 또는 0V)라면, 이러한 조건은 파워 서플라이 전압(135)이 파워 서플라이 전압(125)보다 큰 것을(예를 들어, 도 6에서의 시간(toverlap0)과 시간(toverlap1) 사이) 표시한다. 이 조건 하에서, NMOS 디바이스(421)는 PMOS 디바이스(426 및 428)의 게이트 단자를 그라운드(예를 들어, 0V)로 끌어당기고, 따라서 PMOS 디바이스(426 및 428)를 턴 온한다. 결과적으로, PMOS 디바이스(428)의 드레인 단자(즉, Vpre-bulk)는 (파워 서플라이 전압(125)보다 큰) 파워 서플라이 전압(135)에 전기적으로 연결된다. 또한, 논리 로우에서의 출력(417)으로, PMOS 디바이스(424)는 논리 하이(예를 들어, 파워 서플라이 전압(135))를 출력(429)에 전달한다.
역으로, 출력(415)이 논리 로우(예를 들어, 그라운드 또는 0V)이고 출력(417)이 논리 하이(예를 들어, 파워 서플라이 전압(125))에 있다면, 이러한 조건은 파워 서플라이 전압(125)이 파워 서플라이 전압(135)보다 큰 것(예를 들어, 도 6에서 시간=0으로부터 시간(toverlap0)까지 그리고 시간(toverlap1)으로부터 전진하는 것)을 표시한다. 이러한 조건 하에서, NMOS 디바이스(422)는 PMOS 디바이스(425 및 427)의 게이트 단자를 그라운드(예를 들어, 0V)로 끌어당기고, 따라서 PMOS 디바이스(425 및 427)를 턴 온한다. 결과적으로, PMOS 디바이스(427)의 드레인 단자(즉, Vpre-bulk)는 (파워 서플라이 전압(135)보다 큰) 파워 서플라이 전압(125)에 전기적으로 연결된다. 또한, 논리 하이에서의 출력(417)으로, NMOS 디바이스(422)는 논리 로우(예를 들어, 그라운드 또는 0V)를 출력(429)에 전달한다.
도 4를 참조하면, 벌크 단자 스위치(430)는 초기화 회로(420)로부터 출력(429)을 수신한다. 벌크 단자 스위치(430)는 인버터 회로(432), NOR 회로(433 및 434) 및 PMOS 디바이스(435 및 436)를 포함한다. 도 4에 도시된 바와 같이, PMOS 디바이스(435 및 436)의 벌크 단자는 전압(Vpre-bulk)에 전기적으로 연결된다. 또한, 도 4에 도시되지 않더라도, 인버터 회로(432) 및 NOR 회로(433-434)에서의 PMOS 디바이스의 파워 서플라이 및 벌크 단자는 전압(Vpre-bulk)에 전기적으로 연결된다. 이들 PMOS 디바이스에 Vpre-bulk(파워 서플라이 전압(125) 및 파워 서플라이 전압(135) 중 더 높은 전압)를 제공함으로써, PMOS 디바이스에서의 기생 p-n 접합 다이오드에 의해 발생되는 전류는 파워 서플라이 전압(125)과 파워 서플라이 전압(135) 사이의 전압 이행 동안 감소하거나 제거될 수 있고, 따라서 래치-업을 방지한다.
출력(429)이 논리 하이(예를 들어, 파워 서플라이 전압(135))에 있다면, NOR 회로(434)는 논리 로우(예를 들어, 그라운드 또는 0V)를 PMOS 디바이스(436)의 게이트 단자에 출력하고, 따라서 PMOS 디바이스(436)를 턴 온하고 벌크 단자 스위치(430)의 출력에서의 전압(Vbulk)에 파워 서플라이 전압(135)을 제공한다. 역으로, 출력(429)이 논리 로우(예를 들어, 그라운드 또는 0V)라면, NOR 회로(433)는 PMOS 디바이스(435)의 게이트 단자에 논리 로우(예를 들어, 그라운드 또는 0V)를 출력하고, 따라서 PMOS 디바이스(435)를 턴 온하며 벌크 단자 스위치(430)의 출력에서의 전압(Vbulk)에 파워 서플라이 전압(125)을 제공한다.
도 3을 참조하면, 전압(Vbulk)은 제어 논리 회로(212), 스위치 회로(320) 및 확인 회로(390)에 제공된다. 도 7은 일부 실시예에 따른 확인 회로(390)의 예시이다. 확인 회로(390)는 인버터 회로(710-740 및 770) 및 NOR 회로(750-760)를 포함한다. 도 6에 도시되지 않더라도, 인버터 회로(710-740) 및 NOR 회로(750-760)에서의 PMOS 디바이스의 파워 서플라이 및 벌크 단자는 (전압 발생기(380)에 의해 발생되는) 전압(Vbulk)에 전기적으로 연결된다. 또한, 도 7에 도시되지 않더라도, 인버터 회로(770)에서의 파워 서플라이 및 벌크 단자는 파워 서플라이 전압(135)에 전기적으로 연결된다.
신호(345)(도 3의 스위치 회로(320)에서의 NOR 회로(340)의 출력) 및 신호(355)(도 3의 스위치 회로(320)에서의 NOR 회로(350)의 출력)에 기초하여, 확인 회로(390)는 스위치 회로(320)가 전압 출력 신호(219)(메모리 어레이(220)에 대한 파워 서플라이 입력임)를 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)으로 이행시켰음을 표시하기 위해 확인 신호(117)를 발생시킨다. 예를 들어, 신호(345)가 논리 로우에 있고 신호(355)가 논리 하이에 있다면, 확인 신호(117)는 논리 로우에 있다. 일부 실시예에서, 확인 신호(117)를 위한 논리 로우 값은 전압 출력 신호(219)가 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)으로 이행되지 않았음을 표시한다. 역으로, 신호(345)가 논리 하이에 있고 신호(355)가 논리 로우에 있다면, 확인 신호(117)가 논리 하이에 있다. 일부 실시예에서, 확인 신호(117)를 위한 논리 하이 값은 전압 출력 신호(219)가 파워 서플라이 전압(125)으로부터 파워 서플라이(135)로 이행되었음을(예를 들어, 파워 서플라이 전압(135)이 파워 서플라이 전압(125)보다 더 클 때) 표시한다.
일부 실시예에서, 도 1을 참조하면, 확인 신호(117)는 메모리 디바이스(140)의 메모리 어레이(예를 들어, 도 2의 메모리 어레이(220))에 대한 파워 서플라이가 파워 서플라이 전압(125)(예를 들어, 0.7V)으로부터 파워 서플라이 전압(135)(예를 들어, 1.0V)으로 이행되었음을 제어기 디바이스(110)에 표시할 수 있다. 차례로, 제어기 디바이스(110)는 메모리 디바이스(140)의 메모리 어레이가 더 높은 파워 서플라이 전압(135)으로 이행되었음을 SOC(100)의 다른 컴포넌트에 표시할 수 있고 예를 들어, 판독 또는 기록 메모리 동작과 같은 메모리 동작을 위해 액세스될 수 있다. 메모리 어레이에 제공되는 더 높은 파워 서플라이 전압(135)(예를 들어, 1.0V)으로, 메모리 어레이에서의 회로(예를 들어, 발진기, 증폭기 및 전압 발생기)는 더 빠르게 동작할 수 있고, 따라서 메모리 성능을 개선한다.
도 8은 일부 실시예에 따라 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압으로 메모리 디바이스를 이행시키기 위한 방법(800)의 예시이다. 방법(800)에 도시된 동작은 예를 들어, 도 2-7의 파워 서플라이 스위치(215)에 의해 수행될 수 있다. 방법(800)에서의 다른 동작이 수행될 수 있다. 또한, 방법(800)의 동작은 서로 다른 순서로 수행될 수 있고 및/또는 변화할 수 있다.
동작(810)에서, 제1 파워 서플라이 전압, 제2 파워 서플라이 전압 및 전압 제어 신호가 파워 서플라이 스위치에 의해 수신된다. 도 2를 참조하면, 파워 서플라이 스위치(215)는 파워 서플라이 전압(125)(예를 들어, 제1 파워 서플라이 전압), 파워 서플라이 전압(135)(예를 들어, 제2 파워 서플라이 전압) 및 전압 제어 신호(215)를 수신한다.
동작(820)에서, 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 결정하기 위해 파워 서플라이 스위치에 의해 제1 파워 서플라이 전압이 제2 파워 서플라이 전압과 비교된다. 도 3을 참조하면, 파워 서플라이 스위치(215)는 전압 발생기(380)를 포함한다. 도 4를 참조하면, 전압 발생기(380)는 비교기 회로(410)를 포함한다. 상술한 바와 같이, 도 4에 관하여, 비교기 회로(410)는 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 결정하기 위해 파워 서플라이 전압(125)(예를 들어, 제1 파워 서플라이 전압)을 파워 서플라이 전압(134)(예를 들어, 제2 파워 서플라이 전압)과 비교하도록 구성되는 비교기(412)를 포함한다.
동작(830)에서, 파워 서플라이 스위치에서의 하나 이상의 p-타입 트랜지스터의 벌크 단자는 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽으로 바이어스된다. 도 4를 참조하면, 초기화 회로(420)는 파워 서플라이 전압(125) 및 파워 서플라이 전압(135) 중 더 높은 쪽(예를 들어, 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽)에 기초하는 전압(Vpre-bulk)을 발생시킨다. 일부 실시예에서, 전압(Vpre-bulk)은 초기화 회로(420)에서의 PMOS 디바이스(423-428)의 벌크 단자에 제공된다. 일부 실시예에 따르면, 전압(Vpre-bulk)은 또한 벌크 단자 스위치(430)에서의 PMOS 디바이스의 벌크 단자에 제공된다. 전압(Vpre-bulk)은 파워 서플라이 전압(135)이 파워 서플라이 전압(125)을 초과하는데 응답하여 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)으로 이행될 수 있다. 이들 PMOS 디바이스에 전압(Vpre-bulk)(파워 서플라이 전압(125) 및 파워 서플라이 전압(135) 중 더 높은 쪽)을 제공함으로써, PMOS 디바이스에서의 기생 p-n 접합 다이오드에 의해 발생되는 전류는 전압이 파워 서플라이 전압(125)과 파워 서플라이 전압(135) 사이에서 이행되는 동안 감소하거나 제거될 수 있고, 따라서 래치-업을 방지한다.
동작(840)에서, 전압 제어 신호에 기초하여, 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압이 파워 서플라이 스위치에 의해 출력된다. 도 3을 참조하면, 파워 서플라이 스위치(215)는 스위치 회로(320)를 포함한다. 일부 실시예에서, 전압 제어 신호(217)의 값(예를 들어, 논리 하이(예를 들어, 전압(Vbulk)) 또는 그라운드 중 어느 한 쪽)에 기초하여, 스위치 회로(320)는 파워 서플라이 전압(125) 또는 파워 서플라이 전압(135)을 전압 출력 신호(219)에서의 출력(예를 들어, 파워 서플라이 스위치의 출력)으로서 제공한다. 예를 들어, 전압 제어 신호(217)의 값이 논리 하이라면, 스위치 회로(320)는 파워 서플라이 전압(135)을 전압 출력 신호(219)에 전달한다. 역으로, 전압 제어 신호(217)의 값이 논리 로우(예를 들어, 그라운드 또는 0V)라면, 스위치 회로(320)는 파워 서플라이 전압(125)을 전압 출력 신호(219)에 전달한다.
동작(850)에서, 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압으로의 전압 출력 신호의 이행을 표시하는 확인 신호가 파워 서플라이 스위치에 의해 출력된다. 도 3을 참조하면, 파워 서플라이 스위치(215)는 확인 회로(390)를 포함한다. 일부 실시예에서, 확인 회로(390)는 스위치 회로(320)가 (메모리 어레이(220)에 대한 파워 서플라이 입력인) 전압 출력 신호(219)를 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)으로 이행되었음을 표시하기 위해 확인 신호(117)를 발생시킨다. 일부 실시예에서, 확인 신호(117)를 위한 논리 로우 값은 전압 출력 신호(219)가 파워 서플라이 전압(125)으로부터 파워 서플라이(135)로 이행되지 않았음을 표시한다. 역으로, 일부 실시예에서, 확인 신호(117)를 위한 논리 하이 값은 전압 출력 신호(219)가 파워 서플라이 전압(125)으로부터 파워 서플라이 전압(135)으로 이행되었음을(예를 들어, 파워 서플라이 전압(135)이 파워 서플라이 전압(125)보다 더 클 때) 표시한다.
본 개시물은 파워 서플라이 스위치, 메모리 디바이스, 시스템, 파워 서플라이 인터페이스 및 제1 파워 서플라이 전압과 제2 파워 서플라이 전압 사이의 메모리 디바이스의 메모리 어레이에 제공되는 파워 서플라이 전압을 이행시키기 위한 방법 실시예를 설명한다. 그 중에서도, 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압(예를 들어, 더 낮은 파워 서플라이 전압으로부터 더 높은 파워 서플라이 전압)으로 파워 서플라이 전압을 이행시키는데 있어서의 장점은 메모리 어레이에서의 회로가 더 빠르게 동작할 수 있고, 따라서 메모리 성능을 개선한다는 것이다. 예를 들어, 메모리 어레이는 발진기, 증폭기 및 전압 발생기와 같은 회로를 포함할 수 있다. 이들 회로에 제공되는 더 높은 파워 서플라이 전압으로, 메모리 어레이는 더 빨리 동작할 수 있고, 따라서 메모리 판독 및 기록 성능을 개선한다.
일부 실시예에서, 파워 서플라이 스위치는 전압 발생기, 스위치 회로 및 확인 회로를 포함한다. 전압 발생기는 (i) 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록 (ii) 제1 및 제2 파워 서플라이 전압 중 높은 쪽을 벌크 전압(Vbulk)으로서 출력하도록 구성된다. 스위치 회로는 하나 이상의 p-타입 트랜지스터를 포함하고 (i) 하나 이상의 p-타입 트랜지스터의 벌크 단자를 Vbulk로 바이어스하도록 그리고 (ii) 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 출력하도록 구성된다. 확인 회로는 전압 출력 신호가 제1 파워 서플라이 전압으로부터 제2 파워 서플라이 전압으로 이행되는지 여부를 표시하는 확인 신호를 출력하도록 구성된다.
일부 실시예에서, 메모리 디바이스는 인터페이스 논리 회로, 메모리 어레이 및 파워 서플라이 인터페이스를 포함한다. 메모리 어레이는 인터페이스 논리 회로에 커플링된다. 파워 서플라이 인터페이스는 전압 제어 신호를 출력하도록 구성되는 제어 논리 회로 및 제1 파워 서플라이 전압 및 제2 파워 서플라이 전압을 수신하도록 구성되는 파워 서플라이 스위치를 포함한다. 파워 서플라이 스위치는 전압 발생기 및 스위치 회로를 포함한다. 전압 발생기는 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록, 그리고 제1 및 제2 파워 서플라이 전압 중 어느 한 쪽을 벌크 전압(Vbulk)으로서 출력하도록 구성된다. 스위치 회로는 하나 이상의 p-타입 트랜지스터를 포함하고 하나 이상의 p-타입 트랜지스터의 벌크 단자를 Vbulk로 바이어스하도록, 그리고 전압 제어 신호에 기초하여, 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 메모리 어레이에 출력하도록 구성된다.
일부 실시예에서, 방법은 파워 서플라이 스위치로, 제1 파워 서플라이 전압, 제2 파워 서플라이 전압 및 전압 제어 신호를 수신하는 단계를 포함한다. 방법은 또한 (i) 제1 및 제2 파워 서플라이 전압 중 높은 쪽을 결정하기 위해 파워 서플라이 스위치로, 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하는 단계 및 (ii) 파워 서플라이 스위치에서, 하나 이상의 p-타입 트랜지스터의 벌크 단자를 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽으로 바이어스하는 단계를 포함한다. 방법은 파워 서플라이 스위치로, 전압 제어 신호에 기초하여 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압을 출력하는 단계를 더 포함한다.
일부 실시예에서, 시스템은 제어기 디바이스, 제1 파워 서플라이 발생기, 제2 파워 서플라이 발생기, 하나 이상의 프로세서 디바이스 및 메모리 디바이스를 포함한다. 제어기 디바이스는 제어 신호를 출력하도록 구성된다. 제1 및 제2 파워 서플라이 발생기는 제1 및 제2 파워 서플라이 전압을 각각 출력하도록 구성된다. 하나 이상의 프로세서 디바이스는 제2 파워 서플라이 전압을 수신하도록 구성된다. 메모리 디바이스는 제1 및 제2 파워 서플라이 전압 및 제어 신호를 수신하도록 구성되고 (i) 제2 파워 서플라이 전압을 수신하도록 구성되는 인터페이스 논리 회로, (ii) 인터페이스 논리 회로에 커플링되는 메모리 어레이, 및 (iii) 제1 및 제2 파워 서플라이 전압을 수신하도록 구성되는 파워 서플라이 스위치를 포함한다. 파워 서플라이 스위치는 전압 발생기 및 스위치 회로를 포함한다. 전압 발생기는 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록, 그리고 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 벌크 전압(Vbulk)으로서 출력하도록 구성된다. 스위치 회로는 하나 이상의 p-타입 트랜지스터를 포함하고 하나 이상의 p-타입 트랜지스터의 벌크 단자를 Vbulk로 바이어스하도록, 그리고 제어 신호에 기초하여, 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 메모리 어레이에 출력하도록 구성된다.
일부 실시예에서, 파워 서플라이 인터페이스는 (i) 전압 제어 신호를 출력하도록 구성되는 제어 논리 회로 및 (ii) 제1 및 제2 파워 서플라이 전압을 수신하도록 구성되는 파워 서플라이 스위치를 포함한다. 파워 서플라이 스위치는 전압 발생기 및 스위치 회로를 포함한다. 전압 발생기는 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록, 그리고 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 벌크 전압(Vbulk)으로서 출력하도록 구성된다. 스위치 회로는 하나 이상의 p-타입 트랜지스터를 포함하고 하나 이상의 p-타입 트랜지스터의 벌크 단자를 Vbulk로 바이어스하도록, 그리고 전압 제어 신호에 기초하여, 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 메모리 어레이에 출력하도록 구성된다.
일부 실시예에서, 다른 방법은 메모리 디바이스로, 제1 파워 서플라이 전압, 제2 파워 서플라이 및 제어 신호를 수신하는 단계를 포함한다. 방법은 또한 (i) 제어기 디바이스로, 제2 파워 서플라이 전압을 제1 파워 서플라이 전압보다 더 낮은 제1 전압으로부터 제1 파워 서플라이 전압보다 더 높은 제2 전압으로 이행시키는 단계, (ii) 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 결정하기 위해 메모리 디바이스로, 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하는 단계, 및 (iii) 메모리 디바이스에서, 하나 이상의 p-타입 트랜지스터의 벌크 단자를 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽으로 바이어스하는 단계를 포함한다. 방법은 메모리 디바이스에서, 제어 신호에 기초하여 제1 파워 서플라이 전압 또는 제2 파워 서플라이 전압을 출력하는 단계를 더 포함한다.
본 개시의 실시형태에 따른 파워 서플라이 스위치는, 제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록, 그리고 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압을 벌크 전압(Vbulk)으로서 출력하도록 구성되는 전압 발생기; 하나 이상의 트랜지스터를 포함하는 스위치 회로로서, 상기 하나 이상의 트랜지스터의 벌크 단자를 상기 Vbulk로 바이어스(bias)하도록; 그리고 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 출력하도록 구성되는, 상기 스위치 회로; 및 상기 전압 출력 신호가 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 이행되었는지 여부를 표시하는 확인 신호를 출력하도록 구성되는 확인 회로를 포함한다.
본 개시의 실시형태에 따른 파워 서플라이 스위치에 있어서, 상기 전압 발생기는, 상기 제1 파워 서플라이 전압을 상기 제2 파워 서플라이 전압과 비교하고 상기 비교에 기초하여 비교기 출력을 발생시키도록 구성되는 비교기 회로; 상기 비교기 출력에 기초하여 상기 전압 발생기에서의 하나 이상의 트랜지스터에 프리-벌크 전압(pre-bulk voltage)(Vpre-bulk)을 제공하도록 구성되는 초기화 회로; 및 상기 비교에 기초하여 상기 Vbulk를 출력하도록 구성되는 벌크 단자 스위치(bulk terminal switch)를 포함한다.
본 개시의 실시형태에 따른 파워 서플라이 스위치에 있어서, 상기 비교기 회로는 상기 제2 파워 서플라이 전압이 상기 제1 파워 서플라이 전압을 초과하는 것에 응답하여 상기 비교기 출력을 이행시키도록 구성된다.
본 개시의 실시형태에 따른 파워 서플라이 스위치에 있어서, 상기 초기화 회로는 상기 비교기 출력의 이행에 응답하여 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 상기 Vpre-bulk를 이행시키도록 구성된다.
본 개시의 실시형태에 따른 파워 서플라이 스위치에 있어서, 상기 벌크 단자 스위치는 상기 비교기 출력의 이행에 응답하여 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 상기 Vbulk를 이행시키도록 구성된다.
본 개시의 실시형태에 따른 파워 서플라이 스위치에 있어서, 상기 스위치 회로는, 전압 제어 신호를 수신하도록; 그리고 상기 전압 제어 신호에 기초하여 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압 중 어느 한 쪽을 상기 전압 출력 신호로서 출력하도록 구성된다.
본 개시의 실시형태에 따른 파워 서플라이 스위치에 있어서, 상기 확인 회로는 상기 스위치 회로의 각각의 하나 이상의 내부 회로 노드에 전기적으로 연결되고 상기 하나 이상의 내부 회로 노드에 기초하여 상기 확인 신호를 이행시키도록 구성되는 하나 이상의 입력을 포함한다.
본 개시의 다른 실시형태에 따른 메모리 디바이스는, 인터페이스 논리 회로; 상기 인터페이스 논리 회로에 커플링되는 메모리 어레이; 및 파워 서플라이 인터페이스를 포함하고, 상기 파워 서플라이 인터페이스는, 전압 제어 회로를 출력하도록 구성되는 제어 논리 회로; 및 제1 파워 서플라이 전압 및 제2 파워 서플라이 전압을 수신하도록 구성되는 파워 서플라이 스위치를 포함하고, 상기 파워 서플라이 스위치는, 상기 제1 파워 서플라이 전압을 상기 제2 파워 서플라이 전압과 비교하고 상기 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 벌크 전압(Vbulk)으로서 출력하도록 구성되는 전압 발생기; 및 하나 이상의 p-타입 트랜지스터를 포함하고, 상기 하나 이상의 p-타입 트랜지스터의 벌크 단자를 상기 Vbulk로 바이어스하도록, 그리고 상기 전압 제어 신호에 기초하여, 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 상기 메모리 어레이에 출력하도록 구성되는 스위치 회로를 포함한다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 파워 서플라이 스위치는 상기 전압 출력 신호가 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 이행되었는지 여부를 표시하는 확인 신호를 출력하도록 구성되는 확인 회로를 더 포함한다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 확인 회로는 상기 스위치 회로의 각각의 하나 이상의 내부 회로 노드에 전기적으로 연결되는 하나 이상의 입력을 포함하고, 상기 확인 회로는 상기 하나 이상의 내부 회로 노드에 기초하여 상기 확인 신호를 이행시키도록 구성된다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 제1 파워 서플라이 전압은 상기 메모리 어레이에 제공되고 상기 제2 파워 서플라이 전압은 상기 인터페이스 논리 회로에 제공된다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 제어 논리 회로는 상기 제어 신호를 출력하도록 구성되는 레벨-시프팅 인버터 회로(level-shifting inverter circuit)를 포함한다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 전압 발생기는, 상기 제1 파워 서플라이 전압을 상기 제2 파워 서플라이 전압과 비교하도록, 그리고 상기 비교에 기초하여 비교기 출력을 발생시키도록 구성되는 비교기 회로; 상기 비교기 출력에 기초하여 상기 전압 발생기에서의 하나 이상의 p-타입 트랜지스터에 프리-벌크 전압(Vpre-bulk)을 제공하도록 구성되는 초기화 회로(initialization circuit); 및 상기 비교에 기초하여 상기 Vbulk를 출력하기 위한 벌크 단자 스위치(bulk terminal switch)를 포함한다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 비교기 회로는 기 제2 파워 서플라이 전압이 상기 제1 파워 서플라이 전압을 초과하는데 응답하여 상기 비교기 출력을 이행시키도록 구성된다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 초기화 회로는 상기 비교기 회로의 이행에 응답하여 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 상기 Vpre-bulk를 이행시키도록 구성된다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 벌크 단자 스위치는 상기 비교기 출력의 이행에 응답하여 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 상기 Vbulk를 이행시키도록 구성된다.
본 개시의 다른 실시형태에 따른 메모리 디바이스에 있어서, 상기 스위치 회로는 상기 전압 제어 신호에 기초하여 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압 중 어느 한 쪽을 상기 전압 출력 신호로서 출력하도록 구성된다.
본 개시의 또 다른 실시형태에 따른 방법은, 제1 파워 서플라이 전압, 제2 파워 서플라이 전압 및 전압 제어 신호를 수신하는 단계; 상기 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 결정하기 위해 상기 제1 파워 서플라이 전압을 상기 제2 파워 서플라이 전압과 비교하는 단계; 상기 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽으로 하나 이상의 p-타입 트랜지스터의 벌크 단자를 바이어싱하는 단계; 및 상기 전압 제어 신호에 기초하여 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압을 출력하는 단계를 포함한다.
본 개시의 또 다른 실시형태에 따른 방법은, 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로의 이행이 발생하였는지 여부를 표시하는 확인 신호(confirmation)를 출력하는 단계를 더 포함한다.
본 개시의 또 다른 실시형태에 따른 방법에 있어서, 상기 바이어싱하는 단계는 상기 제2 파워 서플라이 전압이 상기 제1 서플라이 전압을 초과하는데 응답하여 상기 하나 이상의 p-타입 트랜지스터의 상기 벌크 단자에 인가되는 전압을 이행시키는 단계를 포함한다.
상세한 설명 부분 및 본 개시물의 요약서는 청구범위를 해석하기 위해 사용되는 것이 아님이 인식될 것이다. 개시물의 요약서 부분은 하나 이상의 고려된 실시예를 설명하지만 모든 예시적인 실시예를 설명하는 것은 아니고, 따라서 추가되는 청구항에 제한되는 것이 아니다.
전술한 개시물은 여러 실시예의 피처를 개략하여 당업자는 본 개시물의 양상을 더 잘 이해할 수 있다. 당업자는 본원에 도입된 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 사용할 수 있음을 인식할 것이다. 당업자는 또한 그와 같은 등가물 구성은 본 개시물의 정신 및 범위로부터 이탈하지 않고, 추가된 청구항의 정신 및 범위로부터 이탈하지 않고서 본원의 다양한 변경, 치환 및 변형을 행할 수 있음을 인식할 것이다.

Claims (10)

  1. 파워 서플라이 스위치에 있어서,
    제1 파워 서플라이 전압을 제2 파워 서플라이 전압과 비교하도록, 그리고 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압을 벌크 전압(Vbulk)으로서 출력하도록 구성되는 전압 발생기;
    하나 이상의 트랜지스터를 포함하는 스위치 회로로서,
    상기 하나 이상의 트랜지스터의 벌크 단자를 상기 Vbulk로 바이어스(bias)하도록; 그리고
    상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 출력하도록 구성되는, 상기 스위치 회로; 및
    상기 전압 출력 신호가 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 이행되었는지 여부를 표시하는 확인 신호를 출력하도록 구성되는 확인 회로
    를 포함하는, 파워 서플라이 스위치.
  2. 제1항에 있어서,
    상기 전압 발생기는,
    상기 제1 파워 서플라이 전압을 상기 제2 파워 서플라이 전압과 비교하고 상기 비교에 기초하여 비교기 출력을 발생시키도록 구성되는 비교기 회로;
    상기 비교기 출력에 기초하여 상기 전압 발생기에서의 하나 이상의 트랜지스터에 프리-벌크 전압(pre-bulk voltage)(Vpre-bulk)을 제공하도록 구성되는 초기화 회로; 및
    상기 비교에 기초하여 상기 Vbulk를 출력하도록 구성되는 벌크 단자 스위치(bulk terminal switch)
    를 포함하는 것인, 파워 서플라이 스위치.
  3. 제2항에 있어서,
    상기 비교기 회로는 상기 제2 파워 서플라이 전압이 상기 제1 파워 서플라이 전압을 초과하는 것에 응답하여 상기 비교기 출력을 이행시키도록 구성되는 것인, 파워 서플라이 스위치.
  4. 제3항에 있어서,
    상기 초기화 회로는 상기 비교기 출력의 이행에 응답하여 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 상기 Vpre-bulk를 이행시키도록 구성되는 것인, 파워 서플라이 스위치.
  5. 제2항에 있어서,
    상기 벌크 단자 스위치는 상기 비교기 출력의 이행에 응답하여 상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로 상기 Vbulk를 이행시키도록 구성되는 것인, 파워 서플라이 스위치.
  6. 제1항에 있어서,
    상기 스위치 회로는,
    전압 제어 신호를 수신하도록; 그리고
    상기 전압 제어 신호에 기초하여 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압 중 어느 한 쪽을 상기 전압 출력 신호로서 출력하도록
    구성되는 것인, 파워 서플라이 스위치.
  7. 제1항에 있어서,
    상기 확인 회로는 상기 스위치 회로의 각각의 하나 이상의 내부 회로 노드에 전기적으로 연결되고 상기 하나 이상의 내부 회로 노드에 기초하여 상기 확인 신호를 이행시키도록 구성되는 하나 이상의 입력을 포함하는 것인, 파워 서플라이 스위치.
  8. 메모리 디바이스에 있어서,
    인터페이스 논리 회로;
    상기 인터페이스 논리 회로에 커플링되는 메모리 어레이; 및
    파워 서플라이 인터페이스
    를 포함하고,
    상기 파워 서플라이 인터페이스는,
    전압 제어 신호를 출력하도록 구성되는 제어 논리 회로; 및
    제1 파워 서플라이 전압 및 제2 파워 서플라이 전압을 수신하도록 구성되는 파워 서플라이 스위치
    를 포함하고,
    상기 파워 서플라이 스위치는,
    상기 제1 파워 서플라이 전압을 상기 제2 파워 서플라이 전압과 비교하고 상기 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 벌크 전압(Vbulk)으로서 출력하도록 구성되는 전압 발생기; 및
    하나 이상의 p-타입 트랜지스터를 포함하고, 상기 하나 이상의 p-타입 트랜지스터의 벌크 단자를 상기 Vbulk로 바이어스하도록, 그리고 상기 전압 제어 신호에 기초하여, 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압 중 어느 한 쪽을 전압 출력 신호로서 상기 메모리 어레이에 출력하도록 구성되는 스위치 회로
    를 포함하는 것인, 메모리 디바이스.
  9. 방법에 있어서,
    제1 파워 서플라이 전압, 제2 파워 서플라이 전압 및 전압 제어 신호를 수신하는 단계;
    상기 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽을 결정하기 위해 상기 제1 파워 서플라이 전압을 상기 제2 파워 서플라이 전압과 비교하는 단계;
    상기 제1 및 제2 파워 서플라이 전압 중 더 높은 쪽으로 하나 이상의 p-타입 트랜지스터의 벌크 단자를 바이어싱하는 단계; 및
    상기 전압 제어 신호에 기초하여 상기 제1 파워 서플라이 전압 또는 상기 제2 파워 서플라이 전압을 출력하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제1 파워 서플라이 전압으로부터 상기 제2 파워 서플라이 전압으로의 이행이 발생하였는지 여부를 표시하는 확인 신호(confirmation)를 출력하는 단계를 더 포함하는, 방법.
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