KR100688533B1 - 공정산포,전압 및 온도에 덜민감한 저항-커패시터 발진회로 - Google Patents

공정산포,전압 및 온도에 덜민감한 저항-커패시터 발진회로 Download PDF

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Abstract

공정산포, 전압 및 온도에 덜 민감한 저항-커패시터 발진회로가 개시된다. 본 발명에 따른 저항-커패시터 발진회로는 지연부, 커패시터, 저항 소자 및 제 1 제어부를 구비한다. 지연부는 입력단으로 입력되는 신호를 지연시켜 출력한다. 저항부는 상기 지연부의 입력단과 제 1노드 사이에 연결된다. 커패시터는 상기 지연부의 출력단과 상기 제 1 노드 사이에 연결된다. 저항 소자는 상기 지연부의 입력단과 출력 노드 사이에 연결된다. 제 1 제어부는 상기 지연부의 출력단과 상기 출력 노드 사이에 연결된다. 상기 출력 노드를 통하여 주파수 신호가 발생된다. 상기 지연부는 직렬 연결되는 제 1및 제 2 인버터들을 구비하며, 상기 제 1 인버터의 문턱 전압은 공급 전압의 1/2이다. 상기 제1인버터 및 제2인버터의 지연시간은 상기 저항 소자 및 상기 커패시터에 의해서 결정되는 시정수보다 작다. 트랜스미션 게이트가 추가된 저항-커패시터 발진회로는 제조 공정, 온도 및 전압에 덜 민감한 주파수 신호를 발생할 수 있는 장점이 있다. 또한, 출력되는 주파수 신호가 특정 한 기울기를 가지도록 할 수 있는 장점이 있다.

Description

공정산포,전압 및 온도에 덜민감한 저항-커패시터 발진회로{RC oscillator insensitive to process deviation,voltage and temperature}
도 1은 종래의 저항-커패시터 발진회로를 나타내는 회로도이다.
도 2는 본 발명의 실시예에 따른 저항-커패시터 발진회로를 나타내는 회로도이다.
도 3은 본 발명의 다른 실시예에 의한 저항-커패시터 발진회로를 나타내는 회로도이다.
도 4는 본 발명의 또 다른 실시예에 의한 저항-커패시터 발진회로를 나타내는 회로도이다.
본 발명은 주파수를 얻기 위한 발진회로에 관한 것으로, 특히 특정 주파수를 얻기 위해 저항과 커패시터를 사용하는 저항-커패시터 발진회로에 관한 것이다.
도 1은 종래의 발진회로를 개략적으로 나타내는 블록도이다.
일반적인 저항-커패시터 발진회로는 직렬로 연결되는 복수개의 인버터와, 커패시터 및 저항을 구비한다. 일반적인 저항-커패시터 발진회로는 커패시터와 저항 에 의한 시정수를 이용하여 특정 주파수를 가지는 주파수 신호를 발생시킨다.
도 1을 참조하여, 종래의 발진회로(100)의 주파수가 결정되는 과정을 설명하면 다음과 같다. 종래의 발진 회로(100)는 인버터들(107, 110, 120, 130, 170, 180), 노드들(N_C1, N_C2) 사이에 연결되는 커패시터(140)및 저항(150), 입력 신호(IN)에 응답하는 트랜지스터(105), 반전 논리곱 수단(160)을 구비한다.
종래의 발진회로(100)의 주파수가 결정되는 과정을 설명하는데 있어서는 다음과 같은 가정이 요구된다. 첫째, 제1인버터(110)의 인버터 문턱전압(inverter threshold voltage: switching point)은 VDD/2 이다. 여기서, VDD는 전원 전압을 의미한다. 둘째, 각각의 인버터 전달지연시간(inverter propagation delay time)은 저항-커패시터 지연 시정수(RC delay constant time)보다 매우 작다.
도1의 종래의 발진회로(100)에서, 입력 신호(IN)가 하이 레벨로 입력되면 트랜지스터(105)가 턴 오프 되고 발진 회로(100)가 인에이블 된다.
이 때, N_C1 노드의 전압 레벨이 0V에서 VDD/2로 상승한다면 N_C1노드의 전압 레벨이 VDD/2가 되는 시점에서 N_C2 노드의 전압은 제1인버터(110) 및 제2인버터(120)에 의한 지연 이후 전원전압(VDD) 레벨로 상승한다. 그러면, N_C1노드의 전압은 커패시터(140)의 전하량 보존 법칙에 의해서 VDD/2에서 3*VDD/2까지 전이된다.
제3인버터(130)는 N_C2 노드의 전압 레벨을 반전시켜 출력하며, 반전 논리곱 수단(160)과 인버터(170)에 의해서 N_C1 노드에도 0V의 전압이 인가된다. 그러면, N_C1노드의 전압 레벨은 3/2*VDD에서 제1인버터(110)의 문턱전압인 1/2*VDD까지 저 항(150)-커패시터(140)에 의해서 결정되는 시정수의 기울기로 방전된다.
이 구간 동안 출력 노드(NOUT)에서 출력되는 주파수 신호(FOUT)는 0V를 유지하며 이 구간은 주파수 신호(FOUT)의 주파수의 반주기가 된다.그런데, 도1의 발진 회로(100)에서 출력되는 주파수 신호의 주파수는 저온에서는 주파수가 낮아지고, 고온에서는 주파수가 높아지며 전원 전압의 전압 레벨이 낮으면 주파수가가 낮아지고, 높으면 주파수가 높아진다.
또한, 공정 산포에 의하여 전류 구동 능력이 증가하는 공정(process)에서는 주파수가 증가하고, 전류 구동 능력(current driving ability)이 감소하는 공정에서는 주파수가 감소하는 문제가 있다.
다시 말하면, 도 1의 발진 회로(100)에서 출력되는 주파수 신호의 주파수는
공정(Process), 전압(Voltage) 및 온도(Temperature)의 변화에 따라 아래와 같은 주파수의 산포를 가진다.
즉, 발진 회로(100)의 주파수 신호는 공정(Fast process ~ slow process)에 따라서 10 ~ 20% 산포, 온도(-40℃ ~ 80℃)에 따라서 20 ~ 30% 산포, 전원전압의 전압 레벨(1.6V ~ 2.0V)에 따라서 20 ~ 30%의 주파수 산포를 가진다. 앞에서 보는 바와 같이 종래의 저항-커패시터 발진회로(100)는 온도, 전압 및 공정에 민감하게 반응하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 공정, 온도 및 전압 레벨의 변화에 덜 민감한 주파수 신호를 발생하는 저항-커패시터 발진회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 저항-커패시터 발진 회로는 지연부, 커패시터, 저항 소자 및 제 1 제어부를 구비한다.
지연부는 입력단으로 입력되는 신호를 지연시켜 출력한다. 저항부는 상기 지연부의 입력단과 제 1노드 사이에 연결된다. 커패시터는 상기 지연부의 출력단과 상기 제 1 노드 사이에 연결된다. 저항 소자는 상기 지연부의 입력단과 출력 노드 사이에 연결된다.
제 1 제어부는 상기 지연부의 출력단과 상기 출력 노드 사이에 연결된다. 상기 출력 노드를 통하여 주파수 신호가 발생된다.
상기 지연부는 직렬 연결되는 제 1및 제 2 인버터들을 구비하며, 상기 제 1 인버터의 문턱 전압은 공급 전압의 1/2이다. 상기 제1인버터 및 제2인버터의 지연시간은 상기 저항 소자 및 상기 커패시터에 의해서 결정되는 시정수보다 작다.
상기 저항부의 저항은 상기 입력단과 상기 제 1 노드 사이의 전압 레벨에 반비례하며, 상기 저항부의 온도에 반비례한다. 상기 저항부의 저항에 비례하여 상기 주파수 신호의 주파수가 변화한다.
상기 저항부는 트랜스미션 게이트이며, 상기 트랜스미션 게이트는 항상 턴-온 상태이다. 상기 커패시터의 용량이 변화함에 따라 상기 주파수 신호의 주파수가 변화된다.
상기 저항 소자의 저항 크기가 변화함에 따라 상기 주파수 신호의 주파수가 변화된다. 상기 저항-커패시터 발진 회로는 저항부와 상기 커패시터 사이에 퓨즈회로를 더 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 저항-커패시터 발진 회로는 지연부, 복수개의 저항부들, 커패시터들, 저항 소자 및 제 1 제어부를 구비한다.
지연부는 입력단으로 입력되는 신호를 지연시켜 출력한다. 복수개의 저항부들은 상기 지연부의 입력단과 대응되는 복수개의 제 1노드들 사이에 병렬로 연결된다. 커패시터들은 상기 지연부의 출력단과 상기 대응되는 제 1 노드들 사이에 병렬로 연결된다.
저항 소자는 상기 지연부의 입력단과 출력 노드 사이에 연결된다. 제 1 제어부는 상기 지연부의 출력단과 상기 출력 노드 사이에 연결된다. 상기 출력 노드를 통하여 주파수 신호가 발생된다.
상기 제 1 제어부는 상기 지연부의 출력단에 연결되는 제 3 인버터, 상기 제 3 인버터의 출력 및 소정의 지연 신호를 반전 논리곱하는 반전 논리곱 수단 및 상기 반전 논리곱 수단의 출력을 반전시켜 상기 주파수 신호로서 출력하는 제 4 인버터를 구비한다.
상기 저항-커패시터 발진회로는 입력 신호를 반전하여 출력하는 제 5 인버터, 상기 지연부의 입력단에 제 1단이 연결되고 접지 전압에 제 2단이 연결되며 상기 제 5 인버터의 출력을 게이트로 수신하는 트랜지스터 및 상기 제 5 인버터의 출 력을 반전하여 상기 지연 신호로서 출력하는 제 6 인버터를 더 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도2는 본 발명의 실시예에 따른 저항-커패시터 발진회로를 개략적으로 나타내는 블록도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 저항-커패시터 발진 회로(200)는 지연부(205), 저항부(260), 커패시터(240), 저항 소자(250) 및 제 1 제어부(225)를 구비한다.
지연부(205)는 입력단(N_C1)으로 입력되는 신호(미도시)를 지연시켜 출력한다. 저항부(260)는 지연부(205)의 입력단(N_C1)과 제 1노드(N1) 사이에 연결된다. 커패시터(240)는 지연부(205)의 출력단(N_C2)과 제 1 노드(N1) 사이에 연결된다. 저항 소자(250)는 지연부(205)의 입력단(N_C1)과 출력 노드(NOUT) 사이에 연결된다.
제 1 제어부(225)는 지연부(205)의 출력단(N_C2)에 연결되는 제 3 인버터(230), 제 3 인버터(230)의 출력 및 소정의 지연 신호(DS)를 반전 논리곱하는 반전 논리곱 수단(233) 및 반전 논리곱 수단(233)의 출력을 반전시켜 주파수 신호(FOUT)로서 출력하는 제 4 인버터(235)를 구비한다.
출력 노드(NOUT)를 통하여 주파수 신호가 발생된다. 지연부(205)는 직렬 연결되는 제 1및 제 2 인버터들(210, 220)을 구비한다.
저항-커패시터 발진회로(200)는 입력 신호(IN)를 반전하여 출력하는 제 5 인버터(273), 지연부(205)의 입력단(N_C1)에 제 1단이 연결되고 접지 전압(GND)에 제 2단이 연결되며 제 5 인버터(273)의 출력을 게이트로 수신하는 트랜지스터(275) 및 제 5 인버터(273)의 출력을 반전하여 지연 신호(DS)로서 출력하는 제 6 인버터(277)를 더 구비한다.
본 발명에 따른 저항-커패시터 발진회로(200)의 주파수가 결정되는 과정을 설명하면 다음과 같다. 본 발명에 따른 저항-커패시터 발진회로(200)의 주파수가 결정되는 과정을 설명하는데 있어서는 다음과 같은 가정이 요구된다.
첫째, 제1인버터(230)의 문턱전압(inverter threshold voltage: switching point)은 VDD/2이다. 여기서, VDD는 전원 전압이다. 둘째, 인버터들(210, 220, 230, 235)의 지연시간(inverter propagation delay time)은 저항 소자(250) 및 커패시터(240)에 의해서 결정되는 시정수보다 작다.
본 발명은 도 1의 종래의 발진회로(100) 구조에서 N_C1노드 바로 밑에 저항부(260)를 첨가한다. 여기서, 저항부(260)는 트랜스미션 게이트이며, 상기 트랜스미션 게이트는 항상 턴-온 상태이다.
도 2의 발진 회로(200)는 턴 온 상태의 트랜스미션 게이트에 의하여 도 2의 지연부(205)의 입력단(N_C1)의 전압 레벨이 3/2*VDD에서 1/2*VDD까지 방전되는 동안 트랜스미션 게이트(260)의 게이트-소오스 전압이 감소하여 문턱전압에 가까워짐 에 따라 턴 온-저항이 급격히 커지는 구간이 존재함을 이용한다.
이 구간에서는 입력단(N_C1)의 전압 레벨이 빠르게 제 1 인버터(230)의 스위칭 포인트로 방전된다. 트랜스미션 게이트(260)의 턴 온-저항은 다음 수학식으로 표현될 수 있다.
Ron = {1/ Kn * [Vgs - Vthn]} // {1/ Kp * [Vsg - |Vthp|]}
여기서, Kn 및 Kp는 각각 트랜스미션 게이트(260)를 구성하는 엔모스 트랜지스터(미도시)와 피모스 트랜지스터(미도시)에서의 캐리어의 이동도를 나타내며, Vthn 은 엔모스 트랜지스터의 문턱 전압, Vthp는 피모스 트랜지스터의 문턱 전압, Vgs 및 Vsg는 각각 엔모스 트랜지스터 및 피모스 트랜지스터의 게이트-소스 사이의 전압을 의미한다.
위 식에서 보이는 바와 같이 턴 온-저항은 트랜스미션 게이트의 트랜지스터의 게이트-소오스간 전압(Vgs, Vsg)에 반비례하고, 캐리어의 이동도(Kp, Kn)에 반비례한다. 즉, 턴 온 저항은 온도 및 전압과 반비례한다. 본 발명에 따른 저항-커패시터 발진회로(200)는 트랜스미션 게이트의 이러한 특성을 이용한 것이다
항상 턴-온 시켜놓은 트랜스미션 게이트(260)를 지연부(205)의 입력단( N_C1)과 커패시터(340) 사이에 부가시켜 놓은 저항-커패시터 발진회로(200)의 경우, 턴 온-저항이 급격히 증가하는 구간에서 입력단(N_C1)의 전압 레벨이 제1인버터(210)의 문턱전압 이상으로 올라감으로써 제2인버터(220)의 출력이 0V에서 전원전압(VDD)으로 상승한다.
커패시터(240)에 충전되어 있는 전하량은 일정하게 보존되므로 트랜스미션 게이트(260)와 커패시터(240)를 연결하는 제 1 노드(N1)의 전압은 3/2*VDD까지 전이하게 되고, 턴 온 되어 있는 트랜스미션 게이트(260)를 통해 입력단(N_C1)의 전압 또한 3/2*VDD까지 증가한다.
제1인버터(210) 및 제2인버터(220)의 출력은 1 제어부(225)를 통과한 후 0V로 발생되며 저항 소자(250)에 의하여 입력단(N_C1)에 있는 전하는 저항 소자(250) 및 커패시터(240)에 의해서 결정되는 시정수의 기울기로 접지 전압(GND)으로 흐르게 된다.
입력단(N_C1)의 전하가 접지 전압(GND)으로 흐르는 과정에 있어서, 트랜스미션 게이트(260)의 게이트-소오스간 전압이 문턱전압에 가까워짐에 따라, 트랜스미션 게이트(260)의 턴 온-저항은 수학식 1에 따라 저항 값이 급격히 커지는 구간이 존재하며, 이 구간에서는 저항 소자(250)에 의하여 입력단(N_C1)의 전압 레벨이 빠르게 낮아진다.
따라서, 입력단(N_C1)의 전압 레벨은 종래의 발진회로(100)보다 빠르게 제1인버터(210)의 문턱 전압에 도달함으로써, 제2인버터(220)의 출력은 전원 전압(VDD) 레벨에서 0V로 전이하고, 트랜스미션 게이트(260)와 커패시터(240)를 연결하는 제 1노드(N1)의 전압레벨 또한 커패시터(240)의 전하량 보존의 법칙에 의해 -1/2*VDD로 전이한다.
이와 같은 동작으로 인해 종래의 발진회로(100)보다 본 발명의 실시예에 따른 저항-커패시터 발진회로(200)는 출력되는 주파수 신호(FOUT)의 주기 폭이 작게 결정되며, 턴-온 되어 있는 트랜스미션-게이트(260)를 추가하는 것은 결국 주파수 신호(FOUT)의 주파수의 증가를 가져온다.
또한, 종래의 발진 회로(100)는 온도나 전압 레벨이 낮아지면 주파수도 감소하는데, 본 발명의 발진 회로(200)는 온도나 전압 레벨이 낮아지면 트랜스미션 게이트(260)의 저항이 커지고, 저항의 증가에 의하여 주파수 신호(FOUT)의 주파수도 증가되므로 주위 환경의 영향을 덜 받는다.
반대로, 종래의 발진 회로(100)는 온도나 전압 레벨이 높아지면 주파수도 증가하는데, 본 발명의 발진 회로(200)는 온도나 전압 레벨이 높아지면 트랜스미션 게이트(260)의 저항이 작아지고, 저항의 감소에 의하여 주파수 신호(FOUT)의 주파수도 감소되므로 역시 주위 환경의 영향을 덜 받는다.
이러한 원리에 의하여 발진 회로(200)가 주위의 환경의 영향을 덜 받을 수 있을 뿐 아니라 트랜스미션 게이트(260)의 저항을 조절함으로써 주파수 신호(FOUT)가 원하는 주파수를 가지도록 할 수도 있다.
다시 설명하면, 본 발명에 의한 발진회로(200)의 주파수 신호(FOUT)의 주파수를 원하는 주파수로 맞추는 경우, 위 수학식 1에서 나타난 트랜스미션 게이트(260)의 특성(온도가 높아질수록, 전원전압의 전압 레벨이 높아질수록 트랜스미션 게이트(260)의 온-저항은 작아진다는 특성)으로 인해, 입력단(N_C1)의 전압 레벨이 더 느리게 감소된다.
이에 따라 주파수 신호(FOUT)의 반주기가 크게형성되고 원하는 주파수와 비교할 때 주파수 신호(FOUT)의 주파수가 낮아지게 된다.
즉, 본 발명에 따른 발진회로(200)는 종래의 발진회로(100)와 비교해 볼 때, 온도 및 전압의 변화와 반대의 기울기를 갖는 주파수 신호(FOUT)의 주파수를 얻을 수 있다. 즉, 주파수 신호(FOUT)의 반주기를 결정하는 펄스의 폭을 조절함으로써 온도 및 전원전압에 덜 민감한 주파수 신호(FOUT)를 발생할 수 있다.
도3은 본 발명의 다른 실시예에 따른 발진회로를 개략적으로 나타내는 블록도이다. 도 3의 본 발명의 다른 실시예에 따른 저항-커패시터 발진회로(300)는 지연부(305), 복수개의 저항부들(360-1~360-n), 커패시터들(340-1~340-n), 저항 소자(350) 및 제 1 제어부(325)를 구비한다.
지연부(305)는 입력단(N_C1)으로 입력되는 신호(미도시)를 지연시켜 출력한다. 복수개의 저항부들(360-1~360-n)은 지연부(305)의 입력단(N_C1)과 대응되는 복수개의 제 1노드들(N1-1~N1-n) 사이에 병렬로 연결된다. 커패시터들(340-1~340-n)은 지연부(305)의 출력단(N_C2)과 대응되는 제 1노드들(N1-1~N1-n) 사이에 병렬로 연결된다.
저항 소자(350)는 지연부(305)의 입력단(N_C1)과 출력 노드(NOUT) 사이에 연결된다. 제 1 제어부(325)는 지연부(305)의 출력단(N_C2)과 출력 노드(NOUT) 사이에 연결된다. 출력 노드(NOUT)를 통하여 주파수 신호(FOUT)가 발생된다.
제 1 제어부(325)는 지연부(305)의 출력단(N_C2)에 연결되는 제 3 인버터(330), 제 3 인버터(330)의 출력 및 소정의 지연 신호(DS)를 반전 논리곱하는 반전 논리곱 수단(385) 및 반전 논리곱 수단(385)의 출력을 반전시켜 주파수 신호(FOUT)로서 출력하는 제 4 인버터(390)를 구비한다.
저항-커패시터 발진회로(300)는 입력 신호(IN)를 반전하여 출력하는 제 5 인버터(370), 지연부(305)의 입력단(N_C1)에 제 1단이 연결되고 접지 전압(GND)에 제 2단이 연결되며 제 5 인버터(370)의 출력을 게이트로 수신하는 트랜지스터(375) 및 제 5 인버터(370)의 출력을 반전하여 지연 신호(DS)로서 출력하는 제 6 인버터(380)를 더 구비한다.
지연부(305)는 직렬 연결되는 제 1및 제 2 인버터들(310, 320)을 구비하며, 제 1 인버터(310)의 문턱 전압은 전원 전압의 1/2이다. 복수개의 저항부들(360-1~360-n)은 각각 트랜스미션 게이트이며, 트랜스미션 게이트는 항상 턴-온 상태이다.
도 3의 발진 회로(300)는 지연부(305)의 입력단(N_C1)과 출력단(N_C2) 사이에 연결되는 저항부들(360-1~360-n)과 커패시터들(340-1~340-n)이 복수 개라는 점을 제외하고는 도 2의 발진 회로(200)와 동일하게 동작한다.
복수개의 커패시터들(340-1~340-n)의 용량 비를 적절히 조절함으로써 출력 노드(NOUT)에서 출력되는 주파수 신호(FOUT)의 반주기 나타내는 클럭의 펄스 폭을 조절할 수 있다.
입력단(N_C1)의 레벨이 제1인버터(310)의 전환시점(스위칭 포인트) 이상 올라가면 제2인버터(320)의 출력이 OV에서 전원전압(VDD) 레벨로 전이한다. 커패시터들(340-1~340-n)에 충전되어 있는 전하는 일정하게 보존되므로 제 1노드들(N1-1~N1-n)의 전압 레벨은 3/2*VDD까지 증가하게 되고 턴 온 된 트랜스미션 게이트들에 의해서 입력단(N_C1)의 전압 레벨 또한 3/2*VDD까지 증가한다.
제1인버터(310), 제2인버터(320), 제3인버터(330) 및 반전 논리곱 수단(385)을 통과한 신호에 응답하여 동작하는 제4인버터(390)의 출력은 0V로 나타나며 저항 소자(350)에 의하여 입력단(N_C1)의 전하는 저항 소자(350)와 ??커패시터들(340-1~340-n)에 의하여 결정되는 시정수의 기울기로 접지 전압(GND)으로 흐르게 된다.
전하가 접지전압(GND)으로 흐르는 과정에 있어, 트랜스미션 게이트의 턴 온-저항이 급격하게 커지는 구간이 존재하며, 이 구간에서 저항 소자(350)에 의하여 입력단(N_C1)의 전압 레벨이 빠르게 0V 레벨로 낮아진다.
따라서, 입력단(N_C1)의 전압 레벨은 종래의 발진회로(100)보다 빠르게 제1인버터(310)의 문턱 전압에 도달함으로써, 제2인버터(320)의 출력은 전원 전압(VDD) 레벨에서 0V로 전이하고, 트랜스미션 게이트들(360-1~360-n)과 커패시터들(340-1~340-n)을 연결하는 제 1노드들(N1-1~N1-n)의 전압레벨 또한 커패시터들(340-1~340-n)의 전하량 보존의 법칙에 의해 -1/2*VDD로 전이한다.
이와 같은 동작을 통해 종래의 발진회로(100)보다 도 3의 발진 회로(300)의 주파수 신호(FOUT)의 클럭의 주기 폭이 작게 결정되므로, 트랜스미션 게이트를 추가하는 것은 주파수 신호(FOUT)의 주파수를 증가시킨다.
발진회로(300)의 입력단(N_C1)과 출력단(N_C2)_ 사이에 저항부들(360-1~360-n), 즉 트랜스미션 게이트를 부가하는 것은 주파수 신호(FOUT)의 주파수의 증가시킨다. ,
전류 구동 능력이 감소하는 공정이나 저온, 낮은 전압 조건하에서 동작하는 트랜스미션 게이트의 턴 온-저항이 커지는 특성은 발진 회로의 주파수 신호(FOUT) 의 반주기가 더욱 작게 결정되도록 하므로 이로 인하여 주파수 신호(FOUT)의 주파수가 높게 결정된다.
반대로, 전류 구동 능력이 증가하는 공정이나 고온, 높은 전압 조건하에서 동작하는 트랜스미션 게이트의 턴 온-저항이 작아지는 특성은 발진 회로의 주파수 신호(FOUT)의 반주기가 더욱 크게 결정되도록 하므로 이로 인하여 주파수 신호(FOUT)의 주파수가 낮게 결정된다.
즉 기존의 저항-커패시터 발진회로(100)의 구조에 트랜스미션 게이트를 부가함으로써 공정, 온도, 전압에 덜 민감한 주파수 신호(FOUT)를 발생할 수 있을 뿐만 아니라 공정, 온도, 전압에 관해 특정 기울기를 가지는 주파수 신호(FOUT)의 생성도 가능하다.
도4는 본 발명의 또 다른 실시예에 의한 저항-커패시터 발진회로를 나타내는 회로도이다.
도 4의 발진 회로(400)는 도3의 발진 회로(300)의 각각의 트랜스미션 게이트들과 각각의 커패시터들(340-1~340-n) 사이에 각각 퓨즈회로들(F1-1~F1-n)을 더 구비한다는 점을 제외하면 나머지 회로 구조 및 동작은 도 3의 발진 회로(300)와 동일하다.
도 4의 발진 회로(400)는 퓨즈회로들(F1-1~F1-n)의 온-오프 동작을 이용하여 입력단(N_C1)과 출력단(N_C2) 사이에 연결되는 저항부들(360-1~360-n)과 커패시터들(340-1~340-n)의 수를 변화시킴으로써, 발진 회로(400)의 주파수 신호(FOUT)의 주파수를 변화시킬 수 있다.
도 4의 발진 회로(400)는 이러한 동작을 통하여 제조 공정, 온도 및 전압 레벨에 덜 민감한 주파수 신호를 얻을 수 있을 뿐만 아니라 특정 기울기를 갖는 주파수 신호를 얻을 수 있다. 퓨즈 회로들(F1-1~F1-n)에 의한 동작을 제외하면 도 4의 발진 회로(400)의 동작은 도 3의 발진 회로(300)의 동작과 동일하므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 한다.
상술한 바와 같이, 트랜스미션 게이트가 추가된 저항-커패시터 발진회로는 제조 공정, 온도 및 전압에 덜 민감한 주파수 신호를 발생할 수 있는 장점이 있다. 또한, 출력되는 주파수 신호가 특정 한 기울기를 가지도록 할 수 있는 장점이 있다.

Claims (24)

  1. 입력단으로 입력되는 신호를 지연시켜 출력하는 지연부 ;
    상기 지연부의 입력단과 제 1노드 사이에 연결되는 저항부 ;
    상기 지연부의 출력단과 상기 제 1 노드 사이에 연결되는 커패시터;
    상기 지연부의 입력단과 출력 노드 사이에 연결되는 저항 소자 ; 및
    상기 지연부의 출력단과 상기 출력 노드 사이에 연결되는 제 1 제어부를 구비하며, 상기 출력 노드를 통하여 주파수 신호가 발생되는 것을 특징으로 하는 저항-커패시터 발진회로.
  2. 제 1항에 있어서, 상기 지연부는,
    직렬 연결되는 제 1및 제 2 인버터들을 구비하며, 상기 제 1 인버터의 문턱 전압은 전원 전압의 1/2인것을 특징으로 하는 저항-커패시터 발진 회로..
  3. 제2항에 있어서,
    상기 제1인버터 및 제2인버터의 지연시간은 상기 저항 소자 및 상기 커패시터에 의해서 결정되는 시정수보다 작은 것을 특징으로 하는 저항-커패시터 발진회로.
  4. 제1항에 있어서, 상기 저항부의 저항은,
    상기 입력단과 상기 제 1 노드 사이의 전압 레벨과 반비례하여 변화하는 것을 특징으로 하는 저항-커패시터 발진회로.
  5. 제1항에 있어서, 상기 저항부의 저항은,
    상기 저항부의 온도와 반비례하여 변화하는 것을 특징으로 하는 저항-커패시터 발진회로.
  6. 제 1항에 있어서,
    상기 저항부의 저항과 비례하여 상기 주파수 신호의 주파수가 변화하는 것을 특징으로 하는 저항-커패시터 발진회로.
  7. 제1항에 있어서, 상기 저항부는,
    트랜스미션 게이트이며, 상기 트랜스미션 게이트는 항상 턴-온 상태인 것을 특징으로 하는 저항-커패시터 발진회로.
  8. 제1항에 있어서,
    상기 커패시터의 용량이 변화함에 따라 상기 주파수 신호의 주파수가 변화되는 것을 특징으로 하는 저항-커패시터 발진회로
  9. 제1항에 있어서,
    상기 저항 소자의 저항 크기가 변화함에 따라 상기 주파수 신호의 주파수가 변화되는 것을 특징으로 하는 저항-커패시터 발진회로.
  10. 제1항에 있어서,
    상기 저항부와 상기 커패시터 사이에 퓨즈회로를 더 구비하는 것을 특징으로 하는 저항-커패시터 발진회로.
  11. 제1항에 있어서, 상기 제 1 제어부는,
    상기 지연부의 출력단에 연결되는 제 3 인버터 ;
    상기 제 3 인버터의 출력 및 지연 신호를 반전 논리곱하는 반전 논리곱 수단 ; 및
    상기 반전 논리곱 수단의 출력을 반전시켜 상기 주파수 신호로서 출력하는 제 4 인버터를 구비하는 것을 특징으로 하는 저항-커패시터 발진회로.
  12. 제11항에 있어서,
    입력 신호를 반전하여 출력하는 제 5 인버터 ;
    상기 지연부의 입력단에 제 1단이 연결되고 접지 전압에 제 2단이 연결되며 상기 제 5 인버터의 출력을 게이트로 수신하는 트랜지스터 ; 및
    상기 제 5 인버터의 출력을 반전하여 상기 지연 신호로서 출력하는 제 6 인버터를 더 구비하는 것을 특징으로 하는 저항-커패시터 발진회로.
  13. 입력단으로 입력되는 신호를 지연시켜 출력하는 지연부 ;
    상기 지연부의 입력단과 대응되는 복수개의 제 1노드들 사이에 병렬로 연결 되는 복수개의 저항부들 ;
    상기 지연부의 출력단과 상기 대응되는 제 1 노드들 사이에 병렬로 연결되는 커패시터들;
    상기 지연부의 입력단과 출력 노드 사이에 연결되는 저항 소자 ; 및
    상기 지연부의 출력단과 상기 출력 노드 사이에 연결되는 제 1 제어부를 구비하며, 상기 출력 노드를 통하여 주파수 신호가 발생되는 것을 특징으로 하는 저항-커패시터 발진회로.
  14. 제 13항에 있어서, 상기 지연부는,
    직렬 연결되는 제 1및 제 2 인버터들을 구비하며, 상기 제 1 인버터의 문턱 전압은 전원 전압의 1/2인것을 특징으로 하는 저항-커패시터 발진 회로..
  15. 제14항에 있어서,
    상기 제1인버터 및 제2인버터의 지연시간은 상기 저항 소자 및 상기 커패시터에 의해서 결정되는 시정수보다 작은 것을 특징으로 하는 저항-커패시터 발진회로.
  16. 제13항에 있어서, 상기 복수개의 저항부들의 저항은,
    상기 입력단과 상기 대응되는 제 1 노드들 사이의 전압 레벨과 반비례하여 변화하는 것을 특징으로 하는 저항-커패시터 발진회로.
  17. 제13항에 있어서, 상기 복수개의 저항부들의 저항은,
    상기 저항부들의 온도와 반비례하여 변화하는 것을 특징으로 하는 저항-커패시터 발진회로.
  18. 제 13항에 있어서,
    상기 복수개의 저항부들의 각각의 저항의 크기에 비례하여 상기 주파수 신호의 주파수가 변화하는 것을 특징으로 하는 저항-커패시터 발진회로.
  19. 제13항에 있어서, 상기 복수개의 저항부들은 각각,
    트랜스미션 게이트이며, 상기 트랜스미션 게이트는 항상 턴-온 상태인 것을 특징으로 하는 저항-커패시터 발진회로.
  20. 제13항에 있어서,
    상기 복수개의 커패시터들의 용량이 변화함에 따라 상기 주파수 신호의 주파수가 변화되는 것을 특징으로 하는 저항-커패시터 발진회로
  21. 제13항에 있어서,
    상기 저항 소자의 저항 크기가 변화함에 따라 상기 주파수 신호의 주파수가 변화되는 것을 특징으로 하는 저항-커패시터 발진회로.
  22. 제13항에 있어서, 상기 제 1 제어부는,
    상기 지연부의 출력단에 연결되는 제 3 인버터 ;
    상기 제 3 인버터의 출력 및 지연 신호를 반전 논리곱하는 반전 논리곱 수단 ; 및
    상기 반전 논리곱 수단의 출력을 반전시켜 상기 주파수 신호로서 출력하는 제 4 인버터를 구비하는 것을 특징으로 하는 저항-커패시터 발진회로.
  23. 제22항에 있어서,
    입력 신호를 반전하여 출력하는 제 5 인버터 ;
    상기 지연부의 입력단에 제 1단이 연결되고 접지 전압에 제 2단이 연결되며 상기 제 5 인버터의 출력을 게이트로 수신하는 트랜지스터 ; 및
    상기 제 5 인버터의 출력을 반전하여 상기 지연 신호로서 출력하는 제 6 인버터를 더 구비하는 것을 특징으로 하는 저항-커패시터 발진회로.
  24. 제13항에 있어서,
    상기 복수개의 저항부들과 대응되는 커패시터들 사이에 각각 퓨즈회로를 더 구비하는 것을 특징으로 하는 저항-커패시터 발진회로.
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