JPH03285333A

JPH03285333A - 半導体集積回路装置

Info

Publication number: JPH03285333A
Application number: JP2082942A
Authority: JP
Inventors: Hiroshi Gomi; 五味　浩
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-31
Filing date: 1990-03-31
Publication date: 1991-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「発明の目的コ（産業上の利用分野）この発明は、多層配線構造による半導体装置回路装置に
関する。

（従来の技術）近年の半導体集積回路装置にあっては、製造プロセスで
の微細加工技術の進歩により高集積化が進み、より多く
の回路を同一チップに形成できるようになってきた。ま
た、半導体素子の形成技術の進歩により、従来ディスク
リートの部品で構成していた回路を半導体素子化して、
同一チップ上に実装できるようになってきた。一方、種
々の製品は多機能化、高機能化が進んできており、これ
に伴って回路基板の小型軽量化、高密度実装及び低価格
化が要求されるようになった。その結果、回路基板に搭
載される半導体集積回路装置の高集積化、低価格化の要
求が一段と高まっている。

しかし、従来の半導体集積回路装置の製造技術では、高
集積化の実現には半導体チップの面積増大を伴うので、
コスト増大が免れず、低価格化は極めて困難となってい
る。また、多数の機能別回路、特に高周波回路を含めて
同一チップ上に形成する場合には、回路間で信号漏れに
よる悪影響が生じないように四路配線間の距離をある程
度離さなければならず、このことがチップ面積縮小の妨
げとなっている。さらに、高集積化に伴って当然の如く
消費電力が増大するが、標準化されたパッケージの許容
電力範囲内に入らなくなった場合には、特別のパッケー
ジを製造する必要があり、このことはコスト増大の原因
となる。逆にいえば、標準化パッケージに許容電力範囲
内に収めることは高集積化の阻害要因となる。

以下、具体的な例をあげて説明する。

従来の半導体集積回路装置における回路配線では、第２
図（ａ）に示すように同層配線面Ａ上に互いに隣接平行
する伝送ラインＬ、、Ｌ２を配線する場合、あるいは第
３図（ａ）に示すように回路配線面積を縮小するたわに
２層配線構造とし、各層配線面Ａ、Ｂ上に互いに隣接平
行する伝送ラインＬ、、Ｌ２を配線する場合がある。こ
のように隣接平行する伝送ラインを配線するとライン間
に寄生容量が発生してしまう。このような寄生容量が発
生すると、特に互いに隣接する２つの伝送ラインのうち
、いずれか一方がＡＣ（交流信号）伝送ラインであった
場合には、その寄生容量を介して他方のラインに不要な
信号成分が漏洩（クロストーク）して回路性能を損ねる
という問題が起こりやすい。また、互いに隣接する伝送
ラインについて・１′行配線される距離が長い場合には
、ライン間の寄生容量が一段と増加し、漏洩も増大して
回路性能に多大な悪影響を及ぼすことになる。

このため、従来では、ＡＣ伝送ラインに流れる信号成分
が隣接する他の伝送ラインに漏洩しないように、第２図
（ａ）の場合には伝送ラインＬ＋Ｌ２の間隔を広くする
ことによって伝送ラインＬ、、Ｌ、間の寄生容量を減ら
すか、同図（ｂ）に示すようにＤＣあるいはＧＮＤの基
準電位となる伝送ラインＬ、を挿入することによって、
漏洩しても問題のないレベルにり、、Ｌ２間の寄生容量
を減らすようにしていた。また、第３図（ａ）の場合に
は、同図（ｂ）に示すように伝送ラインＬｌ、Ｌ２の重
なりを減らすか、またはなくすようにすることによって
伝送ラインＬ、、Ｌ２を離すようにしていた。

しかしながら、高集積化のためには限られた面積の中に
、かつ多（のＡＣ伝送ラインを配線しなければならない
ので、各伝送ラインを隣接伝送ラインと十分な間隔をも
って配線させることはできない。極力満足させようとす
れば、パターン面積が増大していくことになる。また、
第２図（ｂ）に示したように同層面Ａ上で伝送ラインＬ
ＩＬ２の他に第３の伝送ラインＬ、を配線することは、
伝送ラインＬ、、Ｌ２の間隔を狭くできるものの、結局
はパターン面積の増大につながるため、好ましくない。

ところで、甲導体集積回路装置では、多段に直流結合す
ると回路の直流動作点が素子のばらつきによって変動す
るので、余り多段接続することはできない。そのために
交流結合が多く用いられ、コンデンサが不ロ■欠となっ
ている。

一般に、コンデンサを半導体チップ上に形成する場合、
第４図に示すように、Ｐ形基板１ｏにエピタキシャルの
Ｎ層１１を拡散し、さらにこのＮ！Ｉ！１１１にＮ゛層
を拡散して半導体電極１２を形成した後、その上面に絶
縁層１３を形成する。そして、絶縁層１３の一部に半導
体電極１２とその端部でコンタクトするためのスルーホ
ール１６を形成した後、その上面にスルーホール１６を
介して接続される伝送ライン１４を形成すると共に、こ
の伝送ライン１４と接触しないようにして半導体電極１
２の半導体電極と対向する位置に金属電極１５を形成す
る。すなわち、半導体電極１２と金属電極１５に挾まれ
た部分が絶縁層１３を誘電体とするコンデンサを構成す
る。

しかしながら、上記構造のコンデンサを形成するには電
極に一定の面積が必要であり、容量値が大きければそれ
に比例して広い面積が必要である。

第４図の例でいえば、半導体電極１２に対面する金属電
極１５の部分は広い面積を必要とし、一般にトランジス
タ、抵抗の素子と比較してチ・ノブ上広い面積を占有す
る。一方、この金属電極１５の上に例えば２層目に伝送
ラインを配線すると、２層目の伝送ラインと金属電極１
５が平行して長（の伝送ラインと金属電極１５との間に
寄生容量が発生し、この寄生容量を介して不要に信号が
２層口の伝送ラインに漏れたり、コンデンサに漏れたり
して性能を（ｉねることが多い。このために、従来では
コンデンサの形成部分の上は配線を避けるか、性能を損
ねない伝送ラインに限定して配線している。従来ては、
このような制約がチップ面積を大きくするまたは小さく
できない要因となっている。特に、交流結合回路がある
以上、できるだけチップ面積を少なくすることが望まし
い。

上記のことはコンデンサに限らず、他の素子、例えばト
ランジスタや抵抗の形成部分ても同様である。

第９図は従来の１層配線によるトランジスタ及び抵抗の
素子形成部分を断面して示すもので、３１はＰ形基板、
３２は埋め込み層、３３．３７はエピタキシャル層で、
３３はトランジスタのコレクタ領域であり、３７は抵抗
領域３８とＰ形基板３１との分Ｍ　６／ｉ域である。３
４はコレクタコンタクト領域、３５はベース領域、３６
はエミ・ツタ領域である。３９はトランジスタ、抵抗な
ど基板上に形成される半導体素子と１層目配線間の絶縁
層である。４０，４２，４４．４６はそれぞれ１層目に
形成される伝送ラインであり、４１はコレクタ電極、４
２ａはベース電極、４３はエミ・ツタ領域である。４５
．４６は抵抗領域３８の端子電極である。この図ではト
ランジスタのエミ・ツタ電極４３と抵抗領域３８の一方
の電極４５とが１層配線４４によって接続されている。

このような箇所においては、トランジスタの形成部上に
交流ら号伝送ラインを配線することができない。このた
め、配線引き回しが必然的に多くなり、チップ面積が増
大してしまう。

次に、消費電力について考えてみると、一般に、回路ブ
ロックはそれぞれの持つ機能によって信号処理に必要な
ダイナミックレンジが決まる。したがって、ダイナミッ
クレンジは回路によって異なるのが普通である。電力的
には所定の余裕をもった最小のダイナミックレンジが望
ましい。必要以上の電源電圧は電力の無駄になる。つま
り、最適の電源電圧で回路ブロックを構成すると効率の
良い消費電力になる。一般的に小信号を増幅する回路ブ
ロックは比較的低い電源電圧で済むが、スピーカ、ＣＲ
Ｔ　（ブラウン管）、モータ等を駆動する出力ブロック
は比較的高い電源電圧を特徴とする特に高集積化は多く機能を有する回路ブロックを内蔵す
るが、この回路ブロック数が増加するに従って最適とす
る電源電圧の種類も増えることになる。しかし、同一チ
ップ上で構成するには、供給する電源電圧端子を一つす
ることが望ましいため、従来ては供給する電源電圧を各
回路ブロックが要求する最適電源電圧のうちで最も高い
ものに合わせて設定される。したがって、外部より供給
する電源電圧より低い電圧で済む回路ブロックにとって
は必を以上に電力消費となる。

第１２図に従来の回路構成を示す。第１２図において、
回路ブロックＮ、、Ｎ２．Ｎ、は基準電源電圧ＶＣ（と
７！京アースＧＮＤの間にそれぞれパラレルに接続され
る。この構成において、もし、回路ブロックＮ１が最も
高い電源電圧を必要とするならば、回路ブロックＮ、、
Ｎ２には必要以上の電源電圧を加えることになり、無駄
の消費電力を生ずることになる。

（発明が解決しようとしている課８）以上のように従来の半導体集積回路装置にあっては、高
集積化が即チップ面積の増大となるため、コスト上昇を
免れず、また消費電力が増大して高集積化が困難であっ
た。また標準化したパッケージに収納する場合には、許
容電力値内に入らないなどの問題も生じている。

そこで、この発明は上記の問題を解決するためになされ
たもので、その第１の目的とするところは、回路配線間
の漏れの低減を図り、かつ配線配置の面積を相対的に増
やさずに高集積化を実現できる半導体集積回路装置を提
供することにあり、第２の目的とするところは、低消費
電力化を実現できる半導体集積回路装置を提供すること
にある。

［発明の構成〕（課題を解決するための手段）上記目的を達成するためにこの発明に係る半導体集積回
路装置は、素子が形成される半導体チップ上に少なくとも１つの中
間配線層を有する複数の配線層を形成するものであって
、その中間配線層の下側の配線層と上側の配線層に互い
に近接する第１、第２の伝送ラインを配線するとき、前
記中間配線層には前記上側、下側配線層の各伝送ライン
にそれぞれ対向する区域を少なくとも一部含むように低
インピーダンスの第３の伝送ラインを配線するようにし
たことを第１の特徴とし、さらに第１の特徴とする構成に加えて、基準電源ライン
と、基準アースラインと、中間電源ラインと、それぞれ
所定の機能を有する第１、第２の回路ブロックと、前記
基準電源ライン及び基準アースライン間電圧の中間電圧
を発生して前記中間相ＷＡラインに出力する中間電源囲
路ブロックとを具備し、前記第１の回路ブロックの電源
ラインを前記基準電源ラインに接続し、そのアースライ
ンを前記中間電源ラインに接続し、前記第２の回路ブロ
ックの２８　Ｊ！ラインを前記中間電源ラインに接続し
、そのアースラインを前記基準アースラインに接続して
集積化するようにしたことを第２の特徴とする。

（作用）上記第１の特徴とする構成では、第１の伝送ラインと第
２の伝送ラインとの間に配線される低インピーダンスの
第３の伝送ラインが交流的に遮断的効果を発揮するので
、異層ライン間の影響が低減し、第１及び第２の伝送ラ
インを近接して配線することができ、これによって回路
配線間の漏れの低減を図り、かつ配線配置の面積を相対
的に増やさずに高集積化を実現することができる。

上記第２の特徴する構成では、第１及び第２の回路ブロ
ックを多段型に接続し、中間電源回路ブロックで第１の
回路ブロックのアースライン、第２の回路ブロックの電
源ラインとなる中間電源ラインの電位を設定しているの
で、回路電流を有効に使用することができ、これによっ
て低消費電力化を実現することができる。

（実施例）以下、図面を参照してこの発明の詳細な説明する。

まず、この発明に係る構造上の特徴部分を順に取り上げ
て説明する。

第１図はこの発明に係る半導体集積回路装置における回
路配線の基本構造を示すもので、第２図及び第３図で説
明した寄生容量の発生、漏洩の問題を解決している。第
１図において、第２図及び第′３図と同一部分には同一
符号を付して示し、ここでは異なる部分について説明す
る。

第１図（ａ）は３層構造の場合の実施例を示すもので、
１層目Ａに伝送ラインＬ、を、３層目Ｃに伝送ラインＬ
、を東行して配線するときには、ＬｌとＬ２の間にＤＣ
あるいはＧＮＤの基準電位となる２層目Ｂの伝送ライン
Ｌ３を平行配線する。

この構造によれば、伝送ラインＬ、、Ｌ２がそれぞれ伝
送ラインＬ、にょって遮蔽されるため、Ｌ、、Ｌ、間の
寄生容量を低減することができ、これによって漏洩を防
ぐことができる。しかもり、、Ｌ、、Ｌ、がいずれも平
行して配線されるため、パターン面積は増えにくい。さ
らに、Ｌ＋。

Ｌ２の間隔は第３図に示した２層配線の場合に比べてさ
らに狭くすることができる。

尚、伝送ラインＬ１の幅を伝送ラインＬ１Ｌ２の幅とほ
ぼ等しくてもよいが、第１図（ａ）に示すように伝送ラ
インＬ、、Ｌ２の幅より伝送ラインＬ、の幅を広くすれ
ば、漏洩を一層少なくすることができる。但し、伝送ラ
インＬ、は伝送ラインＬ、、Ｌ、に完全に対向させなく
ても、第１図（ｂ）に示すように伝送ラインＬ、、Ｌ２
の対向する面内または面内の一部または面内を含むその
近傍に平行配線すれば、同様の効果が得られることはい
うまでもない。

ところで、前述したように、半導体集積回路装置では交
流結合が多く用いられ、コンデンサが不可欠となってい
る。

第５図は第４図で説明したコンデンサ形成における問題
を解決した実施例を示すものである。第５図において、
第４図と同一部分には同一符号を付して、その説明を省
略する。

第５図は３層構造の場合を示すもので、伝送ライン１４
及び金属電極１５の形成部を１層目とし、２層目の半導
体電極１２及び金属電極１５と対向する部分にＤＣある
いはＧＮＤの基準電位となる遮蔽パターン１９を形成し
、３層目の遮蔽パターン１９上に信号伝送用の伝送ライ
ン２１．２２を形成する。尚、１層目と２層目、２層目
と３層目の間にはそれぞれ層間絶縁層１７．１８を形成
する。

この構造によれば、コンデンサ形成部分の上に信号伝送
用の伝送ラインを配線できるので、コンデンサ上の配線
制約が減ってＡＣ伝送ラインを配線することが可能とな
り、ひいてはパターン面積を少なくすることができる。

上記構造において、その動作を、第６図を参照してさら
に具体的に説明する。第６図は第５図の構造のコンデン
サを用い、エミッタフォロワを構成するトランジスタＱ
１の出力端とエミッタフォロワを構成するトランジスタ
Ｑ２の入力端とを交流結合した場合の等価回路を示して
いる。

すなわち、ＣＩは半導体電極１２と金属電極１５による
結合コンデンサで、伝送ライン１４をトランジスタＱ１
のエミッタに接続し、金属電極１５をトランジスタＱ２
のベースに接続して、両トランジスタＱｌ、Ｑ２を交流
結合する。Ｃ２は半導体電極１２とＰ形基板１０と間に
発生する寄生コンデンサである。Ｃ１は金属電極１５と
２層目の遮蔽パターン１９を電極として１層目と２層目
の間に発生する寄生コンデンサである。Ｃ４は３層目の
伝送ライン２１．２２と２層目の遮蔽パターン１９を電
極とする２層目と３層目の間に発生する寄生コンデンサ
である。尚、Ｐ形基板１゜は交流的にアースされた状態
となっている。

いま、２層目の遮蔽パターン１９が交流的にＧＮＤに接
続され、３層目の伝送ライン２１゜２２のいずれか一方
が交流信号伝送ラインとすると、等価的には寄生コンデ
ンサｃ４の一方電極にクロストークの信号源Ｓが接続さ
れた形となる。

このため、交流信号伝送ライン２１または２２から寄生
コンデンサＣ４を介して信号が漏れる。しかし、遮蔽パ
ターン１つはＧＮＤに接続されているので、その漏れ信
号はアース電位に流れてコンデンサＣ１による結合回路
に流入しない。コンデンサＣ２，Ｃ３については、それ
ぞれ−刃端がアース電位に接続された状態となるので、
結合コンデンサＣ１の両端から漏れる信号はコンデンサ
Ｃ，，Ｃ，，を介してアース電位に流れ、他の回路には
影響しない。

したがって、第６図からも明らかなように、コンデンサ
形成部分において、第５図のような配線構造とすること
により、１層目の伝送ラインと３層目の伝送ラインが対
向して寄生容量が発生し、この寄生容量を介してクロス
トークが生じる問題に対し、対向する伝送ライン間の２
層目に遮蔽パターンを配線して、かつ、その遮蔽パター
ンを交流的に接地している伝送ライン、言い換えるとイ
ンピーダンスの低い伝送ラインで構成すれば、りロスト
ークを防ぐことができる。

この場合、２層口の遮蔽パターンを全て交流的に接地さ
せる伝送ラインで構成する必要はなく、１層目と３層目
の伝送ライン間でクロストークが生じて問題になる箇所
に対応して形成すればよい。

また、２層目に配線する遮蔽パターンは回路ブロックの
中のインピーダンスの低い伝送ラインを用いればよく、
例えば基準電源ラインや基準アースライン、バイアス電
源ライン、中間電源電圧ラインであってもよい。

ところで、上記実施例において、２層目の遮蔽パターン
に用いるインピーダンスの低い伝送ラインとして基準電
源ラインや基準アースライン、バイアス電源ラインをあ
げたが、実際のパターンでは伝送ラインが長いとライン
自身のインピーダンスが高くなり、問題になる場合も生
じる。第７図にこの問題を生じる具体的な構成を示す。

第７図は回路の一部分を示しており、トランジスタＱ−
，Ｑｑ、・・・、ＱＮはそれぞれ定電流源を構成してお
り、各ベースが一つの回路ブロックの中で共通のバイア
ス電源（この例ではトランジスタＱ、のエミッタから供
給）に接続されている。

このように複数個のトランジスタＱ４〜Ｑ、に共通ベー
スバイアスラインを配線すると、トランジスタ接続個数
の増大に伴って配線長が長くなり、トランジスタＱ、の
エミッタからの伝送ラインが長くなる。一般に、ライン
長に比例してインピーダンスが高くなるので、このよう
な伝送ラインに対向してＡＣ伝送ラインが平行したり交
差したりすると、寄生容量が発生してしまい、クロスト
ークが生じてベースバイアスラインに漏れ信号を誘起す
る。この場合、定電流源なるトランジスタＱ４〜ＱＮで
漏れ信号をも増幅してしまうので、各回路の性能を損ね
ることになる。特に、ベースバイアスラインが長ければ
長いほど対向する伝送ラインや交差する伝送ラインの数
が増えて、ますますクロストークが大きくなってしまう
。

これに対して、この発明では３層以上の配線構造を基本
としているので、以下の配線手段によって上記の問題に
対処することができる。第８図（ａ）は３層構造の場合
の実施例を示すもので、１層目Ａの伝送ラインＬ４は交
流信号伝送ライン、２層目Ｂの伝送ラインＬ、は基準電
源（Ｖ　ｃｃ）ラインまたは基準アース（ＧＮＤ）ライ
ン、３層目Ｃの伝送ラインＬｂは共通バイアスラインで
ある。

共通ベースバイアスラインＬ６には第７図のトランジス
タＱ４〜ＱＮの各ベースが共通接続されるものとする。

このような構成によれば、交流信号伝送ラインＬ４から
のクロストークは基準アースラインＬ。

で遮蔽されて、共通ベースバイアスラインＬ６に誘導す
るのを押さえることができる。また、逆に、何らかの経
路で共通ベースバイアスラインＬ６に不要な信号、特に
＾周波信号が乗った場合に、伝送ラインＬ６と伝送ライ
ンＬ、による寄生容量で対アースにバイパスさせること
ができるので、共通ベースバイアスラインＬ６上の不要
信号を軽減させることができる。

ここで、半導体集積回路装置内に形成される回路ブロッ
クは自己の回路へのバイアス供給が必要であり、高集積
化に伴って回路ブロックが増えると必然的にバイアスラ
インも増える。一方、回路規模の削減から同一のバイア
ス電圧なら１つのバイアス７ａ　？ｄｊから複数の回路
ブロックへバイアスラインを接続する方法も良く用いら
れる。このような場合にバイアスラインは長くなりやす
い。第８図（ａ）の実施例はこの場合においても効果が
得られるのはいうまでもない。

尚、第８図（ａ）ではでは各層Ａ、Ｂ、Ｃの伝送ライン
Ｌ４．Ｌ、、Ｌ６を全て同じ幅で示したが、これに限定
する必要はなく、むしろ電流量に合わせて、例えば第８
図（ｂ）に示すように上層にいくに従って狭くすれば、
他の伝送ラインの引き回しに利用でき、限られたスペー
スを有効に利用することができる。

また、上記実施例において、１層目の伝送ラインＬ４を
共通ベースバイアスライン、３層目の伝送ラインＬ６を
交流信号伝送ラインとしてもよいことはもちろんである
。

上記のことはコンデンサに限らず、他の素子、例えばト
ランジスタや抵抗の形成部分にも応用できる。

第１０図は第９図で説明したトランジスタ形成部分の上
に伝送ラインを配線する場合の実施例を示すものである
。第１０図において、第９図と同一部分には同一符号を
付して、その説明を省略する。

すなわち、第１０図において、４７．４８゜４９．５０
は２層目に配線される伝送ラインであり、５１は１層目
配線と２層目配線間の絶縁層である。５２．５３．５４
．５５は３層目に配線される伝送ラインであり、５６は
２層目配線と３層目配線間の絶縁層である。また、５７
，５８゜５９は配線層間を電気的に接続する層間配線で
ある。層間配線５７は１層目配線と３層目配線との間を
結ぶ層間配線である。５８は１層目配線と２層目配線と
の間を結ぶ層間配線である。５９は２層目配線と３層目
配線との間を結ぶ層間配線である。

このような構成において、例えばトランジスタ形成部分
の上に配線される配線パターン４８を基準アースライン
とすれば、３層目の伝送ライン５３を交流信号伝送ライ
ンとしてもコレクタ電極４１、ベース電極４２、エミッ
タ電極４３との寄生容量が発生しないため、トランジス
タの動作に影響を与えることはない。また、層間配線５
７゜５８．５９の形成により、１層目のみならず２層目
、３層目を利用して配線できるので、各層での配線引き
回しを少なくすることができ、これによってチップ面積
の縮小に供することができる。

ところで、上記のように層間配線を形成した場合、伝送
ラインのインピーダンスについては、伝送ライン自身の
長さ方向に有するインピーダンス以外に、層間配線との
コンタクト抵抗を持つことになる。特に電源やアースラ
インでは回路間や回路ブロック間の共通インピーダンス
となり、他の回路や回路ブロックに不要の信号が漏れ込
む原因となるので、極力インピーダンスを低減すること
が要求される。

この場合、一つの層に電源およびアースラインがほとん
どを占めるように配線すれば伝送ラインの長さを短く、
かつ幅を広く配線し易いので、インピーダンスの低減が
容易になる。製造プロセス上、１層目と２層目との間の
層間配線は２層目配線時に同時に形成し、２層目と３層
目との間の層間配線は３層目配線時に同時に形成する。

このとき、１層−２層間のコンタクト抵抗ＲＣ，□と２
層−３層間のコンタクト抵抗ＲＣ２３ができる。このた
めに、１層−３層間のコンタクト抵抗ＲＣＩ　３はＲＣ
、、とＲＣｌ、の和になり１層−２層間または２層−３
層間に対して大きくなる。したがって、１層目とつなが
る３層目の伝送ラインはコンタクト抵抗が大きくなりや
すい。このことは他の伝送ラインからの信号の漏れを受
けやすいことを意味する。さらに３層目以上の４層、５
層といった多層の配線構造を考えると、１層目との間の
コンタクト抵抗は上層はど増加することになり、影響を
受けやすい。

第１１図はこの問題を解決するための実施例を示すもの
で、４層配線構造を模式的に示しており、同図（ａ）は
断面図、同図（ｂ）は上部から見た図である。ここでは
配線の相対的位置を見やすくするために、層間の距離は
離して示しており、また層間を結ぶ層間配線は線で示し
ている。

この実施例は２つの回路ブロックＮＡ、Ｎ、の間を配線
する場合の構成であり、領域７０は回路ブロックＮＡの
素子か構成されている部分、領域７］は回路ブロックＮ
、の素子が構成されている部分である。１層口に伝送ラ
インＬ２０’−Ｌ２４が配線され、２層目に伝送ライン
Ｌ２．〜Ｌ２８が配線され、３層［−１に伝送ラインＬ
２９が配線され、４層目に伝送ラインし、。が配線され
る。また、伝送ラインＬ２０と伝送ラインＬ、。の間は
層間配線７６で接続され、伝送ラインＬ２１と伝送ライ
ンＬ２．の間は層間配線７７て接続され、伝送ラインＬ
２４と伝送ラインＬ２ｈの間は層間配線７８で接続され
、伝送ラインＬ　ｌｌ’ｌと伝送ラインＬ２７の間は層
間配線８０で接続され、伝送ラインＬ２４と伝送ライン
Ｌ２８の間は層間配線７つで接続される。

（ｂ）図は（ａ）図と相対的に位置を合わせてあり、回
路ブロックＮＡの回路素子（一部を表示）は領域８１に
配置される。回路ブロックＮ８の回路素子（一部を表示
）は領域８２に配置される。

（ｂ）図において（ａ）図の伝送ラインのうち回路ブロ
ック間を結ぶ伝送ラインのみを示す。すなわち、伝送ラ
インＬ２６と伝送ラインＬ３０が回路ブロック間の伝送
ラインである。尚、接続点８３゜８４．８５．８６は各
層の伝送ラインと層間配線との層間接続点である。

ここで、回路素子間を接続する伝送ラインは極力インピ
ーダンスが小さいことが望ましいので、コンタクト抵抗
の少ない１層目と２層目に配線することが好ましいとい
える。しかし、大規模な高集積化回路のチップともなれ
ば、回路ブロック間の配線が多くなり、回路ブロック間
に伝送ラインを配線するためには領域８１と８２の間に
配線用の領域を設けなければならない。この領域はブロ
ック間の伝送ラインが多くなるに従って比例的に広く取
ることになる。例えば、２層目に配線される伝送ライン
Ｌ２６のように、領域８１と８２を避けて配線する必要
があり、その分だけブロック間領域を広く取ることにな
る。

そこで、この発明ではラインＬ２９を電源ラインまたは
アースライン等の交流的に低インピーダンスのラインと
する。これによって４層目に配線される伝送ラインＬ３
Ｌｌに他の伝送ライン等から交流信号が漏れるのを防ぐ
ことができ、さらに伝送ラインＬ３０と伝送ラインＬ２
６の間のクロストークを防ぐことができる。また、伝送
ラインＬ３０は領域８１と８２に関係なく層間接続点間
を最短の長さまたは短めの長さで配線することができる
。これによってブロック間領域をさらに広げることなく
配線することができる。また、伝送ラインＬ、。自体の
インピーダンスの低減にもなる。

尚、第１］図では、伝送ラインＬ、９を伝送ラインＬ、
。に対向する全部分に形成するように示しているが、必
ずしも図のようにする必要はない。例えば、２層目に配
線される伝送ラインＬ２ｂとの間で信号漏れの問題が生
じる部分に限ってもよい。

但し、２層［１に配線される伝送ラインとの対向部分が
広いほど寄生容量も大きく、回路によってはこの寄生容
量が問題になる場合もある。このような場合にはエミッ
タフォロア等の低インピーダンス囲路を構成して配線す
れば、寄生容量の影響を軽減することができる。また、
伝送ラインＬ２９に生じる寄生容量を積極的に利用して
、伝送ラインＬ、い　Ｌ３Ｌｌに乗った不要な高周波成
分を落とすこともてきる。

さらに、同図に示すように最上部層にブロック間ライン
がある場合には、半導体集積回路装置の設：１段階で、
プローバーなどの設備でブロック間ラインに流れる電気
信号のチエツクをすることができ、各回路ブロックの動
作の設計確認が容易にできるメリットも持つ。また、第
１１図の実施例ではブロック間の説明をしたが、回路ブ
ロックの領域内においても同様に構成して同様な効果が
得られることはいうまでもない。

次にこの発明に係る回路上の特徴部分について説明する
。

第１３図はこの発明に係る半導体集積回路装置において
、省電力化を実現する回路の基本構成を示すもので、低
い電源電圧で済む回路ブロックは多段積みのシリアル接
続とする構成にして、電源電圧を有効に使用することに
よって少ない消費電力で作動させるようにしている。尚
、第１３図において第１２図と同一部分には同一符号を
付してボす。

すなわち、第１′３図において、回路ブロックＮ　１．
　Ｎ　２　、　Ｎ　−、Ｎａはそれぞれ所定の性能を得
るのに必すな機能を１２１っており、詳細は図示しない
が、谷回路ブロック間は有機的に接続されている。ここ
ではそれぞれの回路ブロックに接続されるＶ。基準電源
ライン及びＧＮＤ基準アースラインを便宜的に一本のラ
インで示している。また、回路ブロックＮ１の電源ライ
ンをＬＩ３＋　　アースラインをＬ１２で示し、回路ブ
ロックＮ２の電源ラインをＬｌｌ、アースラインをＬ１
□で示す。

回路ブロックＮ、、Ｎ２は回路ブロックＮ２のアースラ
インＬＩＤ’が回路ブロックＮ１のｌｊＸラインＬ１３
に接続した２段型構成をなす。この２段型構成の回路Ｎ
、、Ｎ２、回路ブロックＮ３及び回路ブロックＮ４はそ
れぞれＶｃｃＭ１ｍ源ラインとＧＮＤ３準アースライン
間に接続される。回路ブロックＮ４はアースラインＬｌ
□、ｒｉ源ラインＬ＋３に中間電圧ＶＢ＋を与える中間
電源となるもので、Ｖｃｃ　　ＧＮＤ間電圧電圧圧して
基準電圧Ｖ、。を発生し、このＶＢＯとＶＢ□とを比較
してＶＢ＋の変動に応じた制御信号を生成し、この制御
信号に基づいて回路ブロックＮ１またはＮ２、または両
者の電源電流を制御することにより、上記中間電源の電
源電圧ＶＢ＋を所定の値に安定化するものである。

上記構成によれば、電源電圧を回路ブロックＮ３の最適
電圧に合わせても、回路ブロックＮ１Ｎ２を安定して低
電圧駆動することができるので、消費電力の低減を図る
ことができる。

−例として、カラーテレビジョン受像機で用いられる輝
度信号処理回路と色差信号処理回路とを１チツプに集積
化した半導体集積回路装置を考えてみる。

周知のごとく、カラーテレビジョン受像機では、受信信
号を中間周波に変換した後、テレビジョン信号を検波し
、さらに輝度信号、色差信号に分離して、各（５号につ
いて輝度信号処理、色差信号処理を行う。輝度ｆ５号処
理、色差信号処理された各信号を合成処理回路に入力し
、ここでＲ，Ｂ、Ｇの色信号を作り、増幅してＣＲＴを
駆動する。そこで、第１３図において回路ブロックＮ１
を輝度信号処理回路、回路ブロックＮ２を色差信号処理
回路、回路ブロックＮ、を合成処理回路とし、基準電源
電圧ＶＣＣを１２Ｖとする。１２Ｖは合成処理回路の所
要電源電圧である。

すなわち、輝度信号処理回路Ｎ　＋　、色差信号処理回
路Ｎ２は単に信号変換を行うのみであるから、比較的低
電圧で駆動可能である。これに対し、合成処理回路Ｎ３
は電力増幅を行ってＣＲＴを駆動するものであるから、
高い電源電圧を必要とする。

そこで、上記構成では、基準電源電圧ＶＣＣを合成処理
回路Ｎｌに合わせ、輝度信号処理回路Ｎ、及び色差Ｃｄ
号処理回路Ｎ２を多段接続して、Ｎ１゜Ｎ２を合わせて
基準電源電圧ＶＣＣで駆動するようにしている。これに
よって、輝度信号処理回路Ｎ１、色差（ｉ号処理回路Ｎ
２、合成処理回路Ｎ。

はいずれも最適電源電圧が与えられることになり、消費
電力の低減を図ることができる。

第１４図にさらに具体的な回路を示して説明する。

第１４図において、回路ブロックＮ１は２段のλ動増幅
回路を直結したトランジスタ増幅回路である。

トランジスタＱ　ｚはベースとコレクタとが直結され、
ダイオード構成となっている。このトランジスタＱｚの
エミッタは抵抗Ｒ１１を介して回路ブロックＮ、のアー
ス（基準アースＧＮＤ）ラインＬ＋４に接続され、その
コレクタは抵抗Ｒ１２を介して回路ブロックＮ１の電源
（中間電源■８．）ラインＬｚに接続され、そのベース
はトランジスタＱ１２のベースに接続される。このトラ
ンジスタＱ＋２のコレクタは直接回路ブロックＮ、のＶ
ＢＩ電源ライうＬｌｌに接続され、そのエミッタは抵抗
Ｒ１３を介して回路ブロックＮ１のＧＮＤアースライン
Ｌ＋４に接続される。以上のトランジスタＱ１１゜Ｑ１
□及び抵抗Ｒ１，〜Ｒ３，はトランジスタＱ　ｌｌｉ＋
Ｑ　１．＋　　Ｑ　２１　Ｑ　ｉ’−へのベースバイア
ス電圧を生成するバイアス回路を構成している。

トランジスタＱ１４．Ｑ＋５は互いにエミッタが接続さ
れ、これらのエミッタはトランジスタＱＩ３のコレクタ
に接続される。トランジスタＱ＋ｎ、Ｑ＋ｑの各ベース
はそれぞれ前段の回路に接続する端子Ｐ、、Ｐ、に接続
され、その各コレクタはそれぞれ抵抗Ｒ，，，Ｒ，，を
介してＶ　＋＋＋ｆｌｌＳ源ラインＬ口にう続され、そ
の各コレクタはそれぞれトランジスタＱ１□、０１９の
ベースに接続される。トランジスタＱ　ｚのベースはバ
イアス電源供給端子Ｐ、に接続され、そのエミッタは抵
抗Ｒ１４を介してＧＮＤアースラインＬ　１４に接続さ
れる。以上のトランジスタＱ　１．１〜Ｑ　Ｉ＜、抵抗
ＲＩ４〜ＲＩ、は１段目の差動増幅回路を構成している
。

トランジスタＱ１□、Ｑ３．の各エミッタはそれぞれト
ランジスタＱ＋＋＋＋Ｑ＋ｓのコレクタに接続され、そ
の各コレクタはＶＨ＋電源ライうＬ＋３に接続される。

トランジスタＱ１ｂｒＱ１ｇの各エミッタはそれぞれ抵
抗Ｒ，７，Ｒ，８を介してＧＮＤアースラインＬ＋４に
接続され、その各ベースはトランジスタＱＩ２のエミッ
タに接続される。以上のトランジスタＱ１６〜Ｑ　ｌ＜
１、抵抗Ｒ，７，Ｒ，８は１段目の差動増幅回路の出力
を２段目の差動増幅回路に供給するエミッタフォロア回
路を構成している。

トランジスタＱ　２＋１　Ｑ　２２は互いにエミッタが
共通接続され、これらのエミッタはトランジスタＱ　２
０のコレクタに接続される。トランジスタＱ２．。

Ｑ２２の各ベースはそれぞれトランジスタＱＩ７１０１
９のエミッタに接続され、その各コレクタはそれぞれ抵
抗Ｒ，，，Ｒ，ｏを介してＶＢ工電源ラうンＬ１３に接
続される。トランジスタＱｚｏのベースはバイアス電源
供給端子Ｐ１に接続され、そのエミッタは抵抗Ｒ２、を
介してＧＮＤアースラインＬ１４に接続される。以上の
トランジスタＱ２ｏ−Ｑ２□、抵抗Ｒ１９〜Ｒ２＋は２
段目の差動増幅回路を構成している。

トランジスタＱ　２４１　Ｑ　２６の各ベースはそれぞ
れトランジスタＱｚ＋＋Ｑ２□のコレクタに接続され、
そのコレクタはＶ　ｓ＋電源ラうンＬｌｌに接続され、
その各エミッタはそれぞれトランジスタＱ２．。

Ｑ２５のコレクタに接続される。トランジスタＱ２，１
Ｑ２５の各エミッタはそれぞれ抵抗Ｒ２□、Ｒ２，を介
してＧＮＤアースラインＬ＋４に接続され、その各エミ
ッタはそれぞれ次段回路の入力端子Ｐ４゜Ｐ、に接続さ
れる。以上のトランジスタＱ２１〜Ｑ２６、抵抗Ｒ２□
、Ｒ２，は２段目の差動増幅回路の出力を次段回路に供
給するエミッタフォロア回路を構成している。

回路ブロックＮ２は２段接続のエミッタ接地型トランジ
スタ増幅回路と差動増幅回路の直結増幅回路である。

トランジスタＱ　２７のベースは前段回路との接続端子
Ｐ、に接続され、そのエミッタは抵抗Ｒ２４を介して回
路ブロックＮ２のアース（中間電源ＶＢＩ）ラインＬ１
２に接続され、そのコレクタは抵抗Ｒ２５を介して回路
ブロックＮ２の電源（Ｍ重電源Ｖ　ｃｃ）ラインＬｌ＋
に接続される。トランジスタＱ２８のベースはトランジ
スタＱ　２７のコレクタに接続され、そのエミッタは抵
抗Ｒ２７を介して■。Ｃ電源ラインＬＩ１１．：接続さ
れ、そのコレクタは抵抗Ｒ２ｂを介してＶＢＩアースラ
インＬ１゜に接続される。

トランジスタＱ　７９のベースはトランジスタＱ　ｚｓ
のコレクタに接続され、そのエミッタは抵抗Ｒ２８を介
してＶｌ１１アースラインＬ１゜に接続され、そのコレ
クタはＶＣＣ電源ラインＬ１１に接続される。以上のト
ランンスタＱ２フ〜Ｑ２９１抵抗Ｒ２４〜Ｒ２８はエミ
ッタ接地型トランジスタ増幅回路を２段接続したもので
ある。

トランジスタＱ□１　Ｑ、２はエミッタが互いに共通接
続され、これらのエミッタはトランジスタＱ、。のコレ
クタに接続される。トランジスタＱ。

のベースはトランジスタＱ　２９のエミッタに接続され
、トランジスタＱＩ２のベースはバイアスｍ　源Ｍ子Ｐ
８に接続される。トランジスタＱ、。のベースはバイア
ス電１＜４端子Ｐ７に接続され、そのエミッタは抵抗Ｒ
Ｂを介してＶＢ□アースラインＬ１□に接続される。

トランジスタＱ！３１Ｑ３４は互いにベースが共通接続
され、かつトランジスタＱ、のコレクタに接続されて第
１のカレントミラーを構成している。

トランジスタＱい、Ｑ、４の各エミッタはそれぞれ抵抗
Ｒ３゜１　Ｒ３１を介してＶ。０電源ラインＬｌ＋に接
続される。トランジスタＱ　３３のコレクタはトランジ
スタＱ　ｔｌのコレクタに接続される。

トランジスタＱｉｓ、Ｑｉ６は互いにベースが共通接続
され、かつトランジスタＱ３５のコレクタに接続されて
第２のカレントミラーを構成している。

トランジスタＱ　ｊ５＋　　０３６の各エミッタはそれ
ぞれ抵抗Ｒ３ｉ　Ｒ３’；を介してＶＣＣ電源ラインＬ
ｌ＋に接続される。トランジスタＱ３５のコレクタはト
ランジスタＱ３□のコレクタに接続される。

トランジスタＱｙ７．Ｑｙｓは互いにベースが共通接続
され、かつトランジスタＱ　３７のコレクタに接続され
て第３のカレントミラーを構成している。

トランジスタＱ１７．０１１１の各エミッタはそれぞれ
抵抗Ｒ１２＋　　Ｒ１１を介してＶＢＩアースラインＬ
Ｉ２に接続される。トランジスタＱ３７のコレクタはト
ランジスタＱ３４のコレクタに接続される。

すなわち、トランジスタＱ、。〜Ｑ３２、抵抗Ｒ２９は
差動増幅回路を構成している。上記第１のカレントミラ
ーは差動トランジスタＱ３１のコレクタ電流を検出して
同等の電流を第３のカレントミラーに入力するものであ
り、第２のカレントミラーは差動トランジスタＱ１７の
コレクタ電流を検出して同等の電流を出力するものであ
る。第２、第３のカレントミラーのトランジスタＱ　３
６１　Ｑ　ｓｕのコレクタは次段回路への出力端子Ｐ、
に接続される。

つまり、この出力端子Ｐ、からは第２のカレントミラー
で折り返される差動トランジスタＱ　３２のコレクタ電
流と第３のカレントミラーで折り返される差動トランジ
スタ０月のコレクタ電流とが加算されて出力されること
になる。

回路ブロックＮ４は差動増幅回路を利用して中間電源電
圧ＶＢ＋を検出し、回路ブロックＮ１の電源電流を制御
する安定化回路である。

トランジスタＱ　４０＋　　０４１は互いにエミッタが
共通接続され、これらのエミッタはトランジスタＱ　３
９のコレクタに接続される。トランジスタＱ　３９のベ
ースはバイアス電圧供給端子ｐＨに接続され、そのエミ
ッタは抵抗Ｒ３６を介してＧＮＤ７ｆ５準アースライン
に接続される。

トランジスタＱ　４０のベースは基準となる中間電源電
圧Ｖ８０の供給端子Ｐ、。に接続される。トランジスタ
Ｑ４１のベースは中間電源電圧ＶＢＩに安定化させるＬ
１□とＬｌｌとの接続点に接続される。この接続点は端
ＴＰ＋＞を介してコンデンサＣ１１に接続される。一方
、トランジスタＱ　４２１　　Ｑ４３は互いにベースが
接続され、さらにトランジスタＱＪ２のコレクタに接続
されてカレントミラーを構成している。

トランジスタＱ４□のコレクタはトランジスタＱ４１の
コレクタに接続される。トランジスタＱ　４ｎのコレク
タは■、。基準電源ラインに接続される。

トランジスタＱ　４７１　　Ｑ４Ｊの各エミッタはそれ
ぞれ抵抗Ｒ，７，Ｒ、、を介してＶ　ｃｃ７Ｍ準電源ラ
インに接続される。トランジスタＱ　４３のコレクタは
回路ブロックＮ、のトランジスタＱ１１のエミッタに接
続される。

上記構成において、中間電源電圧ＶＢＩを基準とする中
間電源電圧ＶＢＯに設定する動作について述べる。

中間電源電圧ＶＢ＋は、コンデンサＣ１１によって交流
成分がなくなって実質的に直流成分になり、トランジス
タＱ−４，，Ｑ４゜による差動増幅回路によって基準中
間ホＪｊ；ｉホ圧ｖ８ｏと比較される。このとき、トラ
ンジスタＱ　ａ＋に両者の差電圧に応したコレクタ電流
が生じる。このコレクタ電流はトランジスタＱ４□、Ｑ
４４によるカレントミラーによって折り返されて回路ブ
ロックＮ、の抵抗Ｒ０１に流れる。

回路ブロックＮ、では、抵抗Ｒ１１の両端に生じる電圧
がＱ　＋７のエミッタ電圧を変化させるので、これに伴
ってトランジスタＱ　１６＋　Ｑ　１８＋　Ｑ　２３１
Ｑ２５のコレクタ電流が変化するようなる。仮に電圧Ｖ
ＢＩが上昇したとすると、トランジスタＱ　４１のコレ
クタ電流が増加するため、これに比例してトランジスタ
Ｑ　４１のコレクタ電流が増加し、抵抗Ｒ１□の両端に
／１“しる電圧が増加する。このとき、上記トランジス
タＱ　１２のエミッタ電位が上昇し、トランジスタＱ　
１１１１　　Ｑ　ｔｉｌｌ　　Ｑ　２３、Ｑ　２５のコ
レクタ電流が増加して、回路ブロックＮ１の電源電流を
増加させて電圧ｖｌｌｌを下げる方向に作用するように
なる。電圧Ｖｌｌｌが下降する場合は上記と逆の動作に
なる。

以上の負帰還ループの利ｊりを十分大きくとれば、電圧
Ｖｌｌ＋を基準中間電圧ＶＢＯに設定し、かつ安定化す
ることができる。したがって、回路ブロックＮ、、Ｎ２
は１１−いに影響を及はすことなく、独立して動作する
ので、多段接続がｒ′ＩＪ能でなり、これによって前述
した消費電力の低減を図ることができる。

また、上記構成では、回路ブロックＮ、の電源電流の制
御をトランジスタＱ　ｌ＋＋＋　Ｑ　１８＋　０２３＋
Ｑ２９のコレクタ電流の制御によって行っているが、ト
ランジスタＱＩア、　　Ｑ１９１　　Ｑ２４１　０２６
はエミッタフォロアとして用いているので、多少のエミ
ッタ電流の変化ではエミッタフォロアとしての動作をほ
とんど損ねない。さらに細かく見れば、トランジスタＱ
１□、Ｑ１．のエミッタ電位が同じ方向に動くから、差
動増幅回路Ｑｚ３．　Ｑ２□のベース電位は常に等しく
、差動増幅回路の動作に影響しない。

すなわち、上記実施例では、回路ブロックＮ１の信号処
理回路の一部を電源電流を制御する回路として兼用して
いる。この構成によれば、独立に電源電流を制御を設け
る場合と比較すると回路構成が少なくて済み、しかも消
費する電流も少なくて済む。

尚、電源電流を制御する方法としてはエミッタフォロア
ばかりでなく、他の回路でもよい。例えばトランジスタ
Ｑ１３ＩＱ２０の電流制御でもよい。

要は電流制御によってその回路の機能が損なわれなけれ
ばよい。

ところで、上記実施例の回路ブロックＮ１の例では、端
子Ｐ２．Ｐ、に交流信号が入力されても、交流信号を処
理する各増幅回路のバイアス電流源が電流制御されてい
るので、ＧＮＤアースラインＬＩ４へ交流信号が漏れる
ことはない。言い換えると、回路ブロックＮ１の電源電
流（第１４図に具体回路で示した範囲）の合計電流とし
て交流信号成分は零になる。したがって、回路ブロック
Ｎ。

での信号が回路ブロックＮ２へ漏れていかない。

実際には微小の漏れが生じることもあるが、回路ブロッ
クＮ、のＶＢｌ電源ライうＬ＋３がコンデンサＣ１１を
介して接地され、低インピーダンス化されているので、
回路ブロックＮ２への漏れは防止できる。このように、
交流信号の漏れ量が小さいことは他回路へ悪影響を及ぼ
すことも少ないことを意味する。

回路ブロックＮ２はアース電流に交流信号が流れる場合
の例である。端子Ｐ６に交流信号が入力したものとする
と、抵抗Ｒ２４１Ｒ１２１１，Ｒ２１Ｒ１２Ｒ１１を介
してＶＲＩアースラインＬ、□に交流信号が流れ込む。

この交流信号はコンデンサＣ１１を介して側路される。

この側路によって回路ブロックＮ１への洩れ込みを無く
すか、または軽減できる。

しかし、処理される信号が低周波成分または低周波成分
を含む信号であったり、直流成分または直流成分を含む
信号である場合には、コンデンサＣ１１を大きくしても
十分に側路することができない。逆に高周波１５号につ
いては十分に側路しやすい。よって、低周波のノイズ成
分や信号自体の直流成分の漏れを軽減するには、回路ブ
ロックＮ１のように電源ラインやアースラインに信号が
流れないような回路構成にする必要がある。すなわち、
回路ブロックＮ、てＶＢＩの嚢動に応じた制御信号を生
成し、この制御信号で各回路部のバイアス電源を制御す
ることにより、電源またはアースに漏れる信号電流が少
なくなるので、多段型に構成したときの回路ブロック間
の漏れによる問題をなくすことかできる。

第１５図は中間値７ｆ５．源屯圧ＶＲＩを安定化する他
の実施例を小すものである。但し、第１５図において第
１４図と同一部分には同一符号を付して示し、ここでは
異なる部分について説明する。

第１５図において、回路ブロックＮ、、Ｎ２は多段接続
されている。回路ブロックＮ４は中間値電源電圧Ｖｉｌ
ｌを設定する回路ブロックであり、具体的には、トラン
ジスタＱ　ｂａｒ　　Ｑ　ｂ＋は互いにエミッタがノ（
逆接続され、これらのエミッタはトランジスタＱ、、、
のコレクタに接続される。トランジスタＱ　６０のベー
スは基準となる中間電源電圧ＶＢ（ｌの入力端子Ｐ２ｏ
に接続される。トランジスタＱ　６０のコレクタはＶｃ
ｃ基準電源ラインに接続される。トランジスタＱ。１の
コレクタは抵抗Ｒ４ｏを介してＶ（Ｃ基準電源ラインに
接続される。

トランジスタＱ　ｔ＋＋のコレクタはトランジスタＱ、
、、のベースに接続され、そのベースは同トランジスタ
Ｑ６．のエミッタに接続され、さらにトランジスタＱ　
６４のコレクタに接続される。トランジスタＱ　６．の
コレクタはＶＣＣｔ源ライシラインされる。

トランジスタＱ６３１０６４の各エミッタはそれぞれ抵
抗Ｒ４１，Ｒ４２を介して基準ＧＮＤアースラインに接
続され、そのδベースはバイアス電圧供給端子Ｐ２□に
接続される。

上記構成において、トランジスタＱ６５のエミッタから
中間電源電圧ＶＢ＋が出力され、ラインＬ１２ｒＬ１−
接続点に供給されるが、前述したように、この接続点に
発生する微少な交流成分は前記端子ＰＩ２を介してコン
デンサＣ１１へ側路される。一方、中間電源電圧ＶＢ、
はトランジスタＱ　６０＋　０６１による差動増幅回路
によって基準中間電源電圧ＶＢＯと比較されており、そ
の差電圧に応じてトランジスタＱ　ｂ＋のコレクタ電流
が増減する。すなわち、ＶＢｌが上がるとＱ　ｂ＋のコ
レクタ電流が増加し、Ｑ　６５のベース電位が下がり、
Ｑ６．のコレクタ電流が減少して、ＶＢＩを下げる方向
に作用する。逆に、ＶＢｌが下がるとＱ　６１のコレク
タ電流が減少し、Ｑ　６５のベース電位が上がり、Ｑｂ
ｓのコレクタ電流が増加して、ＶＢＩを上げる方向に作
用する。

したがって、上記構成によれば、トランジスタ０６５の
帰還によって中間電源電圧ＶＢ＋を安定化させることが
できる。この構成の場合、回路ブロックＮ、、Ｎ２への
制御信号ラインを設ける必要がないので、チップ面積の
縮小に供することができるものである。

尚、上記実施例において、トランジスタＱ６４、抵抗Ｒ
４□の電流源回路として回路ブロックＮ１の中の一部の
回路を利用することもできる。また、トランジスタＱｂ
、、として回路ブロックＮ２の中の一部の回路を利用す
ることもできる。このように回路構成の簡略化を図れば
、チップ面積の縮小が図れることはいうまでもない。

実際の応用例を第１６図に示す。

すなわち、第１６図は上述の実施例の一つであり、テレ
ビジョン受像機の中で、映像中間周波信号を入力して複
合映像信号を検波し、音声中間周波信号を人力して音声
信号を検波し、検波された音声信号及び復号映像信号を
出力する信号処理ブロックに適用したものである。

まず、端子Ｐ２□から人力された映像中間周波受信信号
（５７ＭＨｚの変調信号）はＩＦ増幅回路Ｎ、に供給さ
れる。このＩＦ増幅回路Ｎ、は入力した受信信号を増幅
するもので、ここで増幅された受信信号は映像検波回路
Ｎ８に送られる。この映像検波回路Ｎ、は入力した受信
信号から複合映像信号（輝度信号と色副搬送波信号）を
検波するもので、ここで検波された復号映像信号は端子
Ｐ２３から次段の映像信号処理系へ出力される。この複
合映像信号は直流分を含んだ信号である。

一方、端子Ｐ２＋から入力された音声中間周波受信信号
（４，５ＭＨｚのＦＭ信号）はリミッタ増幅回路Ｎ６に
供給される。このリミッタ増幅回路Ｎ６は入力した受信
信号を所定レベルまで増幅するもので、ここで増幅され
た受信信号は音響検波回路Ｎ７に送られる。この音響検
波回路Ｎ７は入力した受信信号から音声信号を検波する
もので、ここで検波された音声信号は端子Ｐ２４から次
段の音声信号処理系へ出力される。

ここで、ＩＦ増幅回路Ｎ、は比較的高周波の小信号を処
理するので低い電源電圧で駆動できる。

一方、回路ブロックＮ８は複合映像信号が直流分を含ん
でおりかつ大出力を必要とするので、ダイナミックレン
ジを確保するには高い電源電圧で駆動しなければならな
い。また、リミッタ増幅回路Ｎ６は一定の振幅まで信号
増幅を行えばよいので低い電源電圧で駆動できる。一方
、音声検波回路Ｎ７は音声信号が低周波の信号成分を持
ち、同時に大出力を必要とするので、ダイナミックレン
ジを確保するには高い電源電圧で駆動しなければならな
い。

そこで、ＩＦ増幅回路Ｎ５及びリミッタ増幅回路Ｎ６は
Ｖ。２！準電源ライン及びＧＮＤ基準アースライン間に
多段接続し、両回路ブロックＮ、。

Ｎ６間の接続点、すなわち中間電位点をＶＣＣ基準電源
ライン及びＧＮＤ基準アースライン間に接続された中間
電源電圧安定化回路Ｎ、て安定化し、さらに端ｒＰ　２
−に接続されているコンデンサ（図示せず）を介して接
地する。これにより中間電位点に発生する微小変動は端
子Ｐ、へ側路され、大きな変動は安定化回路Ｎ、によっ
て安定化され、回路ブロックＮ、、Ｎ、、は互いに影響
されることなく独立して駆動される。また、音声検波回
路Ｎ７及び映像検波回路Ｎ８はＶＣＣ基準電源ライン及
びＧＮＤ基準アースライン間にパラレルに接続する。基
準電源電圧ｖｃＣはＮ７．Ｎｌｌのうち所用電源電圧の
高いほうに設定する。

このような構成によれば、ＩＦ増幅回路Ｎ、及びリミッ
タ増幅回路Ｎ６を安定して低電圧駆動させることができ
るので、消費電力の低減を図ることができる。このよう
に扱う信号の特徴や実現できる囲路形式に従って多段接
続するものを選択すればよい。

以上の実施例を組み合わせ、第１３図の消費電力を図っ
た回路を３層配線構造で集積化する場合の実施例を第１
７図に示して説明する。

第１７図は第１３図の回路ブロックＮ、、Ｎ２の集積化
部分における各層の配線パターンの相対的位置を示すも
ので、ここでは理解しやすいように各配線層を分離して
示している。

第１７図において、９０は半導体基板、９１は第１の配
線層、９２は第２の配線層、９３は第３の配線層である
。第１３図のＶＣＣ基準電源ラインに接続するＶＣＣ電
源ラインＬ１１は第３の配線層９３に配設し、ＧＮＤ基
準アースラインに接続するＧＮＤアースラインＬＩ４は
第１の配線層９１に配設し、回路ブロックＮ１のＶＢ、
アースラインＬ＋２と回路ブロックＮ２のＶＢ＋電源ラ
インＬ＋ｉは第２の配線層９２に配設するものとする。

９４は回路ブロックＮ、の回路素子を配置した回路領域
、９５は回路ブロックＮ２の回路素子を配置した回路領
域である。

上記回路領域９４に対向する位置の上には回路ブロック
Ｎ、の配線パターン領域がそれぞれ第１乃至第３の配線
層９１〜９３に形成される。配線パターンは因中線で示
しているが、実際には導体によるラインのパターンであ
り、幅のある帯状になっている。尚、同図は説明に必要
な一部のラインのみが示されている。

９６は回路ブロックＮ、の第１の配線層９１の配線パタ
ーン領域、９８は回路ブロックＮ、の第２の配線層９２
の配線パターン領域、１ｏｏは回路ブロックＮ、の第３
の配線層９３の配線パターン領域である。同様に、回路
領域９５に対向する位置の上には回路ブロックＮ２の配
線パターン領域がそれぞれ第１乃至第３の配線層９１〜
９３に形成される。９７は回路ブロックＮ２の第１の配
線層９】の配線パターン領域、９９は回路ブロックＮ２
の第２の配線層９２の配線パターン領域、１０１は回路
ブロックＮ２の第３の配線層９３の配線パターン領域で
ある。

回路ブロックＮ２のＶＣＣ電源ラインＬｚ（図は簡単に
例を記載、以下同様）は第３の配線層９３の配線パター
ン領域９】に配設される。このＶＣＣ電源ラインＬｌｌ
はＶＣＣ厄準電源ラインに接続されるボンディングバッ
ト１０２に接続される。また、回路ブロックＮ２のＶＢ
ＩアースラインＬ＋２は第２の配線層９２の配線パター
ン領域９９に配設される。

回路ブロックＮ、のＶＢＩ電源ライうＬ１１は第２の配
線層９２の配線パターン領域９８に配設される。ここで
、回路ブロックＮ２のＶＢ＋アースラインＬ１２と回路
ブロックＮ１のｖｔ＋＋電源ラインう＋ｉはボンディン
グバット１０３を介して接続される。

回路ブロックＮ１のＧＮＤアースラインＬ１４は第１の
配線層９１の配線パターン領域９６に配設される。この
ＧＮＤアースラインＬＩ４は基準アースＧＮＤに接続さ
れるボンディングパッド１０４に接続される。

回路ブロックＮ、、Ｎ、の中の配線は電源ライン、アー
スラインの他に信号が乗るＡＣライン（信号としてＤＣ
を含む場合もある）とバイアス供給のＤＣラインとがあ
り、これらは第１の配線層９１の配線パターン領域９６
．９７と第３の配線層９３の配線パターン領域１００，
１０１に配設される。占゛い換えると、配線パターン領
域９６では、ＧＮＤアースラインＬ＋４とバイアス供給
のＤＣラインと（Ａ号の乗るＡＣラインでパターンが構
成される。また、配線パターン領域１００゜９７ではバ
イアス供給のＤＣラインと信号の乗るＡＣラインでパタ
ーンが構成される。配線パターン領域１０１てはＶＣＣ
電源ラインとバイアス供給のＤＣラインと信号の乗るＡ
Ｃラインとでパターンが構成される。配線パターン領域
９８ではＶＢ＋電源ラインＬ＋３にのみよるＤＣライン
だけでパターンが構成される。配線パターン領域９９で
はＶＢＩアースラインＬ＋２にのみよるＤＣラインだけ
でパターンが構成される。

上記構造の半導体集積回路装置において、その特徴とす
る点について説明する。

一般に、アナログ信号処理の半導体チップでは２層配線
であり、配線層には電源ライン、アースライン、バイア
ス供給のＤＣライン、信号の乗るＡＣラインで構成され
るが、上記の３層配線構造では少なくともいずれか１つ
のラインがない構成である。したがって、同一規模の回
路であれば、より相対的に少ないパターン面積で構成す
ることができる。

ここで、前述したように、回路配線では同一層面で隣接
するラインとラインとの間、異層間で隣接するラインと
ラインと間に寄生容量が形成される。これらの互いに隣
接するラインのうち、いずれか一方に信号の乗るライン
である場合、他方のラインに寄生容量を介して不要の信
号成分が漏洩してしまい、回路性能を損ねる。

このため、上記実施例では、第１図に示した実施例を利
用して、配線パターン領域９８．９９１：ｌ：インピー
ダンスの低いｖＢ１アースラインＬ１□と回路ブロック
Ｎ１のＶＢ、電源ラインＬＩ３を、第１の配線層９１と
第３の配線層９３との間で隣接平行するラインの間に配
設させることにより、第２の配＄ＩＦｆｌＩ９２を交流
的に接地した状態にして、遮蔽の効果を持たせている。

ここで、第２の配線層９２の配線パターン領域９８．９
９１；！Ｖｓ＋電源ラインう　＋３＋　Ｖ　Ｂ１７−　
スラインＬ＋２だけで構成しているから、それぞれの配
線ライン幅を広くすることは比較的容易であり、配線パ
ターン領域９８．９９のほとんどを覆うことができる。

言い換えると、同一パターン領域内で２層目はＩＮ！ｌ
［Ｊと３層目のライン間のクロストークを遮断するので
、１層目と３層目のライン間で隣接平行するラインを配
設し品くなり、このことはパターン設計の制約を減らし
、ひいてはパターン面積の縮小につながる。これによっ
て第１の配線層９］と第３の配線層９３との間で隣接平
行するライン間の漏洩を、パターン面積を増やさずに低
減することができる。

さらに、電源ラインやアースラインでは回路間や回路ブ
ロック間の共通インピーダンスとなり、他の回路や回路
ブロックに不要の信号が漏れ込む原因となるので、極力
インピーダンスを低減することが要求されるが、上記の
ように一つの層に電源ライン及びアースラインがほとん
どを占めるようにパターン形成すれば、ラインの長さを
短く、幅を広く配線し易いため、インピーダンスを容易
に低減することができる。

また、高集積化においては回路ブロック間を結ぶライン
も増える。しかもブロック間を結ぶラインは一般に長い
配線になる。また、ブロック間を結ぶラインが多いと、
ブロック間を結ぶラインの配線パターン領域も広くとら
なければならなくなり、チップ面積の増加になる。そこ
で、上記実施例では、回路ブロックＮ１と回路ブロック
Ｎ２を結ぶラインを、例えばラインＬａとＬｂのように
異なる配線層９１．９３に別けて配設するようにしてい
る。すなわち、ラインＬａとＬｂは、従来では第２図（
ａ）または（ｂ）のように配線しなければならなかった
が、上記配線構造により狭い配線領域ですむ。これによ
って回路ブロックＮ、。

Ｎ２間の間隔をも狭めることができ、チップ面積の縮小
に供することができる。尚、ラインＬａ。

Ｌｂ間でりＯストークを生じるような場合には、第２の
配線層９２に、第１図に示したように遮蔽パターンを形
成すればクロストークの低減を図ることができる。

」二記ように回路ブロックＮ、、Ｎ２間を狭めた場合、
ブロック間でのクロストークをも考慮する必要がある。

このため、上記実施例ではＮ、のＡＣラインを第３の配
線層９３に、Ｎ２のＡＣラインを第１の配線層９１に配
線するようにして、各回路ブロックＮ、、Ｎ２のＡＣラ
インの距離を離し、これによってクロストークの低減を
図っている。

以上、異層間に生じる寄生容量の影響を低減し、配！ｌ
ｉ１領域の縮小または増加を抑制する配置について説明
してきたが、第１８図に示すような配線構造とすれば、
さらに多層配線における別の効果が得られる。

すなわち、配線パターンを形成する上で、基準電源ライ
ンと基準アースラインは特にラインのインピーダンスの
低いことが要求される。しかし、回路ブロック数が多く
なると、それぞれ基準電源や基準アースのボンディング
パッドまでのラインが長くなり、ラインのもつ自己イン
ピーダンスが回路ブロック内の個々の回路に対して共通
インビダンスとして働く。この場合、個々の回路間で互
いに信号の洩れを生じて悪影響を及ぼす。また、各回路
ブロック間において、配線の都合上、ボンディングパッ
ドまでの間に電源ライン、アースラインを一部共用せざ
るを得ない場合もある。このような場合も回路ブロック
間で共通インピーダンスを持つことになり、上記の問題
を起こしやすい。

それぞれの回路ブロック毎に電源、アースのボンディン
グパッドを設ければ良いが、いたずらにボンディングペ
ッドが増えてはチップ面積の増加となるので実用的では
ない。

第１８図は多層配線構造の中の一つの配線層１１１の配
線配置を示すもので、電源及びアースボンディングパッ
ドまでの基準電源ラインと基準アースラインを極力短く
して配設し、回路ブロックの電源、アースラインも他の
回路ブロックの電源、アースラインと共用にならないよ
うに回路ブロックの電源ライン、アースラインを優先し
て配線するようにしている。尚、図中の各ラインは便宜
上細い線で描いているが、実際では適度な幅を有してい
る。

今、半導体チップ（配線層１１１の下部）上に回路ブロ
ックＮ１４〜Ｎ１８が配置されているものとする。図で
は配線層１１１面で回路ブロックＮＩ４〜Ｎ１．に相対
する位置を点線の範囲で示している。

まず、配線層１１１面では各回路ブロックに配線する電
源、アースラインを優先して配線する。ボンディングパ
ッド１１２を基準アース用とし、ボンディングパッド１
１３を電源用とする。

回路ブロックＮ１４を例にとる。回路ブロックＮ、４の
アース点（実際は一定の面積を持つ範囲）とボンディン
グパッド１１２との間を極力短い距離（実際はラインの
幅があるから極力インピーダンスが低い配線）となるよ
うにアースラインＬ３を配線する。同様に、回路ブロッ
クＮ１４の電源点（実際は一定の面積を持つ範囲）とボ
ンディングパッド１１３との間を極力短い距離（実際は
ラインの幅があるから極力インピーダンスが低い配線）
となるように電源ラインＬ３２を配線する。

ここで、アースライン、電源ラインは、共に最も低いイ
ンピーダンスになる配線が望ましいが、他の回路ブロッ
クのアースライン、電源ラインのインピーダンスも低く
することが必要であるから、全回路ブロックＮ１４〜Ｎ
１８のアースライン、電源ラインのインピーダンスを考
慮しつつ配線する必要がある。そこで、回路ブロックＮ
１４の電源ラインＮ３２とアースラインＮいと同様な方
法で、回路ブロックＮい〜ＮＩＦ＋の電源ラインとアー
スラインを配線する。すなわち、回路ブロックＮいは電
源ラインＬ＋４、アースラインＬ１１、回路ブロックＮ
、６は電源ラインＬ、６、アースラインＬ３１、回路ブ
ロックＮ、７は電源ラインＬ４０ｓアースラインＬ３９
、回路ブロックＮ、８は電源ラインＬ３８、アースライ
ンＬｊ７てボンディングパッド１１３゜１１２と接続す
る。

以上の配線構成によれば、それぞれの電源ライン、アー
スラインを回路ブロックＮ、４〜Ｎ１ｆｉに対してバラ
ンスをとって配線ができる。各回路ブロック内の個々の
回路の電源ライン、アースラインは、配線層１１１内で
各回路ブロックの電源ライン、アースラインの点から枝
別れの形で配線される。

上記配線構成において、基準電源ラインと基準アースラ
インの配線層１１１を半導体チップからみて最上層に配
置すれば、次のような効果が得られる。例えば、半導体
チップ上から１層目、２層目、３層Ｖ１・・とすると、
３層構造では３層目に、４層構造では４層１１に上記配
線層１１１を構成する。このように最上層の面を主とし
て電源ライン、アースラインで配置すると、この面は半
導体チップ内外に対して静電シールドの役目を果す。例
えば、半導体チップに発振器が構成されている場合には
、発振周波数の信号やその高周波成分がチップ外に放射
されたり、他の回路に飛び込むのを抑さえることができ
る。また半導体チップに高利得の増幅器が構成されてい
る場合には、他の回路からの信号が飛び込むのを抑さえ
る等の効果も得られる。

特に、テレビジョン受像機に用いられる場合を想定する
と、テレビジョン受像機にはＣＲＴによる非常に高電圧
の回路があるので、場所によっては半導体集積回路装置
が高電界の下に置かれることがあり得る。このような場
合、半導体チップ上の素子配置の状態によっては、電荷
誘起によって回路中のＭＯＳトランジスタが作動してし
まう等の問題を生じる。このような場合でも、最上配線
層面の電源またはアース電位によって、半導体集積回路
装置の内部が高電界にさらされるのを抑えることができ
る。

また、４層構造では、さらに３層目と４層目を配線層１
１】として配置することもできる。例えば、３層目を電
源のラインに、４層目をアースのラインで配置する。こ
のような配線構造にすれば、電源ライン、アースライン
のもつインピーダンスをさらに低くすることができる。

３層目をアースのラインに、４層目を電源のラインでも
よいことはもちろんである。

第１９図は４層構造で３層目を配線層に電源のラインを
、４層目の配線層にアースのラインを配置した時の配線
パターンを示すものである。第１９図では、１１８図に
対応する回路ブロック、ライン、ボンディングパッドを
同一符号で示し、３層目の電源ラインと４層目のアース
ラインの配線が理解しやすいように、ラインＬ３１とラ
インＬ３２において、回路ブロックの主ラインを少し離
して平行に示している。ラインＬ３３とラインＬ３４に
ついても同様に表示している。

すなわち、ラインＬ３１とラインＬ３２やラインＬ３３
とラインＬ３４をほぼ重ねるように配線し、ラインＬ３
１とラインＬ３□、ラインＬ３３とラインＬ３４との間
に積極的に寄生容量を形成する。このように寄生容量を
形成すれば、例えば回路ブロックＮＩ４の電源ラインと
アースラインとの間を高周波的に短絡し、回路ブロック
Ｎ１４により発生する高周波信号の電源ライン、アース
ラインに流れた成分を他の回路ブロックへ漏れるのを低
減することができる。

さらに、第１９図の実施例では、電源とアースのボンデ
ィングパッドを隣接するようにまたは近傍に配置するよ
うにしている。この構成によれば、ＩＣの電源とアース
のビンを近くして両ビン間にコンデンサを介在させるこ
とができ、これによって配線を短くして、かつ高周波短
絡の効果を得ることができる。

尚、上記実施例において、第４図乃至第１１図で説明し
た実施例を適宜利用すれば、−層効果的にチップ面積の
縮小を図れることはもちろんである。

その他、この発明の要旨を逸脱しない範囲で種々変形し
ても、同様な効果が得られることはいうまでもない。

［発明の効果］以上のようにこの発明によれば、伝送ライン間や回路間
の漏れの低減を図り、かつ配線配置のＩｆＩｌｌ積を相
対的に増やさずに高集積化を実現でき、低消費電力化を
実現ｉＪ能な半導体集積回路装置を提供することができ
る。

【図面の簡単な説明】

第１図は隣接平行する伝送ラインを配線する場合のこの
発明に係る半導体集積回路装置の実施例の構造を示す断
面図、第２図及び第３図はそれぞれ従来装置の隣接平行する伝
送ラインを配線する場合のｍｓを示す断面図、第４図は従来の一般的な半導体集積回路装置の半導体コ
ンデンサを構造を示す断面図、第５図は甲導体コンデン
サ形成部分の上に伝送ラインを配線する場合のこの発明
に係る実施例の構造を示す断面図、第６図は第５図の構造のコンデンサを交流結合用に用い
た場合の等価回路図、第７図は伝送ラインの長さが問題となる回路の一例を示
す回路図、第８図は第７図の回路を配線する場合のこの発明に係る
実施例の構造を示す断面図、第９図は従来装置の１層配線によるトランジスタ及び抵
抗の素子形成部分の構造を示す断面図、第１０図はトラ
ンジスタ及び抵抗の素子形成部分の上に伝送ラインを配
線する場合のこの発明に係る実施例の構造を示す断面図
、第１１図は多層配線により回路ブロック間を接続する場
合のこの発明に係る実施例を示す断面図、第１２図は従
来装置の所用電源電圧が異なる回路ブロックを接続した
場合の構成を示すブロック回路図、第１３図は所用電源電圧が異なる複数の回路ブロックの
集積化において省電力化を図る場合のこの発明に係る実
施例を示すブロック回路図、第１４図及び第１５図はそ
れぞれは第１３図の具体的な回路例を示す回路図、第１６図は第１３図の応用例を示すブロック回路図、第１７図は第１３図の一部の回路ブロックを集積化する
場合の実施例を示す分解斜視図、第１８図及び第１９図
はそれぞれ多層において電源、アースを配線する場合の
この発明に係る実施例を示す上面図である。

Claims

【特許請求の範囲】

（１）素子が形成される半導体チップ上に少なくとも１
つの中間配線層を有する複数の配線層を形成するもので
あって、その中間配線層の下側の配線層と上側の配線層
に互いに近接する第１、第２の伝送ラインを配線すると
き、前記中間配線層には前記上側、下側配線層の各伝送
ラインにそれぞれ対向する区域を少なくとも一部含むよ
うに低インピーダンスの第３の伝送ラインを配線するよ
うにしたことを特徴とする半導体集積回路装置。
（２）低インピーダンス出力回路を有する半導体集積回
路装置において、前記第１、第２の伝送ラインのいずれ
か一方の伝送ラインを前記低インピーダンス出力回路の
出力端に接続するようにしたことを特徴とする請求項１
記載の半導体集積回路装置。
（３）前記低インピーダンス出力回路は前記半導体チッ
プにトランジスタ素子を形成してなるエミッタフォロワ
であり、前記一方の伝送ラインは前記トランジスタ素子
のエミッタに接続するようにしたことを特徴とする請求
項２記載の半導体集積回路装置。
（４）前記第３の伝送ラインはコンデンサを介して接地
するようにしたことを特徴とする請求項１記載の半導体
集積回路装置。
（５）前記第３の伝送ラインは、前記第１、第２の伝送
ラインがそれぞれ対向する区域より広いパターンで形成
するようにしたことを特徴とする請求項１記載の半導体
集積回路装置。
（６）前記第３の伝送ラインは、電源、アースの少なく
ともいずれか一方のラインであることを特徴とする請求
項１記載の半導体集積回路装置。
（７）前記半導体チップに半導体コンデンサが形成され
る半導体集積回路装置において、前記第１の伝送ライン
を前記半導体コンデンサの一方の電極とし、前記半導体
コンデンサの電極面上に前記第２の伝送ラインを配線す
るとき、前記第３の伝送ラインを前記半導体コンデンサ
の電極面及び前記第２の伝送ラインにそれぞれ対向する
区域に配置するようにしたことを特徴とする請求項１記
載の半導体集積回路装置。
（８）前記配線層は４層以上であり、前記第３の伝送ラ
インはその中間配線層のうち前記半導体チップから最も
離れた層に配線するようにしたことを特徴とする請求項
１記載の半導体集積回路装置。
（９）基準電源ラインと、基準アースラインと、中間電
源ラインと、それぞれ所定の機能を有する第１、第２の
回路ブロックと、前記基準電源ライン及び基準アースラ
イン間電圧の中間電圧を発生して前記中間電源ラインに
出力する中間電源回路ブロックとを具備し、前記第１の
回路ブロックの電源ラインを前記基準電源ラインに接続
し、そのアースラインを前記中間電源ラインに接続し、
前記第２の回路ブロックの電源ラインを前記中間電源ラ
インに接続し、そのアースラインを前記基準アースライ
ンに接続して集積化するようにしたことを特徴とする請
求項１記載の半導体集積回路装置。
（１０）前記中間電源回路ブロックは、前記中間電源ラ
インの電位を基準中間電圧とを比較してその差電圧を検
出する検出手段と、前記差電圧に応じて前記第１の回路
ブロック中の電源電流の一部及び前記第２の回路ブロッ
ク中のアース電流の一部の少なくともいずれか一方の電
流を制御して前記中間電源ラインの電位を基準中間電圧
に安定化する制御手段とを具備することを特徴とする請
求項９記載の半導体集積回路装置。
（１１）前記中間電源回路ブロックは、前記中間電源ラ
インの電位を基準中間電圧とを比較してその差電圧を検
出する検出手段と、前記差電圧に応じて前記中間電源ラ
インヘ出力する中間電圧を増減する低インピーダンス出
力手段とを具備することを特徴とする請求項９記載の半
導体集積回路装置。
（１２）前記中間電源ラインは、コンデンサを介して接
地されることを特徴とする請求項９記載の半導体集積回
路装置。
（１３）前記第１、第２の回路ブロックの少なくともい
ずれか一方の回路ブロックは、回路中のアースラインヘ
流れる電流を全て定電流源で一定にするようにしたこと
を特徴とする請求項９記載の半導体集積回路装置。
（１４）前記第１及び第２の回路ブロックは、各回路ブ
ロック中の素子を前記半導体チップに形成し、前記第１
の回路ブロックの電源ラインと前記第２の回路ブロック
のアースラインを前記中間配線層に配線し、これを前記
第３の伝送ラインとして、前記中間配線層の下側の配線
層と上側の配線層に互いに近接する第１、第２の伝送ラ
インを配線するとき、前記上側、下側配線層の各伝送ラ
インにそれぞれ対向する区域を少なくとも一部含むよう
にパターン形成するようにしたことを特徴とする請求項
９記載の半導体集積回路装置。
（１５）前記複数の配線層の互いに隣接する任意の配線
層の一方に電源ライン、他方にアースラインを配線し、
前記電源ラインと前記アースラインとを対抗配置して寄
生容量を生じさせ、前記電源ライン及び前記アースライ
ンに接続される回路によって生じる信号の高周波成分を
前記寄生容量を介して前記回路に帰還させるようにした
ことを特徴とする請求項１記載の半導体集積回路装置。
（１６）前記半導体チップ面に対して最上層の配線層に
少なくとも電源ライン及びアースラインのいずれか一方
を配線するようにしたことを特徴とする請求項１記載の
半導体集積回路装置。
（１７）前記複数の配線層の任意の配線層に電源ライン
、アースラインを配線し、前記半導体チップ面に対して
最上層の配線層に前記電源ライン及びアースラインのボ
ンディングパッドを近接配置するようにしたことを特徴
とする請求項１記載の半導体集積回路装置。
（１８）前記半導体チップ面に対して最上層の配線層に
信号ラインを配線するようにしたことを特徴とする請求
項１記載の半導体集積回路装置。