JPH0645438A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0645438A JPH0645438A JP19830392A JP19830392A JPH0645438A JP H0645438 A JPH0645438 A JP H0645438A JP 19830392 A JP19830392 A JP 19830392A JP 19830392 A JP19830392 A JP 19830392A JP H0645438 A JPH0645438 A JP H0645438A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- circuit
- wiring
- semiconductor integrated
- dynamic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ダイナミック回路およびアナログ回路を有
し、かつ多層金属配線層を有する半導体集積回路におい
て、配線相互の容量カップリングによる回路の誤動作を
防ぐ。 【構成】 ダイナミック回路およびアナログ回路を有
し、かつ３層以上の金属配線層１１、１２、１３を有す
る半導体集積回路で、ダイナミック回路およびアナログ
回路を構成する第１層目の金属配線１１と他の回路（例
えばＣＰＵと周辺回路）を構成する第３層目の金属配線
１３との間を、接地電位１４に接続された第２層目の金
属配線１２で平面的に覆う構造を備える。これにより、
第１層目の金属配線１１と第３層目の金属配線１３との
容量カップリングによる電気的相互干渉を防止し、ダイ
ナミック回路およびアナログ回路の誤動作を防止する。
し、かつ多層金属配線層を有する半導体集積回路におい
て、配線相互の容量カップリングによる回路の誤動作を
防ぐ。 【構成】 ダイナミック回路およびアナログ回路を有
し、かつ３層以上の金属配線層１１、１２、１３を有す
る半導体集積回路で、ダイナミック回路およびアナログ
回路を構成する第１層目の金属配線１１と他の回路（例
えばＣＰＵと周辺回路）を構成する第３層目の金属配線
１３との間を、接地電位１４に接続された第２層目の金
属配線１２で平面的に覆う構造を備える。これにより、
第１層目の金属配線１１と第３層目の金属配線１３との
容量カップリングによる電気的相互干渉を防止し、ダイ
ナミック回路およびアナログ回路の誤動作を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、３層以上の金属配線層を有する半導体集積回
路に関する。
し、特に、３層以上の金属配線層を有する半導体集積回
路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータ等の半導体
集積回路（以下ＩＣと略記する）は、高機能化、高集積
化が進み、同一基板上に中央演算処理装置（以下ＣＰＵ
と略記する）、アナログ／ディジタル変換器（以下Ａ／
Ｄ変換器と略記する）、リードオンリメモリ（以下ＲＯ
Ｍと略記する）、その他周辺回路を含むものがある。
集積回路（以下ＩＣと略記する）は、高機能化、高集積
化が進み、同一基板上に中央演算処理装置（以下ＣＰＵ
と略記する）、アナログ／ディジタル変換器（以下Ａ／
Ｄ変換器と略記する）、リードオンリメモリ（以下ＲＯ
Ｍと略記する）、その他周辺回路を含むものがある。
【０００３】また、高集積化の要求と共に、３層以上の
金属配線層を有する半導体集積回路が実用化されてい
る。
金属配線層を有する半導体集積回路が実用化されてい
る。
【０００４】図３は従来のビルディングブロック型ＩＣ
の例を示すブロック図である。
の例を示すブロック図である。
【０００５】図３において、マイクロコンピュータ（Ｉ
Ｃ）２１は、ＣＰＵ２２、ＲＯＭ２３、Ａ／Ｄ変換器２
４、周辺回路２５より構成されている。ここでＲＯＭ２
３は高集積度を実現するためにダイナミック回路が使用
されている。
Ｃ）２１は、ＣＰＵ２２、ＲＯＭ２３、Ａ／Ｄ変換器２
４、周辺回路２５より構成されている。ここでＲＯＭ２
３は高集積度を実現するためにダイナミック回路が使用
されている。
【０００６】なお、ＣＰＵ２２、ＲＯＭ２３、Ａ／Ｄ変
換器２４はマクロセルライブラリとしてマスクレイアウ
トデータが個々に準備されたものを用いて設計したもの
である。
換器２４はマクロセルライブラリとしてマスクレイアウ
トデータが個々に準備されたものを用いて設計したもの
である。
【０００７】また、金属配線層として３層が用いられ、
ＣＰＵ２２等の各マクロセル内の金属配線として第１層
目の金属配線（以下第１層配線と記す）が使用され、各
マクロセル端子間の横方向配線として第２層目の金属配
線（以下第２層配線と記す）、各マクロセル端子間の縦
方向配線として第３層目の金属配線（以下第３層配線と
記す）を使用している。第１層目と第２層目、第２層目
と第３層目との間の接続は各々スルーホールを介して行
われる。
ＣＰＵ２２等の各マクロセル内の金属配線として第１層
目の金属配線（以下第１層配線と記す）が使用され、各
マクロセル端子間の横方向配線として第２層目の金属配
線（以下第２層配線と記す）、各マクロセル端子間の縦
方向配線として第３層目の金属配線（以下第３層配線と
記す）を使用している。第１層目と第２層目、第２層目
と第３層目との間の接続は各々スルーホールを介して行
われる。
【０００８】
【発明が解決しようとする課題】前述した従来のビルデ
ィングブロック型のＩＣ２１において、ＲＯＭ２３やＡ
／Ｄ変換器２４のマクセル上をマクロ間接続用の第２層
目および第３層目の金属配線が通過した場合、絶縁膜を
介した金属配線相互（第１層目と第２層目、第１層目と
第３層目）の浮遊容量によるカップリングのために、Ｒ
ＯＭ２３のダイナミック動作およびＡ／Ｄ変換器２４の
変換動作が誤動作するという課題があった。
ィングブロック型のＩＣ２１において、ＲＯＭ２３やＡ
／Ｄ変換器２４のマクセル上をマクロ間接続用の第２層
目および第３層目の金属配線が通過した場合、絶縁膜を
介した金属配線相互（第１層目と第２層目、第１層目と
第３層目）の浮遊容量によるカップリングのために、Ｒ
ＯＭ２３のダイナミック動作およびＡ／Ｄ変換器２４の
変換動作が誤動作するという課題があった。
【０００９】図４は金属配線層間の浮遊容量によるカッ
プリングを説明するためのＩＣの金属配線層の断面図で
ある。静電容量の値は絶縁膜の厚さに反比例する。従っ
てＲＯＭ２３のダイナミック回路やＡ／Ｄ変換器２４の
アナログ回路の一部を構成する第１層配線３１は、第２
層配線３２との浮遊容量Ｃ１２によるカップリングの影
響を強く受ける。つまり、第２層配線３２のディジタル
信号の論理レベルが変化したときに、浮遊容量Ｃ１２を
介して第１層配線３１の電位が変化し、ＲＯＭ２３のダ
イナミック保持中の保持抜けによる誤動作およびＡ／Ｄ
変換器２４のアナログ値の変化による誤動作を惹き起こ
す。
プリングを説明するためのＩＣの金属配線層の断面図で
ある。静電容量の値は絶縁膜の厚さに反比例する。従っ
てＲＯＭ２３のダイナミック回路やＡ／Ｄ変換器２４の
アナログ回路の一部を構成する第１層配線３１は、第２
層配線３２との浮遊容量Ｃ１２によるカップリングの影
響を強く受ける。つまり、第２層配線３２のディジタル
信号の論理レベルが変化したときに、浮遊容量Ｃ１２を
介して第１層配線３１の電位が変化し、ＲＯＭ２３のダ
イナミック保持中の保持抜けによる誤動作およびＡ／Ｄ
変換器２４のアナログ値の変化による誤動作を惹き起こ
す。
【００１０】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る半導体集積回路は、ダイナミック回路
およびアナログ回路を有する半導体集積回路において、
ダイナミック回路及びアナログ回路を構成する第１層目
の金属配線と、前記ダイナミック回路およびアナログ回
路以外の回路を構成する第３層目の金属配線との間に平
面的に構成される第２層目の金属配線が接地電位に接続
される構造を備えて構成される。
に、本発明に係る半導体集積回路は、ダイナミック回路
およびアナログ回路を有する半導体集積回路において、
ダイナミック回路及びアナログ回路を構成する第１層目
の金属配線と、前記ダイナミック回路およびアナログ回
路以外の回路を構成する第３層目の金属配線との間に平
面的に構成される第２層目の金属配線が接地電位に接続
される構造を備えて構成される。
【００１２】
【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１３】図１は本発明の一実施例を示すＩＣブロッ
ク構成図である。
ク構成図である。
【００１４】図１を参照するに、ＩＣ１は、ＣＰＵ２、
ＲＯＭ３、Ａ／Ｄ変換器５のメガマクロにより構成され
たビルディングブロック型ＩＣである。各メガマクロ内
部の金属配線層は第１層配線を使用している。以下に述
べる部分を除き各マクロ間の配線は第２層および第３層
配線を使用している。
ＲＯＭ３、Ａ／Ｄ変換器５のメガマクロにより構成され
たビルディングブロック型ＩＣである。各メガマクロ内
部の金属配線層は第１層配線を使用している。以下に述
べる部分を除き各マクロ間の配線は第２層および第３層
配線を使用している。
【００１５】図１において、４および６は本発明の特徴
であり、４はＲＯＭ３の中のメモリ部であり、ダイナミ
ック回路で構成されている。また、６はＡ／Ｄ変換器５
のアナログ回路部を示している。このメモリ部４および
アナログ回路部６の部分の配線層の断面の例が図２であ
る。
であり、４はＲＯＭ３の中のメモリ部であり、ダイナミ
ック回路で構成されている。また、６はＡ／Ｄ変換器５
のアナログ回路部を示している。このメモリ部４および
アナログ回路部６の部分の配線層の断面の例が図２であ
る。
【００１６】図２を参照するに、第２層配線１２は、図
１におけるメモリ部４、アナログ回路部６の部分の第２
層配線を示しており、ダイナミック回路およびアナログ
回路上全体を覆うように構成され、基板（接地）電位１
４へ接続されている。これより図１のメモリ部４、アナ
ログ回路部６の部分でのマクロ間接続は第３層配線を使
用して行われている。
１におけるメモリ部４、アナログ回路部６の部分の第２
層配線を示しており、ダイナミック回路およびアナログ
回路上全体を覆うように構成され、基板（接地）電位１
４へ接続されている。これより図１のメモリ部４、アナ
ログ回路部６の部分でのマクロ間接続は第３層配線を使
用して行われている。
【００１７】このために、図２に示すように第１層配線
１１および第３層配線１３の浮遊容量Ｃ１２、Ｃ２３は
対接地容量となる。第２層配線１２は第１層配線１１と
第３層配線１３のシールドとなり、第３層配線１３にお
けるディジタル信号の論理レベル変化による第１層配線
１１の電位変化を完全に防止することができる。従っ
て、ダイナミック回路を用いたＲＯＭ３およびアナログ
回路を有するＡ／Ｄ変換器５の誤動作を防止することが
可能となる。
１１および第３層配線１３の浮遊容量Ｃ１２、Ｃ２３は
対接地容量となる。第２層配線１２は第１層配線１１と
第３層配線１３のシールドとなり、第３層配線１３にお
けるディジタル信号の論理レベル変化による第１層配線
１１の電位変化を完全に防止することができる。従っ
て、ダイナミック回路を用いたＲＯＭ３およびアナログ
回路を有するＡ／Ｄ変換器５の誤動作を防止することが
可能となる。
【００１８】そして誤動作の虞れのないスタティク回路
上（例えばＣＰＵ）は第２層配線も信号配線として使用
し、マクロセル間の接続は第２層配線および第３層配線
により行われる。
上（例えばＣＰＵ）は第２層配線も信号配線として使用
し、マクロセル間の接続は第２層配線および第３層配線
により行われる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
ダイナミック回路およびアナログ回路を構成する第１層
配線と他の回路の信号配線である第３層配線との間の第
２層配線を接地電位としたことで、第３層配線の信号の
論理レベル変化による第１層配線の電位に対する影響を
完全に防止し、ダイナミック回路およびアナログ回路の
誤動作を防止できるという効果が得られる。
ダイナミック回路およびアナログ回路を構成する第１層
配線と他の回路の信号配線である第３層配線との間の第
２層配線を接地電位としたことで、第３層配線の信号の
論理レベル変化による第１層配線の電位に対する影響を
完全に防止し、ダイナミック回路およびアナログ回路の
誤動作を防止できるという効果が得られる。
【００２０】またこの効果は、４層以上の配線層を用い
た場合にも同様であることは言うまでもない。
た場合にも同様であることは言うまでもない。
【図１】本発明の一実施例を示すＩＣのブロック構成図
である。
である。
【図２】本発明を説明するための配線層の断面図であ
る。
る。
【図３】従来におけるこの種のＩＣのブロック図であ
る。
る。
【図４】従来におけるＩＣの配線層の断面図である。
１、２１…ＩＣ ２、２２…ＣＰＵ ３、２３…ＲＯＭ ４…ダイナミック回路部 ５、２４…Ａ／Ｄ変換器 ６…アナログ回路部 ７、２５…周辺回路 １１、３１…第１層配線 １２、３２…第２層配線 １３、３３…第３層配線
Claims (1)
- 【請求項１】 ダイナミック回路およびアナログ回路を
有し、かつ３層以上の金属配線層を有する半導体集積回
路において、ダイナミック回路およびアナログ回路を構
成する第１層目の金属配線と前記ダイナミック回路およ
びアナログ回路以外の回路を構成する第３層目の金属配
線との間を、接地電位に接続された第２層目の金属配線
層で平面的に覆う構造を備えたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19830392A JPH0645438A (ja) | 1992-07-24 | 1992-07-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19830392A JPH0645438A (ja) | 1992-07-24 | 1992-07-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645438A true JPH0645438A (ja) | 1994-02-18 |
Family
ID=16388894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19830392A Pending JPH0645438A (ja) | 1992-07-24 | 1992-07-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645438A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629300B1 (en) | 1999-07-27 | 2003-09-30 | Nec Electronics Corporation | CAD system for an ASIC |
| JP2016195212A (ja) * | 2015-04-01 | 2016-11-17 | 株式会社東芝 | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160241A (ja) * | 1986-12-24 | 1988-07-04 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH03152968A (ja) * | 1989-11-09 | 1991-06-28 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH03285333A (ja) * | 1990-03-31 | 1991-12-16 | Toshiba Corp | 半導体集積回路装置 |
-
1992
- 1992-07-24 JP JP19830392A patent/JPH0645438A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160241A (ja) * | 1986-12-24 | 1988-07-04 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH03152968A (ja) * | 1989-11-09 | 1991-06-28 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH03285333A (ja) * | 1990-03-31 | 1991-12-16 | Toshiba Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6629300B1 (en) | 1999-07-27 | 2003-09-30 | Nec Electronics Corporation | CAD system for an ASIC |
| JP2016195212A (ja) * | 2015-04-01 | 2016-11-17 | 株式会社東芝 | 半導体集積回路 |
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