JPH01189137A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01189137A JPH01189137A JP63014967A JP1496788A JPH01189137A JP H01189137 A JPH01189137 A JP H01189137A JP 63014967 A JP63014967 A JP 63014967A JP 1496788 A JP1496788 A JP 1496788A JP H01189137 A JPH01189137 A JP H01189137A
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Landscapes
- Shift Register Type Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補信号線対をもつ半導体集積回路の配線方
法に関するものである。
法に関するものである。
この種の配線方法の従来技術の例として、ここではシフ
トレジスタを取り上げ、以下それについて説明する。第
５図は半導体基板上に構成されたシフトレジスタにおけ
る相補信号線対の従来の配線方法の１例である。同図に
おいて、Ｒ１，Ｒ，、Ｒ３・・・Ｒｎはレジスタであり
、各レジスタはデータ入力端子Ａ、データ出力端子Ｂ、
レジスタの制御端子Ｃ，Ｃの４つの端子をもち、レジス
タＲ％（の入力端子Ａは配線Ｎｋ−１によって前段のレ
ジスタＲｋ−，の出力端子Ｂに接続され、レジスタＲｋ
の出力端子Ｂは配線Ｎｋによって次段のレジスタＲｋｏ
ｔの入力端子Ａに接続され、制御端子Ｃは配線し１に、
制御端子では配線し！に接続され、又特に最終段のレジ
スタＲｎの出力端子Ｂは配線Ｎ、を通して初段レジスタ
Ｒ１の人力端子Ａに接続されている。以上の様にレジス
タの入出力端子がｎ個のレジスタＲ，，Ｒ，・・・Ｒｎ
を介してリング状に接続される事により、シフトレジス
タＳがｍ或されている。
トレジスタを取り上げ、以下それについて説明する。第
５図は半導体基板上に構成されたシフトレジスタにおけ
る相補信号線対の従来の配線方法の１例である。同図に
おいて、Ｒ１，Ｒ，、Ｒ３・・・Ｒｎはレジスタであり
、各レジスタはデータ入力端子Ａ、データ出力端子Ｂ、
レジスタの制御端子Ｃ，Ｃの４つの端子をもち、レジス
タＲ％（の入力端子Ａは配線Ｎｋ−１によって前段のレ
ジスタＲｋ−，の出力端子Ｂに接続され、レジスタＲｋ
の出力端子Ｂは配線Ｎｋによって次段のレジスタＲｋｏ
ｔの入力端子Ａに接続され、制御端子Ｃは配線し１に、
制御端子では配線し！に接続され、又特に最終段のレジ
スタＲｎの出力端子Ｂは配線Ｎ、を通して初段レジスタ
Ｒ１の人力端子Ａに接続されている。以上の様にレジス
タの入出力端子がｎ個のレジスタＲ，，Ｒ，・・・Ｒｎ
を介してリング状に接続される事により、シフトレジス
タＳがｍ或されている。
配’ｔＭ Ｌｔと配線し２は、互いに逆の位相をもつ相
補信号φ、義の配線であり、配線Ｎ、とともに、図に示
す様に隣接して配線されている。配線Ｎ０は相補信号線
対（Ｌｓ 、Ｌｘ ）と距離ｅにわたって隣接している
。
補信号φ、義の配線であり、配線Ｎ、とともに、図に示
す様に隣接して配線されている。配線Ｎ０は相補信号線
対（Ｌｓ 、Ｌｘ ）と距離ｅにわたって隣接している
。
次に動作について、第６図を示す電圧波形のタイミング
図を参照にしながら説明する。同図において、φは配線
り、、 ＄は配線Ｌ２、ＶＮＯは配線Ｎ、、ＶＮｔは配
線Ｎ１、ＶＮｔは配線Ｎ２、ＶＮｎ−１は配線Ｎｎ−。
図を参照にしながら説明する。同図において、φは配線
り、、 ＄は配線Ｌ２、ＶＮＯは配線Ｎ、、ＶＮｔは配
線Ｎ１、ＶＮｔは配線Ｎ２、ＶＮｎ−１は配線Ｎｎ−。
の動作波形を示す。
図中のφとＴはお互いに全く逆の位相をもった電圧波形
であり、時間ｔｏ、ｔ、、・・・ｕｎ 、ｊ ｆ１＋１
においてφはＬ′から１Ｈ′へ、Ｔは１Ｈ′から１Ｌ′
へ変化し、時間ｔ； ＋ ｔ’ｌ・・・ｔ′ｎ＋ Ｌ
’ｎ＋ｔにおいてφは１Ｈ′から１Ｌ′へ、１はＳ Ｌ
ａから４ Ｈｚへ変化する。φは各レジスタの端子Ｃ
に、φは各レジスタの端子Ｃに入力されて、シフトレジ
スタの制御信号として働く。
であり、時間ｔｏ、ｔ、、・・・ｕｎ 、ｊ ｆ１＋１
においてφはＬ′から１Ｈ′へ、Ｔは１Ｈ′から１Ｌ′
へ変化し、時間ｔ； ＋ ｔ’ｌ・・・ｔ′ｎ＋ Ｌ
’ｎ＋ｔにおいてφは１Ｈ′から１Ｌ′へ、１はＳ Ｌ
ａから４ Ｈｚへ変化する。φは各レジスタの端子Ｃ
に、φは各レジスタの端子Ｃに入力されて、シフトレジ
スタの制御信号として働く。
図中のＶＮＯはｔｏから【、までの時間、最終段のレジ
スタＲｎの端子Ｂから配線Ｎ、に出力される電圧波形で
あり、初段レジスタＲ１の端子Ａに入力される。
スタＲｎの端子Ｂから配線Ｎ、に出力される電圧波形で
あり、初段レジスタＲ１の端子Ａに入力される。
レジスタＲ１は時間巾こおいて端子ＡよりＶＮｏの電位
レベル″Ｈ′を入力し、ｔｌからｔ２までの時間端子Ｂ
カラ配ｍＮｔへ’Ｈ’ヲ出力する（第６図ＶＮＯ、ＶＮ
Ｉ）。
レベル″Ｈ′を入力し、ｔｌからｔ２までの時間端子Ｂ
カラ配ｍＮｔへ’Ｈ’ヲ出力する（第６図ＶＮＯ、ＶＮ
Ｉ）。
又、レジスタＲ２は時間ｔｔにおいて端子ＡよりＶＮ□
の電位レベル４ Ｈｚを入力し、ｔ２からｔ３までの時
間、端子Ｂから配線Ｎ２へ′″Ｈ′を出力する（第６図
ＶＮＩ−ＶＮ、 ）。以下同様に、各レジスタは端子で
の電位レベルが１Ｌ′から％Ｈ′へ変化した時、端子Ａ
の信号を入力し、端子Ｃの電位レベルが′″Ｌ′からＨ
′へ変化した時、端子Ｂから信号を出力する。この動作
が繰り返される事によってレジスタにラッチされている
信号は、制御信号φ９番に同期して後段のレジスタへと
シフトされてゆく。従ってレジスタＲｎ−１は時間【ｎ
−１から１１１の間、配線Ｎｎ−ｔへ’Ｈ’を出力し、
（第６図、■Ｎｎ−１）レジスタＲｎは時間ｔ’ｎ−ｔ
に端子ＡよりＶＮｎ−ｔの電位レベル゛Ｈ″を入力し、
１ｎから【ｎ−１の開端子Ｂから配線Ｎｏへ１Ｈ′を出
力しく第６図ＶＮｏ ）、この信号は時間ｔ′７におい
て再びレジスタＲ１に入力される。以上の様に、各レジ
スタにラッチされている信号は、制御信号φ。
の電位レベル４ Ｈｚを入力し、ｔ２からｔ３までの時
間、端子Ｂから配線Ｎ２へ′″Ｈ′を出力する（第６図
ＶＮＩ−ＶＮ、 ）。以下同様に、各レジスタは端子で
の電位レベルが１Ｌ′から％Ｈ′へ変化した時、端子Ａ
の信号を入力し、端子Ｃの電位レベルが′″Ｌ′からＨ
′へ変化した時、端子Ｂから信号を出力する。この動作
が繰り返される事によってレジスタにラッチされている
信号は、制御信号φ９番に同期して後段のレジスタへと
シフトされてゆく。従ってレジスタＲｎ−１は時間【ｎ
−１から１１１の間、配線Ｎｎ−ｔへ’Ｈ’を出力し、
（第６図、■Ｎｎ−１）レジスタＲｎは時間ｔ’ｎ−ｔ
に端子ＡよりＶＮｎ−ｔの電位レベル゛Ｈ″を入力し、
１ｎから【ｎ−１の開端子Ｂから配線Ｎｏへ１Ｈ′を出
力しく第６図ＶＮｏ ）、この信号は時間ｔ′７におい
て再びレジスタＲ１に入力される。以上の様に、各レジ
スタにラッチされている信号は、制御信号φ。
正に同期してシフトレジスタ内を循環する。
ここで各々の動作波形の電位レベル１Ｈ′はＶｃｃ（ｖ
）を表わし、電位レベル５Ｌ′は０（ｖ）を表わす。
）を表わし、電位レベル５Ｌ′は０（ｖ）を表わす。
従来の半導体装置は以上の様に構成されているので、第
８図のＶｆｉｏの波形を示す様に、配線し１と配線Ｎ０
の容量結合のために、φの電位変動によってｖｎｏが雑
音△Ｖを受けるという問題があった。これを第７図と第
８図を参照しながら説明する。
８図のＶｆｉｏの波形を示す様に、配線し１と配線Ｎ０
の容量結合のために、φの電位変動によってｖｎｏが雑
音△Ｖを受けるという問題があった。これを第７図と第
８図を参照しながら説明する。
第７図は、第５図と全く同一の半導体装置の構成図であ
るが、各々の配線には、図中に点線で示す様に、必ず寄
生容量が伴なっている。すなわち、配線Ｌ１とＬ２は容
量ＣＡＩ□なる容量結合を、配線し、とＮｏは容量ＣＡ
１Ｇなる容量結合をしており、又配線１４＋Ｌ、、Ｎ
、は、基板を介して接地電圧に対してそれぞれＣＢ＋
、ＣＢ２ 、ＣＢｏなる容量を有する。
るが、各々の配線には、図中に点線で示す様に、必ず寄
生容量が伴なっている。すなわち、配線Ｌ１とＬ２は容
量ＣＡＩ□なる容量結合を、配線し、とＮｏは容量ＣＡ
１Ｇなる容量結合をしており、又配線１４＋Ｌ、、Ｎ
、は、基板を介して接地電圧に対してそれぞれＣＢ＋
、ＣＢ２ 、ＣＢｏなる容量を有する。
第７図のφとｉは、前記の配線Ｌ１．Ｌ！の波形で、互
いに全く逆の位相をもち、供に時間τ０．τ、／、τ１
゜ｒ；・・・において、Ｖｃｃ （Ｖ）の振幅で電位が
変動している。同図の■凱は、配線Ｎｏが雑音を全く受
けないと仮定した時の波形で、レジスタＲｎは、時間τ
２以前は０（ｖ）を、τ鵞以降はＶｃｃ（Ｖ）を出力し
ている。同図のｖＮｏは、配線Ｎ、が線間結合容量によ
る雑音を受ける時の波形で、配線し１の波形φの電位変
化により、結合容量ＣＡｌ０を介して、電位変動を受け
ている。図に示す様に、ＶＮｏは時間ｒ。、τ１．τ２
・・・において正の変動を、ｒ≦ 、；、ｒ；・・・に
おいては負の変動を受けるが、その変動量はどちらの場
合も同じ値を示し、その値をΔＶとすると、 で表わされる。
いに全く逆の位相をもち、供に時間τ０．τ、／、τ１
゜ｒ；・・・において、Ｖｃｃ （Ｖ）の振幅で電位が
変動している。同図の■凱は、配線Ｎｏが雑音を全く受
けないと仮定した時の波形で、レジスタＲｎは、時間τ
２以前は０（ｖ）を、τ鵞以降はＶｃｃ（Ｖ）を出力し
ている。同図のｖＮｏは、配線Ｎ、が線間結合容量によ
る雑音を受ける時の波形で、配線し１の波形φの電位変
化により、結合容量ＣＡｌ０を介して、電位変動を受け
ている。図に示す様に、ＶＮｏは時間ｒ。、τ１．τ２
・・・において正の変動を、ｒ≦ 、；、ｒ；・・・に
おいては負の変動を受けるが、その変動量はどちらの場
合も同じ値を示し、その値をΔＶとすると、 で表わされる。
式（１）から明らかな様に、線間結合容量ＣＡＩ。が容
ｔ Ｃｎｏに比べて無視できなくなると、ΔＶの値もＶ
ＣＣに比べて無視できなくなってくる。すなわちシフト
レジスタ初段のレジスタＲ１のしきい値電圧Ｖｔｈ（Ｖ
ｔｈ≦ＴＶＣＣ）である時、ΔＶ＞Ｖｔｈとなると、時
間ＴＯ”ｌにおいて、Ｒ８の入力端子ＡにはＶｔｈ以上
の電圧がかかり、同様にＲ，のしきい値電圧がＶｔｈ
−Ｖｃｃ−Ｖｔｈ （Ｖｔｈ≦ｚ Ｖｃｃ ） テｈる
時、Δｖ〉ｖｔｈとなると、時間、；、ｒ；において、
Ｒ１の入力端子Ａにはｖｔｈ以下の電位がかかる。従っ
てこのレジスタＲ１はｉの立ち上がりにおいて信号を入
力するので、時間ｒ；、、′３において、Ｒ３は誤動作
する。
ｔ Ｃｎｏに比べて無視できなくなると、ΔＶの値もＶ
ＣＣに比べて無視できなくなってくる。すなわちシフト
レジスタ初段のレジスタＲ１のしきい値電圧Ｖｔｈ（Ｖ
ｔｈ≦ＴＶＣＣ）である時、ΔＶ＞Ｖｔｈとなると、時
間ＴＯ”ｌにおいて、Ｒ８の入力端子ＡにはＶｔｈ以上
の電圧がかかり、同様にＲ，のしきい値電圧がＶｔｈ
−Ｖｃｃ−Ｖｔｈ （Ｖｔｈ≦ｚ Ｖｃｃ ） テｈる
時、Δｖ〉ｖｔｈとなると、時間、；、ｒ；において、
Ｒ１の入力端子Ａにはｖｔｈ以下の電位がかかる。従っ
てこのレジスタＲ１はｉの立ち上がりにおいて信号を入
力するので、時間ｒ；、、′３において、Ｒ３は誤動作
する。
以上の様に、半導体集積回路の耳集積化が進んで、各配
線の線間間隔が減少してくると、配線し。
線の線間間隔が減少してくると、配線し。
とＮＯの線間結合容量ＣＡｌ０が増大し、故に電位波形
ＶＮＯの変動ｔ△Ｖも増大するので、シフトレジスタが
誤動作しやすくなるという問題を生ずる。
ＶＮＯの変動ｔ△Ｖも増大するので、シフトレジスタが
誤動作しやすくなるという問題を生ずる。
なおここでは、シフトレジスタにおける相補信号線対の
従来の配線方法の例を取りあげて説明したが、相補信号
線対と、それに隣接する別の配線をもつ半導体装置にも
同様の問題が生ずる。
従来の配線方法の例を取りあげて説明したが、相補信号
線対と、それに隣接する別の配線をもつ半導体装置にも
同様の問題が生ずる。
この発明は上記の様な問題点を解消するためになされた
もので、対をなす２本の相補信号線のうちの１本によっ
て、それに隣接する配線が受ける容量結合雑音を完全に
除去し、誤動作をおこさない半導体装置を得る事を目的
きする。
もので、対をなす２本の相補信号線のうちの１本によっ
て、それに隣接する配線が受ける容量結合雑音を完全に
除去し、誤動作をおこさない半導体装置を得る事を目的
きする。
この発明に係る半導体装置は、相補信号線対上のｌｌ所
、又は複数箇所に交差部分を設ける事により、前記信号
線対に隣接する別の配線が、前記信号線対の各々から受
ける結合容量を、全く等しくして、それによってその配
線にのる容量結合雑音を除去したものである。
、又は複数箇所に交差部分を設ける事により、前記信号
線対に隣接する別の配線が、前記信号線対の各々から受
ける結合容量を、全く等しくして、それによってその配
線にのる容量結合雑音を除去したものである。
この発明における半導体装置は、相補信号線対に適当な
交差部分を設け１こため、信号線対の電位の変化によっ
て、それに隣接する他の配線が、前記信号線対から全く
大きさの等しい逆位相の容量結合雑音を受けるため、雑
音が互いに打ち消し合って除去される。
交差部分を設け１こため、信号線対の電位の変化によっ
て、それに隣接する他の配線が、前記信号線対から全く
大きさの等しい逆位相の容量結合雑音を受けるため、雑
音が互いに打ち消し合って除去される。
以下、この発明の実施例として、ここではシフトレジス
タを取り上げ、以下それについて説明する。
タを取り上げ、以下それについて説明する。
第１図は半導体基板上に構成されたシフトレジスタにお
ける相補信号線対の配線方法についての、この発明の一
実施例である。第１図において、Ｓはシフトレジスタで
あり、Ｒ１＋ Ｒ２＋ Ｒ３・・・Ｒ８の８個のレジス
タから成り、その構成は従来の技術で取り上げたシフト
レジスタ（第５図、Ｓ参照）に等しい。
ける相補信号線対の配線方法についての、この発明の一
実施例である。第１図において、Ｓはシフトレジスタで
あり、Ｒ１＋ Ｒ２＋ Ｒ３・・・Ｒ８の８個のレジス
タから成り、その構成は従来の技術で取り上げたシフト
レジスタ（第５図、Ｓ参照）に等しい。
第１図の半導体装置において従来技術と異なる所は、相
補信号φ、ｉをもつ配線対（Ｌｘ 、Ｌｘ ）が。
補信号φ、ｉをもつ配線対（Ｌｘ 、Ｌｘ ）が。
共にｅ／２の長さの２等分の区分ａ、ｂに分かれ、この
等分点ＣＰの一箇所で、配線し１とＲ２が交差して配線
されている事である。
等分点ＣＰの一箇所で、配線し１とＲ２が交差して配線
されている事である。
次に作用について第１図と第２図を参照しながら説明す
る。第１図の半導体装置の構成図において、配線り、、
Ｌ、、Ｎ、は、図中に点線で示す様な寄生容量を伴なっ
ている。すなわち、３区分においては、配線Ｌ１とＲ２
はＣＡｓ２ｍなる容量結合を、配線Ｌ１とＮ。はＣＡ１
Ｇｍ なる容量結合をしており、１区分においても同様
に、配線り、とり、はｃＡ□、ｂなる容量結合を、配線
し２とＮｏはｃＡｚｏｂなる容量結合をしている。又、
配線Ｌ１．Ｌ、、Ｎ、は基板を介して接地電圧に対して
それぞれＣＢＩ Ｉ ＣＢＩ 、ＣＢＯなる容量を有す
る。
る。第１図の半導体装置の構成図において、配線り、、
Ｌ、、Ｎ、は、図中に点線で示す様な寄生容量を伴なっ
ている。すなわち、３区分においては、配線Ｌ１とＲ２
はＣＡｓ２ｍなる容量結合を、配線Ｌ１とＮ。はＣＡ１
Ｇｍ なる容量結合をしており、１区分においても同様
に、配線り、とり、はｃＡ□、ｂなる容量結合を、配線
し２とＮｏはｃＡｚｏｂなる容量結合をしている。又、
配線Ｌ１．Ｌ、、Ｎ、は基板を介して接地電圧に対して
それぞれＣＢＩ Ｉ ＣＢＩ 、ＣＢＯなる容量を有す
る。
シフトレジスタＳは従来の技術で取りアケたシフトレジ
スタと同じ動作をしく第６図参照〕、従って各レジスタ
Ｒ，，Ｒ，・・・Ｒ８の制御端子Ｃ１でには、全く逆の
位相をもつ相補信号クロックφ、Ｔが入力し、最終段レ
ジスタ島は波形φの立ち上がり時に端子Ｃより信号電位
を出力し、初段レジスタＲ１は波形７の立ち上がり時に
端子Ａより信号電位を入力する。
スタと同じ動作をしく第６図参照〕、従って各レジスタ
Ｒ，，Ｒ，・・・Ｒ８の制御端子Ｃ１でには、全く逆の
位相をもつ相補信号クロックφ、Ｔが入力し、最終段レ
ジスタ島は波形φの立ち上がり時に端子Ｃより信号電位
を出力し、初段レジスタＲ１は波形７の立ち上がり時に
端子Ａより信号電位を入力する。
第２図において、φと１はそれぞれ配線し１とり。
の電圧波形であり、互いに全く逆の位相をもっている。
同図のＶＮＯｓは、配線ＮＯが区分ａにおいてのみ容量
結合雑音をうけると仮定した時の波形で、配線し１の波
形φの電位変化により、結合容量ＣＡ＋ｏａを介して電
位変動を受ける。図に示す様に、ＶＮｎ ａは時間ｒｏ
、 ｒ、 、 ｒ２・・・において正の変動を、τ；、
ｒ′１τ；・・・において負の変動を受け、その変動量
は正。
結合雑音をうけると仮定した時の波形で、配線し１の波
形φの電位変化により、結合容量ＣＡ＋ｏａを介して電
位変動を受ける。図に示す様に、ＶＮｎ ａは時間ｒｏ
、 ｒ、 、 ｒ２・・・において正の変動を、τ；、
ｒ′１τ；・・・において負の変動を受け、その変動量
は正。
負倶に等しくその値をΔＶａとすると、で表わされる。
又、同図のＶＮｏｂは、配線Ｎｏが区分すにおいてのみ
容量結合雑音をうけると仮定した時の波形で、配線し２
の波形１の電位変化により、結合容ｔｃＡｚｏｂを介し
て、時間ｒ（Ｉｓτ１．ｒ２・・・において負の電位変
動を、Ｔ≦、τ；、ｒ；・・・において正の電位変動を
受け、その変動量は正、負倶に等しく、その値をΔｖｂ
とすると、 で表わされる。
容量結合雑音をうけると仮定した時の波形で、配線し２
の波形１の電位変化により、結合容ｔｃＡｚｏｂを介し
て、時間ｒ（Ｉｓτ１．ｒ２・・・において負の電位変
動を、Ｔ≦、τ；、ｒ；・・・において正の電位変動を
受け、その変動量は正、負倶に等しく、その値をΔｖｂ
とすると、 で表わされる。
同図のＶＮＯａ ｂは、区分ａと区分すの両刀において
、配線Ｎ、が容量結合雑音を受けた時の波形を示す。区
分ａと区分すはどちらも同じ長さｅ／２であるので、配
線Ｎ６ 、Ｌｌ ＋ Ｌｌが区分ａとｂにおいて対称的
にレイアウトされたならば、各配線間の結合容量につい
て以下の式が成立する（第１図参照］。
、配線Ｎ、が容量結合雑音を受けた時の波形を示す。区
分ａと区分すはどちらも同じ長さｅ／２であるので、配
線Ｎ６ 、Ｌｌ ＋ Ｌｌが区分ａとｂにおいて対称的
にレイアウトされたならば、各配線間の結合容量につい
て以下の式が成立する（第１図参照］。
ＣＡｌ０ａ″ＣＡｚｏ ｂ −（
４）ＣＡ１２ａ ” ＣＡ１２ｂ
・・・（５）ここで式（４１を式（２）９式（３）に
代入するとΔＶａ厘Δｖｂ ・
・・（６）が得られる。波形ＶＮＯｉとＶＮｏ ｂにの
る雑音ΔＶａとΔｖｂは、第２図のＶＮＯａとＶＮＯｂ
に示す様に、同時に互いに打ち消しあう方向に電位が変
動する。従って式（６）より、配線Ｎ、上には、電位変
動ΔＶａとΔｖｂが完全に打ち消し合う事によって容量
結合による雑音はのらず、第２図のＶＮｏ Ａ ｂの波
形が得られる。
４）ＣＡ１２ａ ” ＣＡ１２ｂ
・・・（５）ここで式（４１を式（２）９式（３）に
代入するとΔＶａ厘Δｖｂ ・
・・（６）が得られる。波形ＶＮＯｉとＶＮｏ ｂにの
る雑音ΔＶａとΔｖｂは、第２図のＶＮＯａとＶＮＯｂ
に示す様に、同時に互いに打ち消しあう方向に電位が変
動する。従って式（６）より、配線Ｎ、上には、電位変
動ΔＶａとΔｖｂが完全に打ち消し合う事によって容量
結合による雑音はのらず、第２図のＶＮｏ Ａ ｂの波
形が得られる。
この様に本実施例では配線Ｎ。が配線Ｌ１とＬｌから受
ける結合容量が全く等しい事によって、配線し８とＬｌ
の信号、φと１が完全に相補的であるならば、配線Ｎ。
ける結合容量が全く等しい事によって、配線し８とＬｌ
の信号、φと１が完全に相補的であるならば、配線Ｎ。
は容量結合雑音を全くうけない。従ってシフトレジスタ
の初段のレジスタＲ１の誤動作を防ぐ事が出来る。
の初段のレジスタＲ１の誤動作を防ぐ事が出来る。
第３図は本発明の第２の実施例を示す。本実施例が第１
図の実施例と異なるのは、相補信号線対し、、Ｌｌが、
２箇所の交差ＣＰ、、 ＣＰ２をもち、その交差点によ
って配線は区分３１区分ｂ、区分Ｃの３つの区分に分か
れる。ここで区分ａは長さｅ／４、区分すは長さｇ／２
、区分Ｃは長さｅ／４であって、第１図の実施例と同様
に、配線し１とＮ、の間の線間結合容量は、配線し２と
Ｎ。の間の線間結合容量と全く等しい。
図の実施例と異なるのは、相補信号線対し、、Ｌｌが、
２箇所の交差ＣＰ、、 ＣＰ２をもち、その交差点によ
って配線は区分３１区分ｂ、区分Ｃの３つの区分に分か
れる。ここで区分ａは長さｅ／４、区分すは長さｇ／２
、区分Ｃは長さｅ／４であって、第１図の実施例と同様
に、配線し１とＮ、の間の線間結合容量は、配線し２と
Ｎ。の間の線間結合容量と全く等しい。
第４図は、この第３図の実施例における相補信号線Ｌｔ
、Ｌｌの交点ＣＰ、とＣＰ、のレイアウト図の１例で
ある。図中のＣＰｌとＣＰ！は、それぞれ第３図のＣＰ
、とＣＰ２に対応する交差であり、Ｌｌは配線Ｌ１゜Ｌ
ｌは配線Ｌ！を表わす。又、１１はアルミ配線、Ｐｏ１
ｙはポリＳｉ配線、ＣはアルミとポリＳｉのコンタクト
である。本発明で設ける交差は、いずれもこれらを配線
対について完全に対称にレイアウトする事は不可能であ
る。しかし、図に示す様に、２箇所の交差を設けて、Ｃ
Ｐ、では配線し１をアルミ、ＬｌをポリＳｉでレイアウ
トし、 ｃｐ、では配線し、をポリＳｉ、Ｌｌをアルミ
でレイアウトしたならば、配線対し１とＬｌの抵抗値と
寄生容量のアンバランスを避ける事が出来る。従ってこ
の実施例では第１図の実施例に比べて、より雑音の少な
い状態を実現できる。
、Ｌｌの交点ＣＰ、とＣＰ、のレイアウト図の１例で
ある。図中のＣＰｌとＣＰ！は、それぞれ第３図のＣＰ
、とＣＰ２に対応する交差であり、Ｌｌは配線Ｌ１゜Ｌ
ｌは配線Ｌ！を表わす。又、１１はアルミ配線、Ｐｏ１
ｙはポリＳｉ配線、ＣはアルミとポリＳｉのコンタクト
である。本発明で設ける交差は、いずれもこれらを配線
対について完全に対称にレイアウトする事は不可能であ
る。しかし、図に示す様に、２箇所の交差を設けて、Ｃ
Ｐ、では配線し１をアルミ、ＬｌをポリＳｉでレイアウ
トし、 ｃｐ、では配線し、をポリＳｉ、Ｌｌをアルミ
でレイアウトしたならば、配線対し１とＬｌの抵抗値と
寄生容量のアンバランスを避ける事が出来る。従ってこ
の実施例では第１図の実施例に比べて、より雑音の少な
い状態を実現できる。
以上の様に、この発明に係る半導体装置によれば、相補
信号の配線の対の各々と、その信号線対に隣接する配線
との間の線間結合容量が全く等しくなる様に、相補信号
の配線対に一箇所又は複数箇所の交差部分を設けたので
、上記の隣接する配線は容量結合による電位の変動を受
けなくなり、半導体装置の誤動作を減少させる効果があ
る。
信号の配線の対の各々と、その信号線対に隣接する配線
との間の線間結合容量が全く等しくなる様に、相補信号
の配線対に一箇所又は複数箇所の交差部分を設けたので
、上記の隣接する配線は容量結合による電位の変動を受
けなくなり、半導体装置の誤動作を減少させる効果があ
る。
第１図は本発明の一実施例による半導体装置を示す構成
図、第２図はその電圧波形図、第３図は本発明の第二の
実施例による半導体装置を示す構成図、第４図は第二の
実施例のレイアウト図の一部、第５図は従来のこの種の
半導体装置の構成図、第６図は従来の半導体装置におけ
るシフトレジスタの動作を示す電圧波形図、第７図は第
５図と同じ半導体装置の構成図、第８図はその電圧波形
図である。 Ｌｌは第１配線、Ｌｌは第２配線、Ｎ、は第３配線、φ
は第１配線し１の動作波形、蜜は第２配線し２の動作波
形、ＶＮｏ ｌ ＶＮＯａｂ第３配線Ｎｏの動作波形、
ＣＰ。 ＣＰ、 、 ＣＰ、は第１配線Ｌ１と＠２配線Ｌ！の交
差部分、ＣＡ１０ａ ＊ ＣＡ凰２暑１ＣＡｚｏｂ ＊
ｃＡ１２ｂ ｌ ＣＢｏ ｌ ＣＢｔ ｅ ＣＢ２は
各配線の寄生容倉、Ｒ，、Ｒ，・・・はレジスタ、Ｓは
シフトレジスタを示す。
図、第２図はその電圧波形図、第３図は本発明の第二の
実施例による半導体装置を示す構成図、第４図は第二の
実施例のレイアウト図の一部、第５図は従来のこの種の
半導体装置の構成図、第６図は従来の半導体装置におけ
るシフトレジスタの動作を示す電圧波形図、第７図は第
５図と同じ半導体装置の構成図、第８図はその電圧波形
図である。 Ｌｌは第１配線、Ｌｌは第２配線、Ｎ、は第３配線、φ
は第１配線し１の動作波形、蜜は第２配線し２の動作波
形、ＶＮｏ ｌ ＶＮＯａｂ第３配線Ｎｏの動作波形、
ＣＰ。 ＣＰ、 、 ＣＰ、は第１配線Ｌ１と＠２配線Ｌ！の交
差部分、ＣＡ１０ａ ＊ ＣＡ凰２暑１ＣＡｚｏｂ ＊
ｃＡ１２ｂ ｌ ＣＢｏ ｌ ＣＢｔ ｅ ＣＢ２は
各配線の寄生容倉、Ｒ，、Ｒ，・・・はレジスタ、Ｓは
シフトレジスタを示す。
Claims (1)
- 配線が形成される半導体の面上において、互いに逆位
相の電位波形をもつ第１および第２配線の対と、その配
線対に隣接して配置される第３配線とを有し、その第３
配線が前記第１および第２配線の各々から受ける線間結
合容量が等しくなる様に、第１および第２配線対の一箇
所あるいは複数箇所に交差部分が設けられている事を特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014967A JPH01189137A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014967A JPH01189137A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189137A true JPH01189137A (ja) | 1989-07-28 |
Family
ID=11875746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014967A Pending JPH01189137A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189137A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158165A (ja) * | 1988-12-12 | 1990-06-18 | Hitachi Ltd | 一体形複数信号処理回路 |
| JPH0349698U (ja) * | 1989-09-18 | 1991-05-15 | ||
| JP2009043331A (ja) * | 2007-08-08 | 2009-02-26 | Rohm Co Ltd | シフトレジスタ |
-
1988
- 1988-01-25 JP JP63014967A patent/JPH01189137A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02158165A (ja) * | 1988-12-12 | 1990-06-18 | Hitachi Ltd | 一体形複数信号処理回路 |
| JPH0349698U (ja) * | 1989-09-18 | 1991-05-15 | ||
| JP2009043331A (ja) * | 2007-08-08 | 2009-02-26 | Rohm Co Ltd | シフトレジスタ |
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