TWM548877U - 閘極驅動電路陣列基板 - Google Patents

閘極驅動電路陣列基板 Download PDF

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TWM548877U
TWM548877U TW106204342U TW106204342U TWM548877U TW M548877 U TWM548877 U TW M548877U TW 106204342 U TW106204342 U TW 106204342U TW 106204342 U TW106204342 U TW 106204342U TW M548877 U TWM548877 U TW M548877U
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林囿延
李後宏
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凌巨科技股份有限公司
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  • Liquid Crystal Display Device Control (AREA)

Description

閘極驅動電路陣列基板
本創作是關於一種閘極驅動電路陣列基板，尤其是關於增加電容耦合現象而改善閘極驅動電路陣列基板的各處電容耦合現象的差異。
由於消費型行動應用產品在尺寸方面較以往變大不少，在這樣的趨勢下減少面板邊框寬度以符合人體工學及市場需求便成了一個很重要的發展趨勢。再者，目前顯示器相關技術中最廣為使用的技術之一便是陣列基板行驅動技術（GOA，Gate on Array），陣列基板行驅動的技術常以共用走線的方式，大幅地縮減面板兩側閘極走線所佔用的面積。但是，面板以共用走線的方式大幅地縮減邊框寬度後，卻提升走線跨線的程度，使得走線與走線間的電容耦合現象變得較嚴重。針對電容耦合的問題，一般會使用驅動IC內建的功能克服，但是，在大量的走線跨線時，利用驅動IC內建的功能解決電容耦合現象的問題已無顯著成效。
因此，本創作提供一種閘極驅動電路陣列基板，以改善電容耦合現象的問題。
本創作之目的在於提供一種閘極驅動電路陣列基板，其降低電容耦合現象的影響。
為達到上述所指稱之各目的與功效，本創作提供一種閘極驅動電路陣列基板，閘極驅動電路陣列基板形成一驅動電路，閘極驅動電路陣列基板包含複數傳輸線與複數閘極走線，複數傳輸線耦接驅動電路而傳輸複數訊號至驅動電路，驅動電路依據複數訊號驅動一顯示裝置；複數閘極走線包含複數訊號線段與至少一匹配線段，每一閘極走線重疊於複數傳輸線而分別形成大致上相同的一數值。
本創作謹佐以實施例及配合圖式作說明，說明如後：
請參閱第一圖，其係本創作閘極驅動電路陣列基板之閘極走線耦接傳輸線之實施例的圖示。如圖所示，一顯示裝置10包含一顯示區13、一驅動電路GATE與一驅動晶片IC。驅動電路GATE包含複數閘極驅動電路G1~G(2N)，以本創作第一圖實施例所示，閘極驅動電路G1~G(2N)分別設置於顯示區13的兩側，且透過複數掃描線S耦接顯示區13，而傳送複數掃描訊號至顯示區13，以驅動顯示裝置10的顯示區13顯示複數畫面。閘極驅動電路G2、G4經由複數閘極走線M-2、M連接複數傳輸線Q-1、Q，並接收複數訊號，且閘極驅動電路G2、G4依據複數訊號驅動顯示裝置10，此複數訊號可以為複數時脈訊號，然而，本創作未限制傳輸線Q-1、Q傳輸的訊號種類。
復參閱第一圖，第M-2閘極走線M-2連接第Q-1傳輸線Q-1後形成耦接節點A1，第M閘極走線M連接第Q傳輸線Q後形成耦接節點B1。再參閱第一圖及第二圖，第二圖係本創作閘極驅動電路陣列基板之第一圖AA’剖面線的剖面圖。如第二圖所示，第M-2閘極走線M-2包含一第N-2訊號線段N-2，第N-2訊號線段N-2與第Q-1傳輸線Q-1耦接形成耦接節點A1，而第N-2訊號線段N-2未與第Q傳輸線Q耦接，所以，第N-2訊號線段N-2與第Q傳輸線Q之間會有電容耦合現象，並具有一寄生電容C 1，其中，寄生電容C 1的電容值由第N-2訊號線段N-2重疊於第Q傳輸線Q的重疊面積Z1而決定。
再者，一第一金屬層M1用於形成複數傳輸線Q、Q-1，傳輸線Q、Q-1形成於一閘極驅動電路陣列基板11上，一介電層30形成於傳輸線Q、Q-1上，其中介電層30具有一孔洞31，而一第二金屬層M2用於形成第N-2訊號線段N-2，即形成第M-2閘極走線M-2，且第M-2閘極走線M-2形成於介電層30上，所以，第M-2閘極走線M-2經由孔洞31而連接第Q-1傳輸線Q-1。
請參閱第一圖及第三圖，第三圖係本創作閘極驅動電路陣列基板之第一圖BB’剖面線的剖面圖。如第三圖所示，第M閘極走線M除了包含第N訊號線段N外，更包含一匹配線段12，且第N訊號線段N耦接於驅動電路GATE與匹配線段12之間，第N訊號線段N與第Q傳輸線Q耦接而形成耦接節點B1，匹配線段12未與第Q-1傳輸線Q-1耦接，所以匹配線段12與第Q-1傳輸線Q-1之間會有電容耦合現象，並具有一寄生電容C M1，其中，寄生電容C M1的電容值由匹配線段12重疊於第Q-1傳輸線Q-1的重疊面積Z2而決定。因此，在第二圖的重疊面積Z1與第三圖的重疊面積Z2大致上相同時，寄生電容C 1的電容值會大致上相同於寄生電容C M1的電容值，如此，走線相互跨線（即閘極走線與傳輸線相互跨線）而導致的電容耦合現象，對於驅動電路GATE的影響大致上相同。
承接上述，「大致上相同」是表示於設計時（理論上），將各走線相互跨線而形成的每一重疊面積或每一寄生電容值，設定為相同的數值，但是於製作閘極驅動電路陣列基板11上的各層結構後，其可能與設計的數值相同或些微差異。因此，本創作未限制走線相互跨線而導致的數值（重疊面積或寄生電容值）必須完全相同。換言之，本創作提供一種提升閘極走線與傳輸線間的電容耦合現象，以均勻化各閘極走線與各傳輸線之間的電容耦合現象，所以，不論是增加走線線寬或增加走線路徑，只要是提升電容耦合現象皆是本創作的技術思想，而不侷限在該些走線之間的寄生電容值是否完全相同，或不侷限在該些走線與傳輸線重疊後的重疊面積是否完全相同。
請參閱第四圖，其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第一實施例的圖示。如圖所示，閘極驅動電路G2的一輸入端透過第M-2閘極走線M-2耦接第Q-1傳輸線Q-1，閘極驅動電路G4的一輸入端透過第M閘極走線M耦接第Q傳輸線Q，閘極驅動電路G6的一輸入端透過第M+2閘極走線M+2耦接第Q+1傳輸線Q+1，閘極驅動電路G8的一輸入端透過第M+4閘極走線M+4耦接第Q+2傳輸線Q+2，上述的耦接順序也可以改為閘極驅動電路G8的輸入端透過第M+4閘極走線M+4耦接第Q-1傳輸線Q-1，而閘極驅動電路G2的輸入端透過第M-2閘極走線M-2改為耦接第Q+2傳輸線Q+2，其餘耦接關係以此類推。
再者，上述複數閘極走線M-2、M、M+2、M+4包含複數訊號線段N-2、N、N+2、N+4與至少一匹配線段12，其中，匹配線段12用於增加複數閘極走線M-2、M、M+2、M+44的其中一閘極走線的電容耦合現象，所以，由第四圖可知，當第M閘極走線M未形成匹配線段12時，第M閘極走線M重疊於兩條傳輸線Q+1、Q+2，反之，當第M閘極走線M延伸形成匹配線段12時，第M閘極走線M重疊於三條傳輸線Q-1、Q+1、Q+2，如此，第M閘極走線M包含匹配線段12時的總和重疊面積大於未包含匹配線段12的總和重疊面積，換言之，第M閘極走線M包含匹配線段12的總和寄生電容值大於未包含匹配線段12的總和寄生電容值。
承接上述，在每一條閘極走線的線寬大致相同與每一條傳輸線的線寬大致相同下，因第M-2閘極走線M-2也是重疊於三條傳輸線Q、Q+1、Q+2，所以第M-2閘極走線M-2的總和重疊面積大致上相同於第M閘極走線M包含匹配線段12時的總和重疊面積，如此，本創作增加第M閘極走線M的電容耦合現象，而降低第M閘極走線M與第M-2閘極走線M-2間的電容耦合現象差異。
同理，為了改善第M+2閘極走線M+2與第M+4閘極走線M+4相較於第M-2閘極走線M-2的電容耦合現象差異化的問題，第M+2閘極走線M+2包含複數匹配線段14、16，第M+4閘極走線M+4包含一匹配線段18，如此，第M+2閘極走線M+2同樣重疊於三條傳輸線Q-1、Q、Q+2，第M+4閘極走線M+4重疊於三條傳輸線Q-1、Q、Q+1，所以，第M+2閘極走線M+2與第M+4閘極走線M+4的重疊面積大致上相同於第M-2閘極走線M-2的重疊面積，基於上述，四條閘極走線M-2、M、M+2、M+4的電容耦合現象大致上相同，即四條閘極走線M-2、M、M+2、M+4的每一總和寄生電容值大致上相同，換言之，每一閘極走線M-2、M、M+2、M+4重疊於相同數量的複數傳輸線，所以每一條閘極走線M-2、M、M+2、M+4分別形成大致上相同的數值（總和重疊面積或總和寄生電容值），而改善閘極走線間電容耦合現象差異化的問題。
復參閱第四圖，閘極驅動電路陣列基板11包含複數傳輸線Q-1、Q、Q+1、Q+2與複數閘極走線M-2、M、M+2、M+4，其中，閘極走線可以不包含匹配線段（例如：第M-2閘極走線M-2），或包含一匹配線段（例如：第M閘極走線M與第M+4閘極走線M+4），或包含複數匹配線段（例如：第M+2閘極走線M+2）；以第M+4閘極走線M+4而言，第M+4閘極走線M+4包含第N+4訊號線段N+4與匹配線段18，第N+4訊號線段N+4與匹配線段18大致上同時形成，第N+4訊號線段N+4耦接匹配線段18，其中，第N+4訊號線段N+4用於傳輸時脈訊號至閘極驅動電路G8，而匹配線段18用於產生電容耦合現象但不用於傳輸訊號；所以，匹配線段18重疊於複數傳輸線Q-1、Q、Q+1上，而增加三個大致上相同的重疊面積（或寄生電容值）。
承接上述，因第M+2閘極走線M+2具有複數匹配線段14、16，所以匹配線段14增加的寄生電容值可以不同於匹配線段16增加的寄生電容值，例如：匹配線段14的重疊面積不同於匹配線段16的重疊面積，即每一匹配線段的線寬可以不相同。基於上述，第M+4閘極走線M+4的寄生電容值的總和為第N+4訊號線段N+4的寄生電容值加上匹配線段18的寄生電容值，而第M+2閘極走線M+2的寄生電容值的總和為第N+2訊號線段N+2的寄生電容值加上匹配線段14的寄生電容值及匹配線段16的寄生電容值，且經由上述提升寄生電容值的方式後，第M+2閘極走線M+2的寄生電容值的總和大致上相同於第M+4閘極走線M+4的寄生電容值的總和。
再者，以第四圖的實施例，電容耦合現象產生的總和寄生電容值的大小可以由第M-2閘極走線M-2決定，即第M-2閘極走線M-2的第N-2訊號線段N-2耦接複數傳輸線Q-1、Q、Q+1、Q+2的第Q-1傳輸線Q-1，而第N-2訊號線段N-2重疊於第Q-1傳輸線Q-1以外的其他每一條傳輸線Q、Q+1、Q+2而形成數值（總和寄生電容值），如此，設計其他閘極走線與各傳輸線間的總和寄生電容值分別大致上等於第M-2閘極走線M-2與各傳輸線間的總和寄生電容值。換言之，藉由匹配線段的形成，其他閘極走線跨線導致的數值（即總和寄生電容值）大致上等於第M-2閘極走線M-2跨線導致的數值（即總和寄生電容值）。因此，第M+2閘極走線M+2由未包含複數匹配線段14、16而跨線導致的一P數值（總和寄生電容值），於第M+2閘極走線M+2包含複數匹配線段14、16後提升至第M-2閘極走線M-2決定的數值（總和寄生電容值）。
復參閱第四圖，閘極走線的總和寄生電容值包含一耦合寄生電容比重與一匹配寄生電容比重，以第M-2閘極走線M-2為例，總和寄生電容值全部由第N-2訊號線段N-2的耦合寄生電容比重決定，即第M-2閘極走線M-2的匹配寄生電容比重為零，而以第M+4閘極走線M+4為例，總和寄生電容值全部由匹配線段18的匹配寄生電容比重決定，即第M+4閘極走線M+4的耦合寄生電容比重為零，所以，本創作未限制總和寄生電容值內的耦合寄生電容比重與匹配寄生電容比重。
參閱第五圖，其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第二實施例的圖示。如圖所示，第M-2閘極走線M-2包含第N-2訊號線段N-2，且跨線導致的總和寄生電容值全由第N-2訊號線段N-2決定，以第五圖為例，同樣可以用第M-2閘極走線M-2決定的總和寄生電容值作為其他每一閘極走線的總和寄生電容值基準，所以，其他閘極走線利用匹配線段加重電容耦合的現像而提升總和寄生電容值至第M-2閘極走線M-2決定的總和寄生電容值，換言之，每一條閘極走線的總和寄生電容值大致上相同。
復參閱第五圖，其增加匹配線段的方式與第四圖不同，差異在於第四圖的實施例是將第N訊號線段N延伸而形成匹配線段12，即第N訊號線段N與匹配線段12為同一條走線，如此，超過耦接節點B1的線段作為匹配電容耦合現象的線段，且第M閘極走線M從包含第N訊號線段N改為包含第N訊號線段N與匹配線段12，而使第四圖的第M閘極走線M的總和寄生電容值匹配（大致上相同）第M-2閘極走線M-2的總和寄生電容值。
然而，參閱第五圖，第M閘極走線M包含第N訊號線段N，第N訊號線段N增加額外的路徑而形成一匹配線段21，即第N訊號線段N包含匹配線段21，再者第N-2訊號線段N-2與五條傳輸線Q+4、Q+3、Q+2、Q+1、Q重疊，而第N訊號線段N原僅與四條傳輸線Q+4、Q+3、Q+2、Q+1重疊，所以第N訊號線段N藉由改變走線的路徑而增加匹配線段21，且匹配線段21增加第N訊號線段N與第Q+1傳輸線Q+1的重疊面積，而加重第N訊號線段N與第Q+1傳輸線Q+1的電容耦合現象，即提升第N訊號線段N與第Q+1傳輸線Q+1間的寄生電容值，如此，第N訊號線段N包含匹配線段21後的總和寄生電容值可以縮小與第N-2訊號線段N-2的總和寄生電容值的差異，或者可以達到兩訊號線段N、N-2的總和寄生電容值大致上相同。
復參閱第四圖及第五圖，第M閘極走線M包含第N訊號線段N，第N訊號線段N由第四圖的一直線路徑改為第五圖的一第一走線路徑R1（非直線路徑），且第N訊號線段N的第一走線路徑R1形成於驅動電路GATE的閘極驅動電路G4的輸入端至耦接節點B1之間，所以第一走線路徑R1包含匹配線段21，匹配線段21為一第二走線路徑R2，換言之，第五圖實施例的第N訊號線段N並非利用延伸的方式形成匹配線段21，所以第N訊號線段N的第一走線路徑R1包含匹配線段21的第二走線路徑R2。
因此，第四圖實施例的第M閘極走線M包含第N訊號線段N與匹配線段12，且第N訊號線段N與匹配線段12為不同線段；而第五圖實施例的第M閘極走線M包含第N訊號線段N，且第N訊號線段N包含匹配線段21，如此第N訊號線段N與匹配線段21為同一線段，即第N訊號線段N改變走線路徑後以本身的部分線段作為匹配線段21，故，第四圖實施例的匹配線段未用於傳輸訊號，而第五圖實施例的訊號線段與匹配線段皆會傳輸訊號。
再者，第五圖實施例的訊號線段除了包含一個匹配線段外也可以如第N+2訊號線段N+2及第N+4訊號線段N+4分別包含複數匹配線段22、23、24、25，而達到相同的電容耦合現象。惟，不論匹配線段的形成方式、不論閘極走線的線寬及不論傳輸線的線寬，每一條閘極走線在加重（提升）電容耦合現象後，其分別的總和寄生電容值必須大致上相同，以降低電容和耦現象導致的顯示亮度的差異化。
參閱第六圖，其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第三實施例的圖示。第六圖實施例與第四圖實施例的差異在於，在每一條閘極走線欲達到大致上相同的數值（總和寄生電容值或總和重疊面積）時，第四圖實施例可以利用第M-2閘極走線M-2作為數值（總和寄生電容值或總和重疊面積）的基準，而第六圖實施例不以第M-2閘極走線M-2作為數值的基準，換言之，設計者可以另外設定一個數值（總和寄生電容值或總和重疊面積），並設計每一條閘極走線皆達到另外設定的數值（總和寄生電容值或總和重疊面積），即每一閘極走線分別具有至少一匹配線段而皆形成大致上相同的數值。
因此，在第六圖實施例中，第M-2閘極走線M-2也需要增加額外路徑而形成匹配線段19，而第M閘極走線M包含的第N訊號線段N是以延伸方式形成而增加一匹配線段12，如此，對於同一閘極驅動電路陣列基板11上可以使用「改變訊號線段的路徑」與「使訊號線段延伸」而形成匹配線段，換言之，在同一閘極驅動電路陣列基板11上每一條閘極走線增加匹配線段的方式可以利用不同的方式，即本創作未限定每一條閘極走線增加匹配線段的方式必須同為「改變閘極走線的路徑」或「使閘極走線延伸」。
參閱第七圖，其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第四實施例的圖示。第七圖實施例與第五圖實施例同樣差異在於，第五圖實施例以第M-2閘極走線M-2作為數值（總和寄生電容值或總和重疊面積）的基準，而第七圖實施例非以第M-2閘極走線M-2作為數值（總和寄生電容值或總和重疊面積）的基準，此外，第N+2訊號線段N+2與第N+4訊號線段N+4分別包含複數匹配線段22、23、24、25，所以第N+2訊號線段N+2的一第三走線路徑R3包含複數匹配線段22、23的一第四走線路徑R4，第N+4訊號線段N+4的一第五走線路徑R5包含複數匹配線段24、25的一第六走線路徑R6，且第三走線路徑R3與第五走線路徑R5不同於第一走線路徑R1，第四走線路徑R4及第六走線路徑R6不同於第二走線路徑R2，換言之，閘極走線的路徑可以按需求設計而未限定於相同走線路徑。此外，上述實施例也可以應用於改善每一條掃描線S重疊於複數傳輸線Q的電容耦合現象的影響。
綜上所述，本創作提供一種閘極驅動電路陣列基板，閘極驅動電路陣列基板形成一驅動電路，閘極驅動電路陣列基板包含複數傳輸線與複數閘極走線，複數傳輸線耦接驅動電路而傳輸複數訊號至驅動電路，驅動電路依據複數訊號驅動一顯示裝置；複數閘極走線包含複數訊號線段與至少一匹配線段，每一閘極走線重疊於複數傳輸線而分別形成大致上相同的一數值。
故本創作實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出新型專利申請，祈  鈞局早日賜准專利，至感為禱。
惟以上所述者，僅為本創作一實施例而已，並非用來限定本創作實施之範圍，故舉凡依本創作申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本創作之申請專利範圍內。
10‧‧‧顯示裝置
11‧‧‧閘極驅動電路陣列基板
12‧‧‧匹配線段
13‧‧‧顯示區
14‧‧‧匹配線段
16‧‧‧匹配線段
18‧‧‧匹配線段
19‧‧‧匹配線段
21‧‧‧匹配線段
22‧‧‧匹配線段
23‧‧‧匹配線段
24‧‧‧匹配線段
25‧‧‧匹配線段
26‧‧‧匹配線段
30‧‧‧介電層
31‧‧‧孔洞
A1‧‧‧耦接節點
B1‧‧‧耦接節點
AA’‧‧‧剖面線
BB’‧‧‧剖面線
C1‧‧‧寄生電容
CM1‧‧‧寄生電容
GATE‧‧‧驅動電路
G1‧‧‧閘極驅動電路
G2‧‧‧閘極驅動電路
G3‧‧‧閘極驅動電路
G4‧‧‧閘極驅動電路
G5‧‧‧閘極驅動電路
G6‧‧‧閘極驅動電路
G7‧‧‧閘極驅動電路
G8‧‧‧閘極驅動電路
G(2N)‧‧‧閘極驅動電路
G(2N-1)‧‧‧閘極驅動電路
IC‧‧‧驅動晶片
M-3‧‧‧第M-3閘極走線
M-2‧‧‧第M-2閘極走線
M-1‧‧‧第M-1閘極走線
M‧‧‧第M閘極走線
M+1‧‧‧第M+1閘極走線
M+2‧‧‧第M+2閘極走線
M+3‧‧‧第M+3閘極走線
M+4‧‧‧第M+4閘極走線
M1‧‧‧第一金屬層
M2‧‧‧第二金屬層
N-3‧‧‧第N-3訊號線段
N-2‧‧‧第N-2訊號線段
N-1‧‧‧第N-1訊號線段
N‧‧‧第N訊號線段
N+1‧‧‧第N+1訊號線段
N+2‧‧‧第N+2訊號線段
N+3‧‧‧第N+3訊號線段
N+4‧‧‧第N+4訊號線段
Q-1‧‧‧第Q-1傳輸線
Q‧‧‧第Q傳輸線
Q+1‧‧‧第Q+1傳輸線
Q+2‧‧‧第Q+2傳輸線
Q+3‧‧‧第Q+3傳輸線
Q+4‧‧‧第Q+4傳輸線
R1‧‧‧第一走線路徑
R2‧‧‧第二走線路徑
R3‧‧‧第三走線路徑
R4‧‧‧第四走線路徑
R5‧‧‧第五走線路徑
R6‧‧‧第六走線路徑
S‧‧‧掃描線
Z1‧‧‧重疊面積
Z2‧‧‧重疊面積
第一圖：其係本創作閘極驅動電路陣列基板之閘極走線耦接傳輸線之實施例的圖示； 第二圖：其係本創作閘極驅動電路陣列基板之第一圖AA’剖面線的剖面圖； 第三圖：其係本創作閘極驅動電路陣列基板之第一圖BB’剖面線的剖面圖； 第四圖：其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第一實施例的圖示； 第五圖：其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第二實施例的圖示； 第六圖：其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第三實施例的圖示；及 第七圖：其係本創作閘極驅動電路陣列基板之電容耦合現象均勻化之第四實施例的圖示。
10‧‧‧顯示裝置
13‧‧‧顯示區
A1‧‧‧耦接節點
AA’‧‧‧剖面線
B1‧‧‧耦接節點
BB’‧‧‧剖面線
Q‧‧‧第Q傳輸線
Q-1‧‧‧第Q-1傳輸線
GATE‧‧‧驅動電路
G1‧‧‧閘極驅動電路
G2‧‧‧閘極驅動電路
G(2N)‧‧‧閘極驅動電路
G(2N-1)‧‧‧閘極驅動電路
G3‧‧‧閘極驅動電路
G4‧‧‧閘極驅動電路
G5‧‧‧閘極驅動電路
G6‧‧‧閘極驅動電路
G7‧‧‧閘極驅動電路
G8‧‧‧閘極驅動電路
IC‧‧‧驅動晶片
M‧‧‧第M閘極走線
M-2‧‧‧第M-2閘極走線
S‧‧‧掃描線

Claims (11)

  1. 一種閘極驅動電路陣列基板，該閘極驅動電路陣列基板形成一驅動電路，該閘極驅動電路陣列基板包含： 複數傳輸線，耦接該驅動電路，傳輸複數訊號至該驅動電路，該驅動電路依據該些訊號驅動一顯示裝置；及 複數閘極走線，包含複數訊號線段與至少一匹配線段，該每一閘極走線重疊於該些傳輸線而分別形成大致上相同的一數值。
  2. 如申請專利範圍第1項所述之閘極驅動電路陣列基板，其中該至少一匹配線段與該些訊號線段的一第N訊號線段大致上同時形成，該至少一匹配線段耦接該第N訊號線段。
  3. 如申請專利範圍第2項所述之閘極驅動電路陣列基板，其中該驅動電路經由該些訊號線段耦接該些傳輸線，該第N訊號線段耦接於該驅動電路與該至少一匹配線段之間。
  4. 如申請專利範圍第2項所述之閘極驅動電路陣列基板，其中該第N訊號線段耦接該些傳輸線的一第Q傳輸線而形成一耦接節點，該第N訊號線段的一第一走線路徑形成於該驅動電路的輸入端至該耦接節點之間，該第一走線路徑包含形成該至少一匹配線段的一第二走線路徑。
  5. 如申請專利範圍第2項所述之閘極驅動電路陣列基板，其中該第N訊號線段包含該至少一匹配線段。
  6. 如申請專利範圍第1項所述之閘極驅動電路陣列基板，其中該至少一匹配線段提升該些閘極走線的一第M閘極走線的一第P數值至該數值。
  7. 如申請專利範圍第1項所述之閘極驅動電路陣列基板，其中該些訊號線段的一第N-2訊號線段耦接該些傳輸線的一第Q-1傳輸線，該第N-2訊號線段重疊於該第Q-1傳輸線以外的其他該每一傳輸線而形成該數值。
  8. 如申請專利範圍第1項所述之閘極驅動電路陣列基板，其中該每一閘極走線分別具有該至少一匹配線段而皆形成該數值。
  9. 如申請專利範圍第1項所述之閘極驅動電路陣列基板，其中該每一閘極走線重疊於該些傳輸線而分別形成複數重疊面積或複數寄生電容值，該些重疊面積的總和或者該些寄生電容值的總和為該數值。
  10. 如申請專利範圍第1項所述之閘極驅動電路陣列基板，其中，該些閘極走線的一第M+4閘極走線具有一第N+4訊號線段與該至少一匹配線段，該數值為一耦合寄生電容比重加入一匹配寄生電容比重，該第N+4訊號線段決定該數值內的該耦合寄生電容比重，該至少一匹配線段決定該數值內的該匹配寄生電容比重，當該至少一匹配線段至少重疊該些傳輸線的一第Q+1傳輸線而使該匹配寄生電容比重大致上等於該數值，該耦合寄生電容比重為零，當該第N+4訊號線段至少重疊該第Q+1傳輸線而使該耦合寄生電容比重大致上等於該數值，該匹配寄生電容比重為零。
  11. 如申請專利範圍第1項所述之閘極驅動電路陣列基板，其包含： 一第一金屬層，形成於該閘極驅動電路陣列基板上，以形成該些傳輸線； 一介電層，形成於該第一金屬層之上，具有複數孔洞；及 一第二金屬層，形成於該介電層之上，以形成該些閘極走線，該些閘極走線經由該些孔洞耦接該些傳輸線。
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