KR20010046353A - 반도체 메모리 장치에 있어서 최적의 셋-업 및 홀드시간을 갖는 입력버퍼 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 있어서 입력 버퍼단의 셋-업(Set-up)및 홀드(Hold) 시간을 최적화 하는 방법에 관한 것으로 더욱 상세하게는 입력버퍼의입력단을 패드(Pad)근처에 놓고 동일한 라인 딜레이를 가지면서 동일한 시간 지연으로 래치(Latch)단에 입력되게 하는 방법으로 일정한 셋-업 및 홀드 시간을 갖게 하고 또한 딜레이를 인버터나 캐패시터에 의한 것이 아니고 라인에 의한 딜레이를 사용하므로써 제작 공정의 변화, 전원 전압, 온도의 변화에 무관하게 최적의 셋-업 및 홀드 시간을 갖게하는 방법에 관한 것이다. 이를 위하여 본 발명은 입력버퍼단과 래치단으로 구성되는 입력 버퍼부에 있어서 외부 신호가 입력되는 패드를 통한 신호를 받는 버퍼와 버퍼의 출력이 라인 딜레이를 거쳐서 입력되는 래치부, 상기 래치부로 입력되는 두 개의 입력 신호가 서로 다른 경로를 통하여 래치부로 입력될 때, 패드를 통한 신호를 받는 버퍼로부터 래치부까지의 동일한 라인 딜레이를 포함하여 이루어진것에 특징이 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 최적의 셋-업(Set-up)및 홀드(Hold) 시간을 갖는 입력 버퍼에 관한 것이다.
일반적으로 반도체의 메모리 장치에 있어서 패드(Pad)에서 나오는 서로 다른 두 신호가 래치(Latch)부로 입력되는 시간 지연의 차이로 인해 셋-업(Set-up) 및 홀드(Hold) 시간이 결정되게 된다.
도1은 종래 기술에 따른 입력 버퍼의 단위 블록도로써, 패드(1,5)를 통해 입력된 신호는 버퍼(2,6)을 거쳐 래치부(4)로 입력되는 바, 패드(1)로부터 유입되는 신호1과 패드(5)로부터 유입되는 신호2와의 시간 지연에 대한 차이를 조정하기 위해서 인버터(Inverter)와 캐패시터(Capacitor)로 구성된 딜레이(Delay)회로(3)를 버퍼(2)와 래치부(4) 사이에 채용한다. 이러한 딜레이회로(3)을 거친 신호1과 라인 딜레이(6)을 거친 신호2의 출력단이 래치(Latch)부(4)로 유입되는데, 래치부(4)에서 신호1을 입력으로 받아들이고 있으면서 신호2가 인가되면 신호1의 로직(Logic) 상태를 래치하게 된다. 이때 신호1의 로직 레벨(Level)이 래치부(4)에서 입력으로 받아들여지고 있는 상태가 셋-업 상태이고 신호2가 입력되면서 신호1의 로직 상태를 래치하는 시점으로부터 홀드 시간을 갖게되는 것이다.
그러나 이와같은 인버터와 캐패시터로 구현되는 딜레이 회로(3)을 사용하게 되면 제작 공정상의 요인으로 인해 시간 지연 값이 달라지게 되므로 재 설계를 해서 시간 지연을 맞추어야하며 패드(1)에서 버퍼(2)까지 오는 라인(Line)과 패드(5)에서 버퍼(6)로 입력되는 라인의 딜레이가 서로 다르므로 이를 인버터나 캐패시터로 구성된 딜레이 회로(3)를 사용해서 조정해 주어야 한다는 문제점이 발생하게 된 것이다.
본 발명은 상기와 같은 문제점을 해소하기 위하여, 두 개의 입력 신호가 동일한 시간 지연을 갖도록 하여 패드로부터 래치부까지의 시간 지연을 같게하므로써 두 개의 신호의 시간 지연의 차이로 결정되는 셋-업 및 홀드 시간을 일정하게 하고 제작 공정의 변화, 전원 전압, 온도의 변화에 무관하게 셋-업 및 홀드 시간을 최적화하는데 그 목적이 있다.
도1은 종래기술에 의한 입력 버퍼의 단위 블록도,
도2는 종래기술에 의한 복수개의 입력버퍼의 단위 블록도,
도3은 본 발명의 입력 버퍼 단위 블록도,
도4는 본 발명의 복수개의 입력버퍼 단위 블록도.
* 도면의 주요 부분에 대한 설명
11 : 패드 12 : 버퍼
13 : 라인 딜레이 18 : 버퍼 및 래치부
상기 목적을 달성하기 위한 본 발명의 입력버퍼는, 반도체메모리 장치의 입력 버퍼에 있어서, 제 1 패드로부터 제 1 입력신호를 전달받는 제 1 버퍼; 제 2 패드로부터 제 2 입력신호를 전달받는 제 2 버퍼; 및 상기 제 1 버퍼와 상기 제 2 버퍼의 출력을 각각 입력받는 래치부를 구비하며, 상기 제 1 패드에서 상기 래치부까지의 딜레이를 상기 제 2 패드에서 상기 래치부까지의 딜레이와 서로 동일하도록 설계된다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3는 반도체 메모리 장치에서 입력 신호를 받아들이기 위한 입력 버퍼의 개념적 블록도로서 외부의 입력 신호를 받는 패드(11),(15)를 거친 신호1과 신호2를 입력으로 받는 버퍼(12),(16)와 라인 딜레이(13),(17)를 거친 신호를 입력으로 받는 래치(14)로 구성되어 있다. 패드(11)을 통하여 출력된 신호1과 패드(15)를 통해 출력된 신호2의 라인의 길이를 같게하여 패드에서 바라보는 입력 캐패시턴스(capacitance)를 동일하게 하면 신호1과 신호2가 동일한 시간 지연을 갖는다 이렇게 동일한 시간 지연 값을 갖는 신호1과 신호2를 동일한 래이 아웃(layout)으로 설계된 버퍼(12,16)로 입력되게하고, 버퍼로 입력된 신호가 버퍼링(buffering)되어 동일한 시간 지연을 갖도록 길이가 같게 래이 아웃된 라인 딜레이(13)와 라인 딜레이(17)을 거쳐서 래치부(14)로 입력되게 된다.
셋-업 시간과 홀드 시간은 두 개의 입력 신호를 입력으로하는 래치부(14)에서 두 개의 입력 신호의 차이에 의해서 결정되며 래치부(14)로 입력되는 두 신호의 패드로부터의 시간 지연 값이 인버터나 캐패시터에 의한 것이 아니고 라인에 의한것이면 셋-업 및 홀드 시간이 공정의 변화, 전원 전압, 온도의 변화에 무관하게되고, 또 서로 같다면 셋-업 및 홀드 시간이 패드로부터 래치부까지 일정한 값을 갖게되므로 최적의 셋-업 및 홀드시간을 가질 수 있는 것이다.
도4는 복수개의 패드(21a,21b,21d,21e)로부터 입력되는 신호(신호2,신호3,신호4,신호5)와 한개의 패드(21c)로부터 입력되는 신호1이 버퍼및래치부(18a,18b,18c,18d)로 입력되는 것을 나타낸 개념적 블록도이다. 여기서 버퍼 및 래치부(18a,18b,18c,18d)는 도3에서의 버퍼,라인 딜레이 및 래치부를 하나의 블록으로 묶어서 일컫는 것이다. 신호1이 패드(18b)근처에 위치한 버퍼(20)을 통하여 가지는 라인딜레이(19a)는 신호1이 입력되는 버퍼및래치부(18)의 내에서 래이아웃된 라인딜레이와 동일하다. 그러므로 패드(21a,21b,21d,21e)에서 버퍼및래치부(18a,18b,18c,18d)까지 오는데 걸리는 시간지연과 패드(21c)에서 버퍼및래치부(18)까지 오는데 걸리는 시간지연은 동일하게 된다. 신호1과 신호2,신호3,신호4,신호5가 입력되는 버퍼및래치부(18a,18b,18c,18d)에서 신호1과 신호2,신호3,신호4,신호5의 시간지연의 차이로 결정되는 셋-업 및 홀드 시간은 항상 일정한 시간지연을 가지는 라인에의한 딜레이로 구성되므로 공정의변화나 전원전압 및 온도의 변화에 무관하게 일정하게 되는 것이다.
본 발명의 기술 사상은 상기 바랍직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 반도체 메모리 장치의 입력 버퍼로 입력되는 두 신호가 래치부에 도달하는데 걸리는 시간 지연을 라인에 의한 딜레이를 사용하여 같게함으로써 제작 공정의 변화, 전원 전압, 온도의 변화에 무관하게 셋-업 및 홀드 시간을 최적화할 수 있고 두 개의 입력신호간의 버퍼로부터 래치부까지의 라인에 의한 딜레이를 동일하게 하므로써 항상 일정한 셋-업 및 홀드 시간을 가질 수 있게 한다.
Claims (6)
- 반도체메모리 장치의 입력 버퍼에 있어서,제 1 패드로부터 제 1 입력신호를 전달받는 제 1 버퍼;제 2 패드로부터 제 2 입력신호를 전달받는 제 2 버퍼;및 상기 제 1 버퍼와 상기 제 2 버퍼의 출력을 각각 입력받는 래치부를 구비하며,상기 제 1 패드에서 상기 래치부까지의 딜레이를 상기 제 2 패드에서 상기 래치부까지의 딜레이와 서로 동일하도록 설계된 것을 특징으로 하는 반도체메모리 장치의 입력버퍼.
- 제 1항에 있어서,상기 제 1 버퍼에서 래치부까지의 신호 라인 딜레이와 상기 제 2 버퍼에서 래치부까지의 신호 라인 딜레이를 서로 같게하는 것을 특징으로 하는 반도체메모리 장치의 입력버퍼.
- 제 1항에 있어서,상기 제 1 버퍼와 상기 제 2 버퍼가 서로 동일한 래이 아웃으로 설계된 것을 특징으로 하는 반도체메모리 장치의 입력버퍼.
- 반도체메모리 장치에 있어서,제 1 패드로부터 제 1 입력 신호를 전달받는 제 1 버퍼;제 2 패드로부터 제 2 입력 신호를 전달받는 제 2 버퍼;제 3 패드로부터 제 3 입력 신호를 전달받는 제 3 버퍼;상기 제 1 패드, 상기 제 2 패드 및 상기 제 3 패드로부터의 출력 신호를 딜레이 회로 없이 입력받는 래치부를 구비하며,상기 제 1 패드, 상기 제 2 패드 및 상기 제 3 패드에서 상기 래치부까지의 각각의 딜레이가 서로 동일하게 설계되되,상기 제 2 패드로부터 상기 제 2 버퍼까지의 제 1 신호라인 딜레이가 상기 제 3 패드로부터 상기 제 3 버퍼까지의 제 2 신호라인 딜레이보다 클 때, 상기 제 1 패드에서 상기 제 1 버퍼까지의 제 3 신호라인 딜레이를 상기 제 1 신호라인 딜레이와 동일하게 래이 아웃된 것을 특징으로 하는 반도체메모리 장치의 입력버퍼.
- 제 4 항에 있어서,상기 제 1 버퍼, 상기 제 2 버퍼 및 상기 제 3 버퍼는 서로 동일하게 래이 아웃된 것을 특징으로 하는 반도체메모리 장치의 입력버퍼
- 제 4항에 있어서,상기 제 1 버퍼에서 상기 래치부까지의 제 4 신호 라인과 상기 제 2 버퍼에서 상기 래치부까지의 제 5 신호라인은 서로 동일한 딜레이를 갖도록 래이 아웃된 것을 특징으로 하는 반도체메모리 장치의 입력버퍼.
Priority Applications (1)
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| KR1019990050077A KR100353810B1 (ko) | 1999-11-12 | 1999-11-12 | 반도체 메모리 장치에 있어서 최적의 셋-업 및 홀드시간을 갖는 입력버퍼 |
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Publications (2)
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| KR20010046353A true KR20010046353A (ko) | 2001-06-15 |
| KR100353810B1 KR100353810B1 (ko) | 2002-09-26 |
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Cited By (1)
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|---|---|---|---|---|
| KR100588337B1 (ko) * | 2005-02-11 | 2006-06-09 | 삼성전자주식회사 | 동일한 기능의 복수개 패드를 채용한 반도체 장치 및 이를이용한 멀티 칩 패키지 |
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1999
- 1999-11-12 KR KR1019990050077A patent/KR100353810B1/ko not_active IP Right Cessation
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