JP2571434B2 - Ｃｍｏｓ型半導体装置 - Google Patents
Ｃｍｏｓ型半導体装置Info
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- JP2571434B2 JP2571434B2 JP1056260A JP5626089A JP2571434B2 JP 2571434 B2 JP2571434 B2 JP 2571434B2 JP 1056260 A JP1056260 A JP 1056260A JP 5626089 A JP5626089 A JP 5626089A JP 2571434 B2 JP2571434 B2 JP 2571434B2
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- type semiconductor
- substrate
- potential
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、接地電位よりも負の基板電位をＰ型半導体
基板に印加する手段を有するCMOS型半導体装置に関す
る。
基板に印加する手段を有するCMOS型半導体装置に関す
る。
（従来の技術） 近年、動作速度の高速化のために、接地電位よりも負
の基板電位をＰ型半導体基板に印加するCMOS型半導体装
置が増加している。ところで良く知られているようにCM
OS型半導体装置は寄生サイリスタ構造を有し、ラッチア
ップ現象を起こして誤動作あるいは破壊に至ることがあ
る。ラッチアップ現象のトリガは外部リードに低抵抗で
接続される入力保護回路に入るサージであることが多
い。
の基板電位をＰ型半導体基板に印加するCMOS型半導体装
置が増加している。ところで良く知られているようにCM
OS型半導体装置は寄生サイリスタ構造を有し、ラッチア
ップ現象を起こして誤動作あるいは破壊に至ることがあ
る。ラッチアップ現象のトリガは外部リードに低抵抗で
接続される入力保護回路に入るサージであることが多
い。
第４図は従来の負の基板電位をＰ型半導体基板に印加
する手段として基板電位発生回路を内蔵するCMOS型半導
体装置の入力保護回路のレイアウトを、第５図は第４図
の等価回路を示している。第４図および第５図におい
て、１はゲートおよびソースを接地端子（GND）に、ド
レインを入力端子に接続したＮチャンネルMOSトランジ
スタで形成した入力保護ダイオード、２は外部リード
（入力端子）が接続されるボンディングパッド、４は基
板電位発生回路である。
する手段として基板電位発生回路を内蔵するCMOS型半導
体装置の入力保護回路のレイアウトを、第５図は第４図
の等価回路を示している。第４図および第５図におい
て、１はゲートおよびソースを接地端子（GND）に、ド
レインを入力端子に接続したＮチャンネルMOSトランジ
スタで形成した入力保護ダイオード、２は外部リード
（入力端子）が接続されるボンディングパッド、４は基
板電位発生回路である。
入力保護ダイオード１とボンディングパッド２からな
る入力保護回路部は周辺のＰチャンネルMOSトランジス
タの形成領域と第６図に示すような寄生サイリスタ構造
をつくる。第６図において、５は周辺のＰチャンネルMO
Sトランジスタ形成領域のＰ型拡散領域およびＮウエル
とＰ型半導体基板でできる寄生PNPバイポーラトランジ
スタ、６はＮウエルとＰ型半導体基板と入力保護回路部
のＮ型拡散領域でできる寄生NPNバイポーラトランジス
タである。
る入力保護回路部は周辺のＰチャンネルMOSトランジス
タの形成領域と第６図に示すような寄生サイリスタ構造
をつくる。第６図において、５は周辺のＰチャンネルMO
Sトランジスタ形成領域のＰ型拡散領域およびＮウエル
とＰ型半導体基板でできる寄生PNPバイポーラトランジ
スタ、６はＮウエルとＰ型半導体基板と入力保護回路部
のＮ型拡散領域でできる寄生NPNバイポーラトランジス
タである。
（発明が解決しようとする課題） しかしながら、上記従来の入力保護回路部へ外部より
正のサージが入ると、このサージは部分的にはＮチャン
ネルMOSトランジスタの降伏電流として接地に吸収され
るが、残りは入力低抵抗で接続されたＮ型拡散領域とＰ
型半導体基板とのPN接合の降伏電流としてＰ型半導体基
板へ流れ込む。この電流によってＰ型半導体基板の基板
電位が浮き、寄生NPNバイポーラトランジスタ６のベー
ス電位が接地電位よりも高くなり、ベース・エミッタ間
電圧が順方向となって最終的に寄生NPバイポーラトラン
ジスタ６がオンしてラッチアップを生じる。接地電位よ
りも負の基板電位をＰ型半導体基板に与えるCMOS半導体
装置は、レイアウト上の制約から基板電位を与える手段
とＰ型半導体基板を低抵抗で接続することは困難であ
り、基板電位を与える手段として内蔵の基板電位発生回
路を用いる場合、この回路の能力も消費電力の制約上大
きくできないのでＰ型半導体基板の電位が浮き易いとい
う問題を有していた。
正のサージが入ると、このサージは部分的にはＮチャン
ネルMOSトランジスタの降伏電流として接地に吸収され
るが、残りは入力低抵抗で接続されたＮ型拡散領域とＰ
型半導体基板とのPN接合の降伏電流としてＰ型半導体基
板へ流れ込む。この電流によってＰ型半導体基板の基板
電位が浮き、寄生NPNバイポーラトランジスタ６のベー
ス電位が接地電位よりも高くなり、ベース・エミッタ間
電圧が順方向となって最終的に寄生NPバイポーラトラン
ジスタ６がオンしてラッチアップを生じる。接地電位よ
りも負の基板電位をＰ型半導体基板に与えるCMOS半導体
装置は、レイアウト上の制約から基板電位を与える手段
とＰ型半導体基板を低抵抗で接続することは困難であ
り、基板電位を与える手段として内蔵の基板電位発生回
路を用いる場合、この回路の能力も消費電力の制約上大
きくできないのでＰ型半導体基板の電位が浮き易いとい
う問題を有していた。
本発明は上記従来の問題を解決するものであり、外部
より入力端子にサージが入った場合に、ラッチアップを
起こしにくい、接地電位よりも負の基板電位をＰ型半導
体基板に与える手段を有するCMOS型半導体装置を提供す
ることを目的とするものである。
より入力端子にサージが入った場合に、ラッチアップを
起こしにくい、接地電位よりも負の基板電位をＰ型半導
体基板に与える手段を有するCMOS型半導体装置を提供す
ることを目的とするものである。
（課題を解決するための手段） 本発明は上記目的を達成するために、接地電位よりも
負の基板電位をＰ型半導体基板に印加する手段を有する
CMOS型半導体装置は、ドレインおよびゲートにそれぞれ
基板電位を印加し、ソースに接地電位を接続したＮチャ
ンネルMOSトランジスタで構成したダイオードをＰ型半
導体基板上に有するものである。
負の基板電位をＰ型半導体基板に印加する手段を有する
CMOS型半導体装置は、ドレインおよびゲートにそれぞれ
基板電位を印加し、ソースに接地電位を接続したＮチャ
ンネルMOSトランジスタで構成したダイオードをＰ型半
導体基板上に有するものである。
（作 用） したがって、本発明によれば、上記Ｐ型半導体基板上
に形成した基板から接地へのダイオードによって、外部
より入るサージによって基板電位が浮き上がると、寄生
NPNバイポーラトランジスタが導通する前に基板から接
地へ電流が流れ、基板電位がダイオードを構成するＮチ
ャンネルMOSトランジスタのしきい値電圧以上には上昇
せず、寄生NPNバイポーラトランジスタが導通しないこ
とによって、寄生サイリスタがオンせず、したがってラ
ッチアップが引き起こされることがない。
に形成した基板から接地へのダイオードによって、外部
より入るサージによって基板電位が浮き上がると、寄生
NPNバイポーラトランジスタが導通する前に基板から接
地へ電流が流れ、基板電位がダイオードを構成するＮチ
ャンネルMOSトランジスタのしきい値電圧以上には上昇
せず、寄生NPNバイポーラトランジスタが導通しないこ
とによって、寄生サイリスタがオンせず、したがってラ
ッチアップが引き起こされることがない。
（実施例） 第１図は本発明の一実施例における入力保護回路部の
レイアウトを示している。また、第２図は第１図の等価
回路を、第３図は第１図の切断線Ａ−Ｂにおける断面構
造を模式的に示したものである。第１図ないし第３図に
おいて、１は入力保護ダイオード、２はボンディングパ
ッドであって、従来例（第４図）の同一番号と対応して
いる。３は基板電位をゲートおよびドレインに印加し、
ソースを接地したＮチャンネルMOSトランジスタで構成
したダイオードである。このダイオードは入力保護ダイ
オード１を取り囲むように形成している。
レイアウトを示している。また、第２図は第１図の等価
回路を、第３図は第１図の切断線Ａ−Ｂにおける断面構
造を模式的に示したものである。第１図ないし第３図に
おいて、１は入力保護ダイオード、２はボンディングパ
ッドであって、従来例（第４図）の同一番号と対応して
いる。３は基板電位をゲートおよびドレインに印加し、
ソースを接地したＮチャンネルMOSトランジスタで構成
したダイオードである。このダイオードは入力保護ダイ
オード１を取り囲むように形成している。
次に上記のように構成されたCMOS型半導体装置の動作
について説明する。第３図において、外部リードへ低抵
抗で接続されたＮ型拡散領域ａへ外部より正のサージが
入ると、入力保護ダイオード１により接地電位へ逆方向
の降伏電流が流れるとともにＮ型拡散領域ａとＰ型半導
体基板ｂで形成されているPN接合の降伏電流としてＰ型
半導体基板ｂへ電流が流れ込む。この電流によってＰ型
半導体基板ｂの電位はＮ型拡散領域ａの近傍より浮き始
める。Ｐ型半導体基板ｂとオーミックに接続されるＰ型
拡散領域ｃによって基板電位が印加された基板から接地
のダイオード３によって、基板電位が接地電位を越え、
基板から接地へのダイオード３のしきい値に達すると、
該ダイオードがオンして基板から接地に電流が流れる。
したがって、基板電位の浮きが基板から接地へのダイオ
ード３のしきい値以上には上昇しない。このしきい値電
圧を寄生サイリスタを構成する寄生NPNバイポーラトラ
ンジスタの導通時のベース・エミッタ間電圧より低く設
定することによって寄生サイリスタがオンすることはな
い。
について説明する。第３図において、外部リードへ低抵
抗で接続されたＮ型拡散領域ａへ外部より正のサージが
入ると、入力保護ダイオード１により接地電位へ逆方向
の降伏電流が流れるとともにＮ型拡散領域ａとＰ型半導
体基板ｂで形成されているPN接合の降伏電流としてＰ型
半導体基板ｂへ電流が流れ込む。この電流によってＰ型
半導体基板ｂの電位はＮ型拡散領域ａの近傍より浮き始
める。Ｐ型半導体基板ｂとオーミックに接続されるＰ型
拡散領域ｃによって基板電位が印加された基板から接地
のダイオード３によって、基板電位が接地電位を越え、
基板から接地へのダイオード３のしきい値に達すると、
該ダイオードがオンして基板から接地に電流が流れる。
したがって、基板電位の浮きが基板から接地へのダイオ
ード３のしきい値以上には上昇しない。このしきい値電
圧を寄生サイリスタを構成する寄生NPNバイポーラトラ
ンジスタの導通時のベース・エミッタ間電圧より低く設
定することによって寄生サイリスタがオンすることはな
い。
上記のように本実施例によれば、基板電位をドレイン
およびゲートに印加し接地電位をソースに印加した基板
から接地へのダイオード３を外部リードと低抵抗で接続
される入力保護ダイオード１のＮ型拡散領域の近傍に形
成することにより、このＮ型拡散領域に正のサージが入
ったときに引き起こされるラッチアップを防止すること
が可能となる。
およびゲートに印加し接地電位をソースに印加した基板
から接地へのダイオード３を外部リードと低抵抗で接続
される入力保護ダイオード１のＮ型拡散領域の近傍に形
成することにより、このＮ型拡散領域に正のサージが入
ったときに引き起こされるラッチアップを防止すること
が可能となる。
なお、本実施例では入力の保護回路について説明した
が、出力や電源の外部リードに低抵抗で接続されるＮ型
拡散領域の近傍に本発明を適用することにより、これら
の外部リードより入るサージによって引き起こされるラ
ッチアップを防止する有効な手段となる。
が、出力や電源の外部リードに低抵抗で接続されるＮ型
拡散領域の近傍に本発明を適用することにより、これら
の外部リードより入るサージによって引き起こされるラ
ッチアップを防止する有効な手段となる。
（発明の効果） 本発明は上記実施例から明らかなように、基板から接
地へのダイオードを外部リードが低抵抗で接続されるＮ
型拡散領域の近傍に形成することにより、Ｎ型拡散領域
より流れ込む電流によって生じる基板電位の浮きを押え
ることができ、ラッチアップを防止することができる。
これにより、ラッチアップ耐性に優れた接地電位よりも
負の基板電位をＰ型半導体基板に与える手段を有するCM
OS型半導体装置を実現できるという効果を有する。
地へのダイオードを外部リードが低抵抗で接続されるＮ
型拡散領域の近傍に形成することにより、Ｎ型拡散領域
より流れ込む電流によって生じる基板電位の浮きを押え
ることができ、ラッチアップを防止することができる。
これにより、ラッチアップ耐性に優れた接地電位よりも
負の基板電位をＰ型半導体基板に与える手段を有するCM
OS型半導体装置を実現できるという効果を有する。
第１図は本発明の一実施例における入力保護回路部のレ
イアウト図、第２図は第１図の等価回路、第３図は第１
図の切断線Ａ−Ｂの断面構造の概略図、第４図は従来の
入力保護回路部のレイアウト図、第５図は第４図の等価
回路、第６図は寄生サイリスタ構造を示す回路図であ
る。 １……入力保護ダイオード、２……ボンディングパッ
ド、３……基板から接地へのダイオード、４……基板電
位発生回路、５……寄生PNPバイポーラトランジスタ、
６……寄生NPNバイポーラトランジスタ。
イアウト図、第２図は第１図の等価回路、第３図は第１
図の切断線Ａ−Ｂの断面構造の概略図、第４図は従来の
入力保護回路部のレイアウト図、第５図は第４図の等価
回路、第６図は寄生サイリスタ構造を示す回路図であ
る。 １……入力保護ダイオード、２……ボンディングパッ
ド、３……基板から接地へのダイオード、４……基板電
位発生回路、５……寄生PNPバイポーラトランジスタ、
６……寄生NPNバイポーラトランジスタ。
Claims (3)
- 【請求項１】接地電位よりも負の基板電位をＰ型半導体
基板に印加する手段と、基板電位をドレインおよびゲー
トに印加し、接地電位をソースに印加するＮチャンネル
MOSトランジスタで構成したダイオードを前記Ｐ型半導
体基板上に有することを特徴とするCMOS型半導体装置。 - 【請求項２】Ｐ型半導体基板上に形成した外部リード線
に低抵抗で接続されたＮ型拡散領域の近傍に、前記ダイ
オードを形成することを特徴とする請求項（１）記載の
CMOS型半導体装置。 - 【請求項３】ＮチャンネルMOSトランジスタのしきい値
を、Ｐ型半導体基板上に形成されるすべての寄生NPNバ
イポーラトランジスタの導通時のベース・エミッタ電圧
より低く設定することを特徴とする請求項（１）または
（２）記載のCMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056260A JP2571434B2 (ja) | 1989-03-10 | 1989-03-10 | Ｃｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056260A JP2571434B2 (ja) | 1989-03-10 | 1989-03-10 | Ｃｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237147A JPH02237147A (ja) | 1990-09-19 |
| JP2571434B2 true JP2571434B2 (ja) | 1997-01-16 |
Family
ID=13022110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056260A Expired - Fee Related JP2571434B2 (ja) | 1989-03-10 | 1989-03-10 | Ｃｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2571434B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63301558A (ja) * | 1987-01-28 | 1988-12-08 | Toshiba Corp | 半導体集積回路装置 |
-
1989
- 1989-03-10 JP JP1056260A patent/JP2571434B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02237147A (ja) | 1990-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |