JP2634362B2 - 入出力保護回路 - Google Patents
入出力保護回路Info
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- JP2634362B2 JP2634362B2 JP34732192A JP34732192A JP2634362B2 JP 2634362 B2 JP2634362 B2 JP 2634362B2 JP 34732192 A JP34732192 A JP 34732192A JP 34732192 A JP34732192 A JP 34732192A JP 2634362 B2 JP2634362 B2 JP 2634362B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の入出力保護
回路に関する。すなわち、入力パッドもしくは出力パッ
ドから半導体集積回路内に侵入する静電パルスを排除し
得る入出力保護回路に関する。
回路に関する。すなわち、入力パッドもしくは出力パッ
ドから半導体集積回路内に侵入する静電パルスを排除し
得る入出力保護回路に関する。
【０００２】
【従来の技術】半導体集積回路装置は、近年微細化が進
み、そのため入力又は出力パッドから侵入する静電パル
スによって素子が破壊される可能性が大きくなってい
る。そのため、近年の半導体集積回路装置においては各
入力又は出力パッドに付随して、内部回路を保護するた
めの保護回路が備えられていることが多い。
み、そのため入力又は出力パッドから侵入する静電パル
スによって素子が破壊される可能性が大きくなってい
る。そのため、近年の半導体集積回路装置においては各
入力又は出力パッドに付随して、内部回路を保護するた
めの保護回路が備えられていることが多い。
【０００３】このような外部から侵入する静電パルスか
ら内部の回路を保護する入出力保護回路の回路図が図５
及び図６に示されている。
ら内部の回路を保護する入出力保護回路の回路図が図５
及び図６に示されている。
【０００４】図５には、入力パッド５から侵入する静電
パルス（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｅｓ
ｃｈａｒｇｅ、静電放電とも呼ばれる）を吸収する入力
保護回路が示されている。この入力保護回路は、入力パ
ッド５と入力バッファ４との間に設けられており、ＰＭ
ＯＳ型トランジスタ１と、ＮＭＯＳ型トランジスタ２
と、及び保護抵抗３とを含んでいる。ＰＭＯＳ型トラン
ジスタのソース端子とゲート端子とは電源端子に接続さ
れ、ドレイン端子は入力パッド５に接続されている。そ
して、ＮＭＯＳ型トランジスタ２はそのソース端子とゲ
ート端子とは共に接地され、ドレイン端子は入力パッド
５に接続されている。更に、保護抵抗３の一方端も入力
パッド５に接続されている。保護抵抗３の他方端は入力
バッファ４の入力端子に接続されている。
パルス（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｅｓ
ｃｈａｒｇｅ、静電放電とも呼ばれる）を吸収する入力
保護回路が示されている。この入力保護回路は、入力パ
ッド５と入力バッファ４との間に設けられており、ＰＭ
ＯＳ型トランジスタ１と、ＮＭＯＳ型トランジスタ２
と、及び保護抵抗３とを含んでいる。ＰＭＯＳ型トラン
ジスタのソース端子とゲート端子とは電源端子に接続さ
れ、ドレイン端子は入力パッド５に接続されている。そ
して、ＮＭＯＳ型トランジスタ２はそのソース端子とゲ
ート端子とは共に接地され、ドレイン端子は入力パッド
５に接続されている。更に、保護抵抗３の一方端も入力
パッド５に接続されている。保護抵抗３の他方端は入力
バッファ４の入力端子に接続されている。
【０００５】このような構成により、入力パッド５から
侵入する過大な電流は保護抵抗３によって制限される。
また、電源端子と入力パッド５との間に加わる静電パル
スは、ＰＭＯＳ型トランジスタ１がブレークダウンする
ことにより吸収し、接地端子と入力パッド５との間に加
わる静電パルスはＮＭＯＳ型トランジスタ２により吸収
される。以上のような構成により、入力バッファ４の出
力端子に接続されている内部の回路は、外部からの静電
パルスから保護されている。
侵入する過大な電流は保護抵抗３によって制限される。
また、電源端子と入力パッド５との間に加わる静電パル
スは、ＰＭＯＳ型トランジスタ１がブレークダウンする
ことにより吸収し、接地端子と入力パッド５との間に加
わる静電パルスはＮＭＯＳ型トランジスタ２により吸収
される。以上のような構成により、入力バッファ４の出
力端子に接続されている内部の回路は、外部からの静電
パルスから保護されている。
【０００６】図６には、出力パッド１５に設けられた出
力保護回路の回路図が示されている。内部回路からの出
力信号はプリドライバ１４によって増幅された後オープ
ンドレイン出力のＮＭＯＳ型トランジスタのゲートに印
加される。このオープンドレイン出力のＮＭＯＳ型トラ
ンジスタのソース端子は接地され、ドレイン端子は出力
パッド１５に接続されている。これによって、内部回路
からの出力信号はオープンドレイン出力として出力パッ
ド１５から出力される。図６においても、上述した図５
と同様にＰＭＯＳ型トランジスタ１１と、ＮＭＯＳ型ト
ランジスタ１２とが出力保護回路に含まれている。図５
と同様に、このＰＭＯＳ型トランジスタのソース端子と
ゲート端子とは共に電源端子に接続され、そのドレイン
端子は出力パッド１５に接続されている。そして、ＮＭ
ＯＳ型トランジスタ１２のソース端子とゲート端子とは
共に接地され、そのドレイン端子は同様に出力パッド１
５に接続されている。
力保護回路の回路図が示されている。内部回路からの出
力信号はプリドライバ１４によって増幅された後オープ
ンドレイン出力のＮＭＯＳ型トランジスタのゲートに印
加される。このオープンドレイン出力のＮＭＯＳ型トラ
ンジスタのソース端子は接地され、ドレイン端子は出力
パッド１５に接続されている。これによって、内部回路
からの出力信号はオープンドレイン出力として出力パッ
ド１５から出力される。図６においても、上述した図５
と同様にＰＭＯＳ型トランジスタ１１と、ＮＭＯＳ型ト
ランジスタ１２とが出力保護回路に含まれている。図５
と同様に、このＰＭＯＳ型トランジスタのソース端子と
ゲート端子とは共に電源端子に接続され、そのドレイン
端子は出力パッド１５に接続されている。そして、ＮＭ
ＯＳ型トランジスタ１２のソース端子とゲート端子とは
共に接地され、そのドレイン端子は同様に出力パッド１
５に接続されている。
【０００７】このような構成により、図６においても上
述した図５と同様に、電源端子と出力パッド１５との間
に加わった静電パルスはＰＭＯＳ型トランジスタ１１吸
収され、接地端子と出力パッド１５との間に加わった静
電パルスはＮＭＯＳ型トランジスタ１２に吸収される。
これによって、外部から侵入する静電パルスから内部の
回路を保護している。
述した図５と同様に、電源端子と出力パッド１５との間
に加わった静電パルスはＰＭＯＳ型トランジスタ１１吸
収され、接地端子と出力パッド１５との間に加わった静
電パルスはＮＭＯＳ型トランジスタ１２に吸収される。
これによって、外部から侵入する静電パルスから内部の
回路を保護している。
【０００８】
【発明が解決しようとする課題】従来の半導体集積回路
装置の入出力保護回路は、このように構成されていたの
で、外部から侵入する静電パルスから内部の回路を効果
的に保護することが可能である。
装置の入出力保護回路は、このように構成されていたの
で、外部から侵入する静電パルスから内部の回路を効果
的に保護することが可能である。
【０００９】しかしながら、近年半導体集積回路装置の
低電圧化が進められている。すなわち、従来においては
半導体集積回路装置の電源電圧は５ボルトが一般的であ
ったが、半導体集積回路の高密度化が進められた結果電
源電圧の低電圧化が進められている。このように電源電
圧を下げるのは、集積回路構造の微細化に伴い、デバイ
スの信頼性を維持するためである。そして、もう一つの
理由は１つのパッケージに封止できる半導体集積回路の
消費電力に制限があるため、高密度化に伴い消費電力を
抑える必要が生じたからである。
低電圧化が進められている。すなわち、従来においては
半導体集積回路装置の電源電圧は５ボルトが一般的であ
ったが、半導体集積回路の高密度化が進められた結果電
源電圧の低電圧化が進められている。このように電源電
圧を下げるのは、集積回路構造の微細化に伴い、デバイ
スの信頼性を維持するためである。そして、もう一つの
理由は１つのパッケージに封止できる半導体集積回路の
消費電力に制限があるため、高密度化に伴い消費電力を
抑える必要が生じたからである。
【００１０】このような背景により例えば３ボルトや
３．３ボルトで動作する半導体集積回路装置が提案され
ている。このような３ボルト動作の半導体集積回路装置
と、従来の５ボルト動作の半導体集積回路装置とを接続
した場合、３ボルト動作の入出力パッドに、他の５ボル
ト動作の半導体集積回路装置等から、５ボルトが印加さ
れると、入出力パッドに接続されているＰＭＯＳ型トラ
ンジスタ１，１１の寄生ダイオードを通じて５ボルト動
作の装置から３ボルト動作の装置内部に、その電位差に
よる電流が流れてしまう。このような電流は、半導体集
積回路装置の誤動作やラッチアップの原因となり得る。
従って、このような電流の経路をなくすために、ＰＭＯ
Ｓ型トランジスタ１，１１を除去すれば、ＥＳＤ耐圧は
当然低下してしまう。
３．３ボルトで動作する半導体集積回路装置が提案され
ている。このような３ボルト動作の半導体集積回路装置
と、従来の５ボルト動作の半導体集積回路装置とを接続
した場合、３ボルト動作の入出力パッドに、他の５ボル
ト動作の半導体集積回路装置等から、５ボルトが印加さ
れると、入出力パッドに接続されているＰＭＯＳ型トラ
ンジスタ１，１１の寄生ダイオードを通じて５ボルト動
作の装置から３ボルト動作の装置内部に、その電位差に
よる電流が流れてしまう。このような電流は、半導体集
積回路装置の誤動作やラッチアップの原因となり得る。
従って、このような電流の経路をなくすために、ＰＭＯ
Ｓ型トランジスタ１，１１を除去すれば、ＥＳＤ耐圧は
当然低下してしまう。
【００１１】本発明は上記課題に鑑みなされたものであ
り、その目的は動作電圧が異なる半導体集積回路装置と
接続されても、誤動作やラッチアップ等を起こさず、し
かもＥＳＤ耐圧を維持することのできる半導体集積回路
装置を得る。
り、その目的は動作電圧が異なる半導体集積回路装置と
接続されても、誤動作やラッチアップ等を起こさず、し
かもＥＳＤ耐圧を維持することのできる半導体集積回路
装置を得る。
【００１２】
【課題を解決するための手段】第一の本発明は上記課題
を解決するために、カソード端子が電源端子に接続され
たダイオードと、ベース端子及びエミッタ端子が入力も
しくは出力端子に接続され、コレクタ端子が前記ダイオ
ードのアノード端子に接続されているＰＮＰ型トランジ
スタであって、他の回路とは接続されていない独立のウ
ェル上に形成されているＰＮＰ型トランジスタと、を含
み、前記入力もしくは出力端子から侵入した静電パルス
を吸収する入出力保護回路である。
を解決するために、カソード端子が電源端子に接続され
たダイオードと、ベース端子及びエミッタ端子が入力も
しくは出力端子に接続され、コレクタ端子が前記ダイオ
ードのアノード端子に接続されているＰＮＰ型トランジ
スタであって、他の回路とは接続されていない独立のウ
ェル上に形成されているＰＮＰ型トランジスタと、を含
み、前記入力もしくは出力端子から侵入した静電パルス
を吸収する入出力保護回路である。
【００１３】第二の本発明は上記課題を解決するため
に、カソード端子が電源端子に接続されたダイオード
と、ゲート端子及びソース端子が入力もしくは出力端子
に接続され、ドレイン端子が前記ダイオードのアノード
端子に接続されているＰチャネルＦＥＴであって、他の
回路とは接続されていない独立のウェル上に形成されて
いるＰチャネルＦＥＴと、を含み、前記入力もしくは出
力端子から侵入した静電パルスを吸収する入出力保護回
路である。
に、カソード端子が電源端子に接続されたダイオード
と、ゲート端子及びソース端子が入力もしくは出力端子
に接続され、ドレイン端子が前記ダイオードのアノード
端子に接続されているＰチャネルＦＥＴであって、他の
回路とは接続されていない独立のウェル上に形成されて
いるＰチャネルＦＥＴと、を含み、前記入力もしくは出
力端子から侵入した静電パルスを吸収する入出力保護回
路である。
【００１４】
【作用】第１の本発明におけるＰＮＰ型トランジスタ
は、入力もしくは出力端子に静電パルスが侵入した場
合、そのエミッタ端子とコレクタ端子との間がブレーク
ダウンし、この静電パルスを吸収する。一方、ダイオー
ドのカソード端子が接続されている電源電圧よりやや高
い電圧が入力もしくは出力端子に印加された場合、ＰＮ
Ｐ型トランジスタのエミッタ端子とコレクタ端子との間
が導通状態とはならないため、通常動作には影響を与え
ることはない。
は、入力もしくは出力端子に静電パルスが侵入した場
合、そのエミッタ端子とコレクタ端子との間がブレーク
ダウンし、この静電パルスを吸収する。一方、ダイオー
ドのカソード端子が接続されている電源電圧よりやや高
い電圧が入力もしくは出力端子に印加された場合、ＰＮ
Ｐ型トランジスタのエミッタ端子とコレクタ端子との間
が導通状態とはならないため、通常動作には影響を与え
ることはない。
【００１５】第２の本発明におけるＰチャネルＦＥＴ
も、第１の本発明におけるＰＮＰ型トランジスタと同様
の作用を行う。
も、第１の本発明におけるＰＮＰ型トランジスタと同様
の作用を行う。
【００１６】
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。
て説明する。
【００１７】図１には、本発明の好適な実施例である入
力保護回路の回路図が示されている。本実施例による入
力保護回路はゲート端子とドレイン端子とが入力パッド
２５に接続されているＰＭＯＳ型トランジスタ２１と、
カソード端子が電源端子に接続されアノード端子が上述
したＰＭＯＳ型トランジスタ２１のソース端子に接続さ
れているダイオード２６と、を含んでいる。本実施例に
よる入力保護回路は、従来と同様に入力パッド２５と入
力バッファ２４との間に接続されている保護抵抗２３
と、同じく入力パッド２５に接続されているＮＭＯＳ型
トランジスタ２２とを含んでいる。これらの保護抵抗２
３と、ＮＭＯＳ型トランジスタ２２とは従来通りの構成
であり、その作用も従来と同様である。
力保護回路の回路図が示されている。本実施例による入
力保護回路はゲート端子とドレイン端子とが入力パッド
２５に接続されているＰＭＯＳ型トランジスタ２１と、
カソード端子が電源端子に接続されアノード端子が上述
したＰＭＯＳ型トランジスタ２１のソース端子に接続さ
れているダイオード２６と、を含んでいる。本実施例に
よる入力保護回路は、従来と同様に入力パッド２５と入
力バッファ２４との間に接続されている保護抵抗２３
と、同じく入力パッド２５に接続されているＮＭＯＳ型
トランジスタ２２とを含んでいる。これらの保護抵抗２
３と、ＮＭＯＳ型トランジスタ２２とは従来通りの構成
であり、その作用も従来と同様である。
【００１８】本実施例において特徴的な構成は上述した
ＰＭＯＳ型トランジスタ２１とダイオード２６との直列
回路である。この構成により、ダイオード２６のカソー
ド端子に印加されている電源電圧より高い動作電圧の半
導体集積回路装置が入力パッド２５に電源電圧より高い
信号を印加しても、ＰＭＯＳ型トランジスタ２１は導通
状態とはならず、不測の電流が流れるおそれがない。
ＰＭＯＳ型トランジスタ２１とダイオード２６との直列
回路である。この構成により、ダイオード２６のカソー
ド端子に印加されている電源電圧より高い動作電圧の半
導体集積回路装置が入力パッド２５に電源電圧より高い
信号を印加しても、ＰＭＯＳ型トランジスタ２１は導通
状態とはならず、不測の電流が流れるおそれがない。
【００１９】図２に、図１に示されているＰＭＯＳ型ト
ランジスタ２１の半導体基板上の構造断面図が示されて
いる。図２に示されているように、本実施例におけるＰ
ＭＯＳ型トランジスタ２１は、他の回路から独立してい
るＮウェル上に形成されている。Ｎウェル上には２つの
Ｐ＋拡散領域が設けられている。それらは、ソース領域
２９と、ドレイン領域２７である。更に、これら２つの
領域の間に絶縁膜を介してゲート電極２８が設けられて
いる。図１及び図２に示されているように、ソース領域
２９とゲート電極２８とは共に入力パッド２５に接続さ
れている。また、ドレイン領域２７は図１及び図２に示
されているようにダイオード２６のアノードに接続され
ている。
ランジスタ２１の半導体基板上の構造断面図が示されて
いる。図２に示されているように、本実施例におけるＰ
ＭＯＳ型トランジスタ２１は、他の回路から独立してい
るＮウェル上に形成されている。Ｎウェル上には２つの
Ｐ＋拡散領域が設けられている。それらは、ソース領域
２９と、ドレイン領域２７である。更に、これら２つの
領域の間に絶縁膜を介してゲート電極２８が設けられて
いる。図１及び図２に示されているように、ソース領域
２９とゲート電極２８とは共に入力パッド２５に接続さ
れている。また、ドレイン領域２７は図１及び図２に示
されているようにダイオード２６のアノードに接続され
ている。
【００２０】本実施例において特徴的なことは、ＰＭＯ
Ｓ型トランジスタ２１が他の回路から独立のＮウェル上
に形成されていることである。このような構成により、
図２に示されているようにソース領域２９とＮウェルと
の間に１個の寄生ダイオードが形成される。また、同様
にドレイン領域２７と、Ｎウェルとの間にも寄生ダイオ
ードが形成されている。従って、入力パッド２５から、
電源端子ＶDDに至る回路の中にはダイオード２６も含め
て３個のダイオードが備えられていることになる。
Ｓ型トランジスタ２１が他の回路から独立のＮウェル上
に形成されていることである。このような構成により、
図２に示されているようにソース領域２９とＮウェルと
の間に１個の寄生ダイオードが形成される。また、同様
にドレイン領域２７と、Ｎウェルとの間にも寄生ダイオ
ードが形成されている。従って、入力パッド２５から、
電源端子ＶDDに至る回路の中にはダイオード２６も含め
て３個のダイオードが備えられていることになる。
【００２１】図３には、この３個のダイオードが入力パ
ッド２５と電源端子ＶDDとの間に形成されている様子が
示されている。図３に示されているように、入力パッド
２５と電源端子との間には、３個のダイオードが直列に
接続されていることになる。このうち、ＰＭＯＳ型トラ
ンジスタ２１に由来するダイオードは、そのアノード端
子を対向させて接続されており、この２つのダイオード
と電源端子との間にはダイオード２６がそのカソード端
子を電源端子に向けて接続されている。
ッド２５と電源端子ＶDDとの間に形成されている様子が
示されている。図３に示されているように、入力パッド
２５と電源端子との間には、３個のダイオードが直列に
接続されていることになる。このうち、ＰＭＯＳ型トラ
ンジスタ２１に由来するダイオードは、そのアノード端
子を対向させて接続されており、この２つのダイオード
と電源端子との間にはダイオード２６がそのカソード端
子を電源端子に向けて接続されている。
【００２２】このように、３個のダイオードが直列に接
続されているため、例えば入力パッド２５に高電圧の静
電パルスが印加されると、上述したようにＰＭＯＳ型ト
ランジスタ２１に由来する２個の寄生ダイオードのうち
ドレイン領域側のダイオードがブレークダウンし、この
静電パルスを吸収するので入力パッド２５に接続する内
部回路を静電パルスから保護することが可能である。
続されているため、例えば入力パッド２５に高電圧の静
電パルスが印加されると、上述したようにＰＭＯＳ型ト
ランジスタ２１に由来する２個の寄生ダイオードのうち
ドレイン領域側のダイオードがブレークダウンし、この
静電パルスを吸収するので入力パッド２５に接続する内
部回路を静電パルスから保護することが可能である。
【００２３】そして、この半導体集積回路装置が他の電
子部品等と組み合わされることにより電子機器を構成し
た場合には、この入力パッド２５には電源電圧ＶDD未満
の電圧の信号が印加される場合がある。例えば、電源電
圧が３ボルトである場合には、入力パッド２５には約０
ボルトから上限は３ボルトに近い電圧までの電圧値を有
する信号が入力される。このような場合には、ダイオー
ド２６が逆バイアスされているため、不測の電流が流れ
ることはない。
子部品等と組み合わされることにより電子機器を構成し
た場合には、この入力パッド２５には電源電圧ＶDD未満
の電圧の信号が印加される場合がある。例えば、電源電
圧が３ボルトである場合には、入力パッド２５には約０
ボルトから上限は３ボルトに近い電圧までの電圧値を有
する信号が入力される。このような場合には、ダイオー
ド２６が逆バイアスされているため、不測の電流が流れ
ることはない。
【００２４】更に、本実施例に係る半導体集積回路装置
の動作電圧が例えば３ボルトであった場合において、入
力パッド２５に他の５ボルト動作の半導体集積回路装置
からの出力信号が印加された場合には、この入力パッド
２５にはほぼ０ボルトから最大５ボルト程度の電圧の信
号が印加されるが、この場合にはＰＭＯＳ型トランジス
タ２１に由来する寄生ダイオードのうち一方のダイオー
ドが逆バイアスされるため、同様に不測の電流が流れる
ことがない。本実施例において特徴的なことは、従来か
らあった構成であるダイオード２６とは逆向きのダイオ
ードが入力パッド２５と電源端子との間に直列に接続さ
れていることである。このような構成により、本実施例
に係る半導体集積回路装置の動作電圧より高い動作電圧
を有する半導体集積回路装置等が接続され、入力パッド
２５に電源電圧ＶDDより高い電圧が入力されても、入力
パッド２５から電源端子に大きな電流が流れてしまうこ
とはない。
の動作電圧が例えば３ボルトであった場合において、入
力パッド２５に他の５ボルト動作の半導体集積回路装置
からの出力信号が印加された場合には、この入力パッド
２５にはほぼ０ボルトから最大５ボルト程度の電圧の信
号が印加されるが、この場合にはＰＭＯＳ型トランジス
タ２１に由来する寄生ダイオードのうち一方のダイオー
ドが逆バイアスされるため、同様に不測の電流が流れる
ことがない。本実施例において特徴的なことは、従来か
らあった構成であるダイオード２６とは逆向きのダイオ
ードが入力パッド２５と電源端子との間に直列に接続さ
れていることである。このような構成により、本実施例
に係る半導体集積回路装置の動作電圧より高い動作電圧
を有する半導体集積回路装置等が接続され、入力パッド
２５に電源電圧ＶDDより高い電圧が入力されても、入力
パッド２５から電源端子に大きな電流が流れてしまうこ
とはない。
【００２５】このように、本実施例によれば、電源電圧
の異なる他の半導体集積回路装置等と混在することが可
能であり、かつ入力パッド等を介して入力する静電パル
スから内部回路を保護することの可能な半導体集積回路
装置が得られる。なお、本発明の保護回路を出力回路に
適用することも好適である。
の異なる他の半導体集積回路装置等と混在することが可
能であり、かつ入力パッド等を介して入力する静電パル
スから内部回路を保護することの可能な半導体集積回路
装置が得られる。なお、本発明の保護回路を出力回路に
適用することも好適である。
【００２６】図４には、このような出力保護回路の回路
図が示されている。図４に示されているように、この出
力保護回路は図１に示されている入力保護回路と同様
に、出力パッド３５にそのゲート端子とドレイン端子と
が接続されているＰＭＯＳ型トランジスタ３１と、この
ＰＭＯＳ型トランジスタ３１のソース端子にアノード端
子が接続されているダイオード３６とを含んでいる。そ
して、このダイオード３６はそのカソード端子が電源端
子に接続されている。すなわち、図４に示されているＰ
ＭＯＳ型トランジスタ３１は、図１に示されているＰＭ
ＯＳ型トランジスタ２１に相当し、ダイオード３６は、
図１のダイオード２６に相当する。従って、電源端子と
出力パッド３５との間には、図３に示されているような
３個のダイオードによる直列回路が形成され、前述した
ように、出力パッド３５から侵入する静電パルスを効果
的に吸収できると共に、出力パッド３５に他の動作電圧
を有する半導体集積回路装置等が接続されることにより
この出力パッド３５に電源電圧ＶDDより高い電圧が印加
されても不測の電流が流れてしまうことがない。
図が示されている。図４に示されているように、この出
力保護回路は図１に示されている入力保護回路と同様
に、出力パッド３５にそのゲート端子とドレイン端子と
が接続されているＰＭＯＳ型トランジスタ３１と、この
ＰＭＯＳ型トランジスタ３１のソース端子にアノード端
子が接続されているダイオード３６とを含んでいる。そ
して、このダイオード３６はそのカソード端子が電源端
子に接続されている。すなわち、図４に示されているＰ
ＭＯＳ型トランジスタ３１は、図１に示されているＰＭ
ＯＳ型トランジスタ２１に相当し、ダイオード３６は、
図１のダイオード２６に相当する。従って、電源端子と
出力パッド３５との間には、図３に示されているような
３個のダイオードによる直列回路が形成され、前述した
ように、出力パッド３５から侵入する静電パルスを効果
的に吸収できると共に、出力パッド３５に他の動作電圧
を有する半導体集積回路装置等が接続されることにより
この出力パッド３５に電源電圧ＶDDより高い電圧が印加
されても不測の電流が流れてしまうことがない。
【００２７】図４に示されている回路は、従来の図６に
示されている回路と同様に内部回路からの出力信号を増
幅するプリドライバ３４と、プリドライバ３４の出力信
号をオープンドレイン出力に変換するオープンドレイン
出力のＮＭＯＳ型トランジスタ３３とを含んでいる。更
に、従来の図６と同様に出力パッド３５と接地との間に
保護回路の一部であるＮＭＯＳ型トランジスタ３２が設
けられている。このように、図４に示されている回路は
オープンドレイン出力による出力回路であるので、出力
パッド３５に電源電圧ＶDDより高い電圧が印加されるこ
とも多い。
示されている回路と同様に内部回路からの出力信号を増
幅するプリドライバ３４と、プリドライバ３４の出力信
号をオープンドレイン出力に変換するオープンドレイン
出力のＮＭＯＳ型トランジスタ３３とを含んでいる。更
に、従来の図６と同様に出力パッド３５と接地との間に
保護回路の一部であるＮＭＯＳ型トランジスタ３２が設
けられている。このように、図４に示されている回路は
オープンドレイン出力による出力回路であるので、出力
パッド３５に電源電圧ＶDDより高い電圧が印加されるこ
とも多い。
【００２８】以上述べたように、本実施例によれば半導
体集積回路装置のＥＳＤ（静電放電）破壊に対する耐圧
の低下をさせることなく、異なる電源電圧の他の半導体
集積回路装置と混在させ１つの電子機器を構成すること
が可能な半導体集積回路装置が得られる。
体集積回路装置のＥＳＤ（静電放電）破壊に対する耐圧
の低下をさせることなく、異なる電源電圧の他の半導体
集積回路装置と混在させ１つの電子機器を構成すること
が可能な半導体集積回路装置が得られる。
【００２９】
【発明の効果】以上説明したように、本発明の入出力保
護回路によれば、外部からの静電パルスを吸収しＥＳＤ
（静電放電）による破壊から内部回路を保護することが
できる半導体集積回路装置であって、動作電圧の異なる
他の半導体集積回路装置等と組み合わせることが可能な
半導体集積回路装置を構成することができる。
護回路によれば、外部からの静電パルスを吸収しＥＳＤ
（静電放電）による破壊から内部回路を保護することが
できる半導体集積回路装置であって、動作電圧の異なる
他の半導体集積回路装置等と組み合わせることが可能な
半導体集積回路装置を構成することができる。
【００３０】従って、本発明による入出力保護回路を適
用した半導体集積回路装置を使用することにより電子機
器の低消費電力化・高密度化を図りながら、ＥＳＤ（静
電放電）に対する耐圧の低下を防止することが可能であ
る。
用した半導体集積回路装置を使用することにより電子機
器の低消費電力化・高密度化を図りながら、ＥＳＤ（静
電放電）に対する耐圧の低下を防止することが可能であ
る。
【図１】本実施例に係る入力保護回路の回路図である。
【図２】図１のＰＭＯＳ型トランジスタ２１の断面構造
図である。
図である。
【図３】図１の入力パッド２５から電源端子に至るまで
の模式的な回路図である。
の模式的な回路図である。
【図４】本実施例の出力保護回路の回路図である。
【図５】従来の入力保護回路の回路図である。
【図６】従来の出力保護回路の回路図である。
２１ ＰＭＯＳ型トランジスタ ２２ ＮＭＯＳ型トランジスタ ２３ 保護抵抗 ２４ 入力バッファ ２５ 入力パッド ２６ ダイオード
Claims (2)
- 【請求項１】 カソード端子が電源端子に接続されたダ
イオードと、 ベース端子及びエミッタ端子が入力もしくは出力端子に
接続され、コレクタ端子が前記ダイオードのアノード端
子に接続されているＰＮＰ型トランジスタであって、他
の回路とは接続されていない独立のウェル上に形成され
ているＰＮＰ型トランジスタと、 を含み、前記入力もしくは出力端子から侵入した静電パ
ルスを吸収する入出力保護回路。 - 【請求項２】 カソード端子が電源端子に接続されたダ
イオードと、 ゲート端子及びソース端子が入力もしくは出力端子に接
続され、ドレイン端子が前記ダイオードのアノード端子
に接続されているＰチャネルＦＥＴであって、他の回路
とは接続されていない独立のウェル上に形成されている
ＰチャネルＦＥＴと、 を含み、前記入力もしくは出力端子から侵入した静電パ
ルスを吸収する入出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34732192A JP2634362B2 (ja) | 1992-12-25 | 1992-12-25 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34732192A JP2634362B2 (ja) | 1992-12-25 | 1992-12-25 | 入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196631A JPH06196631A (ja) | 1994-07-15 |
| JP2634362B2 true JP2634362B2 (ja) | 1997-07-23 |
Family
ID=18389436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34732192A Expired - Fee Related JP2634362B2 (ja) | 1992-12-25 | 1992-12-25 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634362B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100319602B1 (ko) * | 1998-12-31 | 2002-08-08 | 현대반도체 주식회사 | 정전방전보호회로 |
-
1992
- 1992-12-25 JP JP34732192A patent/JP2634362B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196631A (ja) | 1994-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |