JPS59202659A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS59202659A JPS59202659A JP58077301A JP7730183A JPS59202659A JP S59202659 A JPS59202659 A JP S59202659A JP 58077301 A JP58077301 A JP 58077301A JP 7730183 A JP7730183 A JP 7730183A JP S59202659 A JPS59202659 A JP S59202659A
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- JP
- Japan
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- mos transistor
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- latch
- resistor
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- 230000005856 abnormality Effects 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
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- 238000001514 detection method Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路に関するもので、特にＣＭ
Ｏ３論理回路におけるラッチアップの防止に係る。
Ｏ３論理回路におけるラッチアップの防止に係る。
一般に、ＣＭＯ８論理回路においては、その構造上ラッ
チアップを生ずる可能性がある。ラッチアップとは、集
積回路が通常の論理回路動作を行なっている時、何らか
の外部要因（ノイズ、過電圧など）が＋リガとなり、０
ＭＯ８構造に付随して発生するバイポーラトランジスタ
（サイリスタ）が導通し、過大な電源電流が流れる事で
ある。集積回路（ＩＣ）の動作中に上記ラッチアップが
発生すると、正常な論理回路動作を行なわないはかシか
、ラッチアップの状態が長く続けば、ＩＣが破壊される
事もある。このようなラッチアップの状態から通常の回
路動作に戻すためには、ＩＣに印加されている電源を遮
断した後、再び電源を投入する必要がある。
チアップを生ずる可能性がある。ラッチアップとは、集
積回路が通常の論理回路動作を行なっている時、何らか
の外部要因（ノイズ、過電圧など）が＋リガとなり、０
ＭＯ８構造に付随して発生するバイポーラトランジスタ
（サイリスタ）が導通し、過大な電源電流が流れる事で
ある。集積回路（ＩＣ）の動作中に上記ラッチアップが
発生すると、正常な論理回路動作を行なわないはかシか
、ラッチアップの状態が長く続けば、ＩＣが破壊される
事もある。このようなラッチアップの状態から通常の回
路動作に戻すためには、ＩＣに印加されている電源を遮
断した後、再び電源を投入する必要がある。
上述したラッチアップ現象を防止するため、従来は、Ｉ
Ｃのマスクパターンの改善がなされている。すなわち、
ラッチアップを起こしそうな部分の電流／？スを少なく
するため、ノ９ターンの形状を工夫したシ、電流が流れ
そうな部分のノやターン間隔を大きく設定したシしてい
る。また、回路的にラッチアップを防止するため、例え
ば、第１図に示すように構成している。図において、１
ノは、Ｐチャネル形ＭＯ８トランジスタＱｓ、とＮチャ
ネル形ＭＯ８）ランジスタＱｌ とから成るＣＭＯＳイ
ンバータ回路（ＣＭＯＳ論理回路）、ｖＤＤは、第１電
位供給源、ＧＮＤは第２電位供給源、Ｒ１＋ Ｒ２は、
保護抵抗、１２は、入力端子、１３は出力端子である。
Ｃのマスクパターンの改善がなされている。すなわち、
ラッチアップを起こしそうな部分の電流／？スを少なく
するため、ノ９ターンの形状を工夫したシ、電流が流れ
そうな部分のノやターン間隔を大きく設定したシしてい
る。また、回路的にラッチアップを防止するため、例え
ば、第１図に示すように構成している。図において、１
ノは、Ｐチャネル形ＭＯ８トランジスタＱｓ、とＮチャ
ネル形ＭＯ８）ランジスタＱｌ とから成るＣＭＯＳイ
ンバータ回路（ＣＭＯＳ論理回路）、ｖＤＤは、第１電
位供給源、ＧＮＤは第２電位供給源、Ｒ１＋ Ｒ２は、
保護抵抗、１２は、入力端子、１３は出力端子である。
すなわち、入出力端子１２．１３とＣＭＯＳ論理回路１
１間に、保護抵抗Ｒｔ＋Ｒｚ’ｆｉ−挿接することによ
り、入力端子１２および出力端子１３に印加されるノイ
ズを低減し、ラッチアップを防止するものである。
１間に、保護抵抗Ｒｔ＋Ｒｚ’ｆｉ−挿接することによ
り、入力端子１２および出力端子１３に印加されるノイ
ズを低減し、ラッチアップを防止するものである。
しかし、上述したラッチアップの防止対策は、ラッチア
ップを起こす外来のノイズに対する耐ノイズ性の向上を
図れるのみで、決定的な解決策にはならなかった。
ップを起こす外来のノイズに対する耐ノイズ性の向上を
図れるのみで、決定的な解決策にはならなかった。
この発明は、上記のような事情に鑑みてなされたもので
、その目的とするところは、ラッチアップを起こしても
ただちに、このラッチアップを解除し、正常な論理動作
に復帰できるすぐれた半導体集積回路を提供することで
ある〇〔発明の概要〕 すなわち、この発明においては、第１．第２電位供給源
の電位が印加されるＣＭＯＳ論理回路の第１電位供給源
とＣＭＯＳ論理回路との間に、電流異常を検出する手段
を配設するとともに、第２電位供給源と、ＣＭＯＳ論理
回路との間に、上記電流異常検出手段の出力に基づいて
通電路全遮断するスイッチング手段を設けたものである
。
、その目的とするところは、ラッチアップを起こしても
ただちに、このラッチアップを解除し、正常な論理動作
に復帰できるすぐれた半導体集積回路を提供することで
ある〇〔発明の概要〕 すなわち、この発明においては、第１．第２電位供給源
の電位が印加されるＣＭＯＳ論理回路の第１電位供給源
とＣＭＯＳ論理回路との間に、電流異常を検出する手段
を配設するとともに、第２電位供給源と、ＣＭＯＳ論理
回路との間に、上記電流異常検出手段の出力に基づいて
通電路全遮断するスイッチング手段を設けたものである
。
以下、この発明の一実施例について、図面を従層して説
明する。第２図において、前記第１図と同一構成部には
同じ符号を付してその説明は省略する。ＣＭＯＳインバ
ータ回路（ＣＭＯＳ論理回路）１１と第１電位供給源ｖ
ＤＤとの間には、電流異常検出手段として働く抵抗Ｒ３
が挿掩され、ＣＭＯＳインバータ回路１１と第２電位供
給源ＧＮＤとの間には、上記抵抗Ｒ３とＰチャネル形の
ＭＯＳトランジスタＱｔ との接続点の電位で導通制御
されるＮチャネル形のＭＯＳ ）ランジスタＱ３が接続
される。このＭＯＳ ）ランジスタＱ３は、ラッチアッ
プ状態時に、第１電位供給源ｖＤＤから第２電位供給源
ＧＮＤへの通電路を遮断するスイッチング手段として働
くもので、ＭＯＳトランジスタＱ３のケ８−トと第２電
位供給源ＧＮＤとの間には、抵抗Ｒ３とＭＯＳトランジ
スタＱ□との接続点におけるスイッチングノイズ除去用
のコンデンサＣが挿接される。
明する。第２図において、前記第１図と同一構成部には
同じ符号を付してその説明は省略する。ＣＭＯＳインバ
ータ回路（ＣＭＯＳ論理回路）１１と第１電位供給源ｖ
ＤＤとの間には、電流異常検出手段として働く抵抗Ｒ３
が挿掩され、ＣＭＯＳインバータ回路１１と第２電位供
給源ＧＮＤとの間には、上記抵抗Ｒ３とＰチャネル形の
ＭＯＳトランジスタＱｔ との接続点の電位で導通制御
されるＮチャネル形のＭＯＳ ）ランジスタＱ３が接続
される。このＭＯＳ ）ランジスタＱ３は、ラッチアッ
プ状態時に、第１電位供給源ｖＤＤから第２電位供給源
ＧＮＤへの通電路を遮断するスイッチング手段として働
くもので、ＭＯＳトランジスタＱ３のケ８−トと第２電
位供給源ＧＮＤとの間には、抵抗Ｒ３とＭＯＳトランジ
スタＱ□との接続点におけるスイッチングノイズ除去用
のコンデンサＣが挿接される。
上記のような構成において動作を説明する。
通常の論理動作を行なう場合は、ＣＭＯＳインバータ回
路１ノを構成するＭＯＳ トランジスタＱ１＋Ｑ２のう
ち一方はオン状態、他方はオフ状態となっている。今、
入力端子１２に、供給される入力信号ＩＮがハイレベル
であったとするとＭＯＳ ）ランジスタＱ１はオフ状態
、Ｑ２はオン状態となる。この時、抵抗Ｒ３には、電流
は流れず、この抵抗Ｒ３とＭＯＳ トランジスタＱｌ
との接続点の′１位はほぼｖＤＤハイレベルり、スイッ
チング用のＭＯＳ トランジスタＱ３は、オン状態とな
る。従って、出刃信号ＯＵＴは、ローレベルとなる。
路１ノを構成するＭＯＳ トランジスタＱ１＋Ｑ２のう
ち一方はオン状態、他方はオフ状態となっている。今、
入力端子１２に、供給される入力信号ＩＮがハイレベル
であったとするとＭＯＳ ）ランジスタＱ１はオフ状態
、Ｑ２はオン状態となる。この時、抵抗Ｒ３には、電流
は流れず、この抵抗Ｒ３とＭＯＳ トランジスタＱｌ
との接続点の′１位はほぼｖＤＤハイレベルり、スイッ
チング用のＭＯＳ トランジスタＱ３は、オン状態とな
る。従って、出刃信号ＯＵＴは、ローレベルとなる。
一方、入力信号ＩＮがローレベルの場合には、ＭＯＳ
トランジスタＱｌがオン状態、Ｑ２がオフ状態となる。
トランジスタＱｌがオン状態、Ｑ２がオフ状態となる。
この時、第１電位供給源ｖＤＤから抵抗Ｒ３、ＭＯＳ
トランジスタＱＢ 、および抵抗Ｒ２を介して出力端子
１３に向かって電流が流れる。従って、抵抗Ｒ３とＭＯ
Ｓ ）ランジスタＱｌとの接続点の電位は、ＭＯＳトラ
ンジスタＱ□の導通抵抗と抵抗Ｒ２との和と、抵抗Ｒ３
との抵抗値比によって決定され、この電位でスイッチン
グ用のＭＯＳ、）ランジスタＱ３が導通制御される。従
って、各抵抗値比を上記接続点の電位がＭＯＳ ）ラン
ジスタＱ３のしきい値電圧より高くなる・ように設定す
れば、ＭＯＳトランジスタＱ３は、オン状態を維持する
。この時、 ＭＯＳ ）ランノスタＱ、がオフ状態であ
るため、出力信号０（ＪＴはハイレベルとなる。上述し
たように、通常動作時には、従来と同様な論理動作を行
う。
トランジスタＱＢ 、および抵抗Ｒ２を介して出力端子
１３に向かって電流が流れる。従って、抵抗Ｒ３とＭＯ
Ｓ ）ランジスタＱｌとの接続点の電位は、ＭＯＳトラ
ンジスタＱ□の導通抵抗と抵抗Ｒ２との和と、抵抗Ｒ３
との抵抗値比によって決定され、この電位でスイッチン
グ用のＭＯＳ、）ランジスタＱ３が導通制御される。従
って、各抵抗値比を上記接続点の電位がＭＯＳ ）ラン
ジスタＱ３のしきい値電圧より高くなる・ように設定す
れば、ＭＯＳトランジスタＱ３は、オン状態を維持する
。この時、 ＭＯＳ ）ランノスタＱ、がオフ状態であ
るため、出力信号０（ＪＴはハイレベルとなる。上述し
たように、通常動作時には、従来と同様な論理動作を行
う。
次に、ラッチアラｆ発生時の動作を第３図を参照して説
明する。第３図は、前記第２図の回路の断面構成図でる
る。図において、第２図に対応する部分には同じ符号を
付す。１４は、Ｎ形の半導体基板、’５１ ＋１５２は
Ｐ形のウェル領域、１６ａ、１６ｂはＭＯＳトランジス
タＱｌのソース、ドレインとして働くＰ形の不純物領域
、１７ａ 、 １ ｙｂｉｌ−１，ＭＯＳ トランジス
タＱ２のソース、ドレインとして働くＮ形の不純物領域
、１８ａ、１８ｂはＭＯＳ ）ランノスタＱ３のソース
、ドレイン領域として働くＮ形の不純物領域である。
明する。第３図は、前記第２図の回路の断面構成図でる
る。図において、第２図に対応する部分には同じ符号を
付す。１４は、Ｎ形の半導体基板、’５１ ＋１５２は
Ｐ形のウェル領域、１６ａ、１６ｂはＭＯＳトランジス
タＱｌのソース、ドレインとして働くＰ形の不純物領域
、１７ａ 、 １ ｙｂｉｌ−１，ＭＯＳ トランジス
タＱ２のソース、ドレインとして働くＮ形の不純物領域
、１８ａ、１８ｂはＭＯＳ ）ランノスタＱ３のソース
、ドレイン領域として働くＮ形の不純物領域である。
上記のような構成において、ラッチアップ電流は、第１
電位供給源ｖＤＤから抵抗Ｒ３，ＭＯＳトランジスタＱ
ｌのソース領域（Ｐ形の不純Ｔｈ領域）１６ａ、半導体
基板１４．Ｐ形のウェル領域Ｊ、５１．ＭＯ８）ランジ
スタＱ２のソース領域（Ｎ形の不純物領域） ｌ ７
ａ 、 ＭＯＳ ）ランジスタＱ３のドレイン領域（Ｎ
形の不純物領域）１８ｂおよびソース領域１８ａを介し
て第２電位供給源ＧＮＤに向かう経路となる。上記電流
経路において、Ｐ形の不純物領域１６ａ 、Ｎ形の半導
体基板１４．Ｐ形のウェル領域１５□およびＮ形の不純
物領域１７ａはＰＮＰＮという接合構成（サイリスタ）
となっておりラッチアップの原因となっている。このＰ
ＮＰＮ接合は、ノイズ等のトリガ電流によって電流が流
れ始めると、電源を遮断しない限シ犬電流が流れ続ける
性質を持っている。このようなラッチアップが発生する
と抵抗Ｒ３には、大きな電流が流れ、その両端には、こ
の電流に対応した大きな電位差が発生する。つまシ、抵
抗Ｒ３とＭＯＳ トランジスタＱ１ との接続点の電位
が低下し、その電位がＭＯＳ ）ランジスタＱ３のしき
い値電圧よシ低くなるとＭＯＳ ）ランジスタＱ３は、
オフ状態となシ、ラッチアップ電流の通電路が遮断され
る。
電位供給源ｖＤＤから抵抗Ｒ３，ＭＯＳトランジスタＱ
ｌのソース領域（Ｐ形の不純Ｔｈ領域）１６ａ、半導体
基板１４．Ｐ形のウェル領域Ｊ、５１．ＭＯ８）ランジ
スタＱ２のソース領域（Ｎ形の不純物領域） ｌ ７
ａ 、 ＭＯＳ ）ランジスタＱ３のドレイン領域（Ｎ
形の不純物領域）１８ｂおよびソース領域１８ａを介し
て第２電位供給源ＧＮＤに向かう経路となる。上記電流
経路において、Ｐ形の不純物領域１６ａ 、Ｎ形の半導
体基板１４．Ｐ形のウェル領域１５□およびＮ形の不純
物領域１７ａはＰＮＰＮという接合構成（サイリスタ）
となっておりラッチアップの原因となっている。このＰ
ＮＰＮ接合は、ノイズ等のトリガ電流によって電流が流
れ始めると、電源を遮断しない限シ犬電流が流れ続ける
性質を持っている。このようなラッチアップが発生する
と抵抗Ｒ３には、大きな電流が流れ、その両端には、こ
の電流に対応した大きな電位差が発生する。つまシ、抵
抗Ｒ３とＭＯＳ トランジスタＱ１ との接続点の電位
が低下し、その電位がＭＯＳ ）ランジスタＱ３のしき
い値電圧よシ低くなるとＭＯＳ ）ランジスタＱ３は、
オフ状態となシ、ラッチアップ電流の通電路が遮断され
る。
ラッチアラｆを発生させる原因が取り除かれると、トラ
ンジスタＱ３は、オン状態となシ、再び論理動作が開始
される。従って、ラッチアップによる誤動作やＩＣの破
壊を効果的に防止でき、システムの信頼性も向上できる
。
ンジスタＱ３は、オン状態となシ、再び論理動作が開始
される。従って、ラッチアップによる誤動作やＩＣの破
壊を効果的に防止でき、システムの信頼性も向上できる
。
なお、上記実施例では、ＣＭＯＳ論理回路がインバータ
回路の場合について説明したが、他の論理回路たとえば
アンド回路、オア回路等でも同様な効果が得られる。
回路の場合について説明したが、他の論理回路たとえば
アンド回路、オア回路等でも同様な効果が得られる。
また、スイッチング手段としてＮチャネル形のＭＯＳト
ランソスタＱ３を設けたが、Ｐ形の半導体基板を用いた
場合は、第４図に示すようにスイッチング手段として、
Ｐチャネル形のＭＯＳトランジスタＱ３′を設けても同
様な効果が得られるのはもちろんである。
ランソスタＱ３を設けたが、Ｐ形の半導体基板を用いた
場合は、第４図に示すようにスイッチング手段として、
Ｐチャネル形のＭＯＳトランジスタＱ３′を設けても同
様な効果が得られるのはもちろんである。
以上説明したように、この発明によれば、ラッチアップ
を起こしても、ただちにラッチアップを解除し、正常な
論理動作に復帰できるすぐれた半導体集積回路が得られ
る。
を起こしても、ただちにラッチアップを解除し、正常な
論理動作に復帰できるすぐれた半導体集積回路が得られ
る。
第１図は、従来の半導体集積回路を示す回路図、第２図
は、この発明の一実施例に係る半導体集積回路を示す回
路図、第３図は同実施例の断面構成図、第４図は、この
発明の他の実施例を示す回路図である。 １１・・・Ｃ”、１０３論理回路、ｖＤＤ・・・第１電
位供給諒、ＧＮＤ・・・第２電位供給源、Ｒ３・・・抵
抗（電流異常検出手段）、Ｑ３・・・ＭＯＳ ）ランジ
スタ（スイッチング手段）。 出願人代理人 弁理士 鈴 江 武 彦昭和 年 月
日 １．事件の表示 特願昭ｒｓ８−７７３０１ 号 ２、発明の名称 半導体集積回路 ；３ 補正をする渚 事件との関係 特許出願人 ４１代理人 １１−所 東京都港区虎ノ門１丁目２６番５号 第１７
森ヒル〒１０５ 電話０３ （５０２） ３１８
］、 （六代表）０、補正の対象
は、この発明の一実施例に係る半導体集積回路を示す回
路図、第３図は同実施例の断面構成図、第４図は、この
発明の他の実施例を示す回路図である。 １１・・・Ｃ”、１０３論理回路、ｖＤＤ・・・第１電
位供給諒、ＧＮＤ・・・第２電位供給源、Ｒ３・・・抵
抗（電流異常検出手段）、Ｑ３・・・ＭＯＳ ）ランジ
スタ（スイッチング手段）。 出願人代理人 弁理士 鈴 江 武 彦昭和 年 月
日 １．事件の表示 特願昭ｒｓ８−７７３０１ 号 ２、発明の名称 半導体集積回路 ；３ 補正をする渚 事件との関係 特許出願人 ４１代理人 １１−所 東京都港区虎ノ門１丁目２６番５号 第１７
森ヒル〒１０５ 電話０３ （５０２） ３１８
］、 （六代表）０、補正の対象
Claims (1)
- 第１．第２電位供給源の電位が印加されるＣ１ｖｉＯ８
論理回路と、上記第１電位供給源とＣ１ＪｏＳ論理回路
との間に配設され電流異常を検出する手段と、上記第２
電位供給源とＣＭＯ８論理回路との間に配設され、上記
電流異常検出手段の出力に基づいて、通電路を遮断する
スイッチング手段とを具備することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077301A JPS59202659A (ja) | 1983-04-30 | 1983-04-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58077301A JPS59202659A (ja) | 1983-04-30 | 1983-04-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59202659A true JPS59202659A (ja) | 1984-11-16 |
Family
ID=13630075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58077301A Pending JPS59202659A (ja) | 1983-04-30 | 1983-04-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59202659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0372842A2 (en) * | 1988-12-02 | 1990-06-13 | Mitsubishi Denki Kabushiki Kaisha | Complementary circuit device returnable to normal operation from latch-up phenomenon |
-
1983
- 1983-04-30 JP JP58077301A patent/JPS59202659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0372842A2 (en) * | 1988-12-02 | 1990-06-13 | Mitsubishi Denki Kabushiki Kaisha | Complementary circuit device returnable to normal operation from latch-up phenomenon |
| US5140177A (en) * | 1988-12-02 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Complementary circuit device returnable to normal operation from latch-up phenomenon |
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