JPH02151063A

JPH02151063A - 半導体集積回路の静電保護装置

Info

Publication number: JPH02151063A
Application number: JP30533988A
Authority: JP
Inventors: Koji Eguchi; 江口　宏次
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-02
Filing date: 1988-12-02
Publication date: 1990-06-11
Anticipated expiration: 2010-11-22
Also published as: JPH07109870B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体集積回路装置の静電保護装置に関し、
特に、同一の保護用回路素子に複数個のボンディングパ
ッドを接続せしめた静電保護装置に関する。

［従来の技術］従来、この種の静電保護装置は、第６図に示すように、
一つのボンディングパッドに一つの静電保護回路を設け
るものであった。同図に示すように、入力用ボンディン
グパッド１１は、Ｎ導電型ポリシリコン抵抗１２、Ｎ導
電型拡散抵抗１３を介して保護すべき内部回路へと導か
れているが、その途中において拡散抵抗１３は、ダイオ
ードＤ１１を介して接地されている。このダイオードＤ
ｌｌは、抵抗１３とこの抵抗がその中に形成されたＰウ
ェルとの間に形成されたダイオードである。

［発明が解決しようとする問題点〕上述した従来の静電保護装置は、保護すべき内部回路が
接続されたボンディングパッド毎に、該パッドと保護す
べき内部回路との間に設けられるものであったので、次
の問題点を有するものであった。

■　一つの静電保護回路には一つのボンディングパッド
が接続されるのみであったので、設けるべき静電保護回
路の数が多くなり、その占有面積が増大する。

■　ボンディングパッドと内部回路との間に保護抵抗が
介在しているので信号が減衰しノイズマージンが減少す
る。

■　保護抵抗とその浮遊容量によって信号の伝達遅延時
間が増大する。

■　保護抵抗による電力消費によって発熱が増加する。

［問題点を解決するための手段］本発明の静電保護装置は、１乃至複数個の保護用回路素
子を有し、該回路素子の少なくとも１つには少なくとも
２つのボンディングパッドが、それぞれそのボンディン
グパッドに異常電圧が印加されたときに導通することの
できる回路素子を介して接続されたものである。そして
、保護対象である内部回路は、静電保護回路を介するこ
となく直接ボンディングパッドに接続されている。

［実施例コ次に、図面を参照して本発明の実施例について説明する
。

第１図は、本発明の一実施例を示す回路図である。同図
に示されるように、互いに異なる信号が印加されるボン
ディングパッド１．２は、それぞれ、ダイオードＤ１．
Ｄ２を介して保護用のＭＯＳトランジスタ８のドレイン
に接続され、また、第３のダイオードＤ３のアノードに
接続される。

ＭＯＳトランジスタ８のゲートは抵抗Ｒを介して接地さ
れ、そのソースは接地されている。また、ダイオードＤ
３のカソードは電源ＶＣＣに接続されている。それぞれ
のボンディングパッド１．２には保護さるべき内部回路
が直接接続されている。

第１図の回路を集積化した集積回路の平面図を第２図に
示す。それぞれ別の内部回路に接続されたボンディング
パッド１．２は、Ｐウェル３内に形成されたＮ型拡散層
４．５と接続されている。

Ｎ型拡散層４．５に挟まれたウェル内には高濃度Ｐ型拡
散層６が形成されており、この領域は、ＮチャネルＭＯ
Ｓトランジスタ８のドレイン領域と接続されている。Ｐ
型拡散層６とＮ型拡散層４．５とによってダイオードＤ
、、Ｄ２が形成されるが１、これらのダイオードの逆方
向耐圧は８〜１５Ｖになるように、これら各拡散層の不
純物濃度はコントロールされている。Ｐウェル３とＮ型
基体との間にはダイオードＤ３が形成され、そして、Ｎ
型基体は、ラッチアップ防止用のガートバンドであるＮ
型拡散層９を介して電源ＶＣＣに接続されている。また
、ＭＯＳトランジスタ８のソース領域は電源Ｖ５５に接
続され、ゲート電極は、２００Ωの抵抗値をもつポリシ
リコン抵抗７を介して電源Ｖ５５に接続されている。

このように構成することにより、本実施例装置は、ボン
ディングパッドに高電界のサージが印加された場合でも
ダイオードＤ１、Ｄ２が８〜１５Ｖ以上の電圧によって
ブレークダウンし、次いでＭＯＳトランジスタ８が導通
してダイオードとの接続点を一定電位にクランプするの
で、保護すべき回路が２０Ｖ前後のゲート耐圧をもつ入
力ゲートである場合に十分な保護機能をもつ、また、通
常の回路動作時においては電源Ｖｃｃの電圧を７Ｖ以上
とすることがないので、ダイオードＤ、　、Ｄ２はブレ
ークダウンを起こさず、相異なる機能をもつボンディン
グパッド間には相互干渉が発生しない。

なお、ダイオードＤＩ、Ｄ２のブレークダウン電圧をよ
り低くおさえるのであればＭＯＳ）ランジスタ８の導通
開始の電圧をより高く設定すればよい。

いずれにしても、この回路においてはダイオードとＭＯ
Ｓ）ランジスタとのブレークダウン電圧の和は、保護す
べき回路を破壊する電圧よりも十分小さく設定されなけ
ればならない。

次に、第３図を参照して本発明の他の実施例について説
明する。この実施例では、ボンディングパッドが１個追
加されており、合計３つのボンディングパッドに対し、
１つの静電保護回路素子で間に合わせている。

この実施例では、ボンディングパッド１．２およびダイ
オードＤＩ　、Ｄ２の他に新たにボンディングパッド１
０とダイオードＤ４が追加されているので、レイアウト
パターン面積は、先の実施例よりもさらに減少できる。

なお、ボンディングパッドの数が増えるにつれて、静電
気放出能力を高めるべく、ＮチャネルＭＯ８）ランジス
タのパターンサイズが増大するが、従来の構成に比較す
れば、そのパターンサイズの増大の程度はごくわずかで
ある。

第４図は、本発明のさらに他の実施例を示す回路図であ
る。この実施例では、ボンディングパッド１．２とダイ
オードＤｌ、Ｄ２との間に抵抗Ｒ１、Ｒ２が介在してい
る。この実施例によれば、サージが印加された場合のＭ
ＯＳ）ランジスタの破壊を抑止することができる。

第５図は、本発明のさらにもう一つの実施例を示す回路
図である。この実施例では、ボンディングパッド間の相
互干渉を防止する回路素子としてＭＯＳ）ランジスタ８
ａ、８ｂを用いており、また、静電保護用回路素子とし
てダイオードＤ５を用いている。

［発明の効果コ以上説明したように、本発明は、単一の静電保護回路と
複数個の入力用等のボンディングパッドとの間に、それ
ぞれ異常電圧発生時に導通することのできる回路素子を
接続し、かつ、ボンディングパッドには、直接内部回路
を接続するものであるので、本発明によれば、次の効果
を奏することができる。

■　複数のボンディングパッドが１つの静電保護用回路
を共有することによって、静電保護用回路の占有面積を
低減せしめることができ、チップサイズの縮小が可能と
なる。

■　ボンディングパッドどうしは、通常動作状態では導
通することのない素子を２つ介して接続されるので、通
常動作時においてボンディングパッド間で干渉が生じる
ことはない。

■　信号は、静電保護回路を経由することなく、ボンデ
ィングパッドから直接内部回路に伝達、されるので、信
号に減衰、遅れが生じることがない。

■　保護用回路の抵抗によって電力が消費されることが
ないので、チップの発熱が抑制される。

【図面の簡単な説明】

第１因は、本発明の一実施例を示す回路図、第２因は、
第１図の実施例の集積回路上の平面図、第３図乃至第５
図は、それぞれ、本発明の他の実施例を示す回路図、第
６図は、従来例を示す回路図である。１．２．１０．１１・・−・・ボンディングパッド、３
・−・−・・Ｐウェル、　４．５．９・・・・・・Ｎ型
拡散層、６−・・−・・高濃度Ｐ型拡散層、　７．１２
・・・・・・ポリシリコン抵抗、　８．８ａ、８ｂ・・
・・・・ＭＯＳ）ランジスタ、　１３・・・・・・Ｎ型
拡散抵抗。第３図

Claims

【特許請求の範囲】

少なくとも２つのボンディングパッドが、それぞれその
パッドに異常電圧が印加されたときに導通することので
きる回路素子を介して同一の静電保護用回路素子に接続
されていることを特徴とする半導体集積回路の静電保護
装置。