JPH07109870B2 - 半導体集積回路の静電保護装置 - Google Patents
半導体集積回路の静電保護装置Info
- Publication number
- JPH07109870B2 JPH07109870B2 JP63305339A JP30533988A JPH07109870B2 JP H07109870 B2 JPH07109870 B2 JP H07109870B2 JP 63305339 A JP63305339 A JP 63305339A JP 30533988 A JP30533988 A JP 30533988A JP H07109870 B2 JPH07109870 B2 JP H07109870B2
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- JP
- Japan
- Prior art keywords
- electrostatic protection
- circuit
- bonding pads
- protection device
- integrated circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置の静電保護装置に関し、
特に、同一の保護用回路素子に複数個のボンディングパ
ッドを接続せしめた静電保護装置に関する。
特に、同一の保護用回路素子に複数個のボンディングパ
ッドを接続せしめた静電保護装置に関する。
［従来の技術］ 従来、この種の静電保護装置は、第６図に示すように、
一つのボンディングパッドに一つの静電保護回路を設け
るものであった。同図に示すように、入力用ボンディン
グパッド11は、Ｎ導電型ポリシリコン抵抗12、Ｎ導電型
拡散抵抗13を介して保護すべき内部回路へと導かれてい
るが、その途中において拡散抵抗13は、ダイオードD11
を介して接地されている。このダイオードD11は、抵抗1
3とこの抵抗がその中に形成されたＰウェルとの間に形
成されたダイオードである。
一つのボンディングパッドに一つの静電保護回路を設け
るものであった。同図に示すように、入力用ボンディン
グパッド11は、Ｎ導電型ポリシリコン抵抗12、Ｎ導電型
拡散抵抗13を介して保護すべき内部回路へと導かれてい
るが、その途中において拡散抵抗13は、ダイオードD11
を介して接地されている。このダイオードD11は、抵抗1
3とこの抵抗がその中に形成されたＰウェルとの間に形
成されたダイオードである。
［発明が解決しようとする問題点］ 上述した従来の静電保護装置は、保護すべき内部回路が
接続されたボンディングパッド毎に、該パッドと保護す
べき内部回路との間に設けられるものであったので、次
の問題点を有するものであった。
接続されたボンディングパッド毎に、該パッドと保護す
べき内部回路との間に設けられるものであったので、次
の問題点を有するものであった。
一つの静電保護回路には一つのボンディングパッド
が接続されるのみであったので、設けるべき静電保護回
路の数が多くなり、その占有面積が増大する。
が接続されるのみであったので、設けるべき静電保護回
路の数が多くなり、その占有面積が増大する。
ボンディングパッドと内部回路との間に保護抵抗が
介在しているので信号が減衰してノイズマージンが減少
する。
介在しているので信号が減衰してノイズマージンが減少
する。
保護抵抗とその浮遊容量によって信号の伝達遅延時
間が増大する。
間が増大する。
保護抵抗による電力消費によって発熱が増加する。
［問題点を解決するための手段］ 本発明の静電保護装置は、１乃至複数個の保護用回路素
子を有し、該回路素子の少なくとも１つには信号入力端
子である少なくとも２つのボンディングパッドが、それ
ぞれそのボンディングパッドに異常電圧が印加されたと
きに導通することのできる回路素子を介して接続された
ものである。そして、保護対象である内部回路は、静電
保護回路を介することなく直接ボンディングパッドに接
続されている。
子を有し、該回路素子の少なくとも１つには信号入力端
子である少なくとも２つのボンディングパッドが、それ
ぞれそのボンディングパッドに異常電圧が印加されたと
きに導通することのできる回路素子を介して接続された
ものである。そして、保護対象である内部回路は、静電
保護回路を介することなく直接ボンディングパッドに接
続されている。
［実施例］ 次に、図面を参照して本発明の実施例について説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。同図
に示されるように、互いに異なる信号が印加されるボン
ディングパッド１、２は、それぞれ、ダイオードD1、D2
を介して保護用のMOSトランジスタ８のドレインに接続
され、また、第３のダイオードD3のアノードに接続され
る。MOSトランジスタ８のゲートは抵抗Ｒを介して接地
され、そのソースは接地されている。また、ダイオード
D3のカソードは電源Vccに接続されている。それぞれの
ボンディングパッド１、２には保護さるべき内部回路が
直接接続されている。
に示されるように、互いに異なる信号が印加されるボン
ディングパッド１、２は、それぞれ、ダイオードD1、D2
を介して保護用のMOSトランジスタ８のドレインに接続
され、また、第３のダイオードD3のアノードに接続され
る。MOSトランジスタ８のゲートは抵抗Ｒを介して接地
され、そのソースは接地されている。また、ダイオード
D3のカソードは電源Vccに接続されている。それぞれの
ボンディングパッド１、２には保護さるべき内部回路が
直接接続されている。
第１図の回路を集積化した集積回路の平面図を第２図に
示す。それぞれ別の内部回路に接続されたボンディング
パッド１、２は、Ｐウェル３内に形成されたＮ型拡散層
４、５と接続されている。Ｎ型拡散層４、５に挟まれた
ウェル内には高濃度Ｐ型拡散層６が形成されており、こ
の領域は、ＮチャネルMOSトランジスタ８のドレイン領
域と接続されている。Ｐ型拡散層６とＮ型拡散層４、５
とによってダイオードD1、D2が形成されるが、これらの
ダイオードの逆方向耐圧は８〜15Vになるように、これ
ら各拡散層の不純物濃度はコントロールされている。Ｐ
ウェル３とＮ型基体との間にはダイオードD3が形成さ
れ、そして、Ｎ型基体は、ラッチアップ防止用のガード
バンドであるＮ型拡散層９を介して電源Vccに接続され
ている。また、MOSトランジスタ８のソース領域は電源V
ssに接続され、ゲート電極は、200Ωの抵抗値をもつポ
リシリコン抵抗７を介して電源Vssに接続されている。
示す。それぞれ別の内部回路に接続されたボンディング
パッド１、２は、Ｐウェル３内に形成されたＮ型拡散層
４、５と接続されている。Ｎ型拡散層４、５に挟まれた
ウェル内には高濃度Ｐ型拡散層６が形成されており、こ
の領域は、ＮチャネルMOSトランジスタ８のドレイン領
域と接続されている。Ｐ型拡散層６とＮ型拡散層４、５
とによってダイオードD1、D2が形成されるが、これらの
ダイオードの逆方向耐圧は８〜15Vになるように、これ
ら各拡散層の不純物濃度はコントロールされている。Ｐ
ウェル３とＮ型基体との間にはダイオードD3が形成さ
れ、そして、Ｎ型基体は、ラッチアップ防止用のガード
バンドであるＮ型拡散層９を介して電源Vccに接続され
ている。また、MOSトランジスタ８のソース領域は電源V
ssに接続され、ゲート電極は、200Ωの抵抗値をもつポ
リシリコン抵抗７を介して電源Vssに接続されている。
このように構成することにより、本実施例装置は、ボン
ディングパッドに高電界のサージが印加された場合でも
ダイオードD1、D2が８〜15V以上の電圧によってブレー
クダウンし、次いでMOSトランジスタ８が導通してダイ
オードとの接続点を一定電位にクランプするので、保護
すべき回路が20V前後のゲート耐圧をもつ入力ゲートで
ある場合に十分な保護機能をもつ。また、通常の回路動
作時においては電源Vccの電圧を7V以上とすることがな
いので、ダイオードD1、D2はブレークダウンを起こさ
ず、相異なる機能をもつボンディングパッド間には相互
干渉が発生しない。
ディングパッドに高電界のサージが印加された場合でも
ダイオードD1、D2が８〜15V以上の電圧によってブレー
クダウンし、次いでMOSトランジスタ８が導通してダイ
オードとの接続点を一定電位にクランプするので、保護
すべき回路が20V前後のゲート耐圧をもつ入力ゲートで
ある場合に十分な保護機能をもつ。また、通常の回路動
作時においては電源Vccの電圧を7V以上とすることがな
いので、ダイオードD1、D2はブレークダウンを起こさ
ず、相異なる機能をもつボンディングパッド間には相互
干渉が発生しない。
なお、ダイオードD1、D2のブレークダウン電圧をより低
くおさえるのであればMOSトランジスタ８の導通開始の
電圧をより高く設定すればよい。
くおさえるのであればMOSトランジスタ８の導通開始の
電圧をより高く設定すればよい。
いずれにしても、この回路においてはダイオードとMOS
トランジスタとのブレークダウン電圧の和は、保護すべ
き回路を破壊する電圧よりも十分小さく設定されなけれ
ばならない。
トランジスタとのブレークダウン電圧の和は、保護すべ
き回路を破壊する電圧よりも十分小さく設定されなけれ
ばならない。
次に、第３図を参照して本発明の他の実施例について説
明する。この実施例では、ボンディングパッドが１個追
加されており、合計３つのボンディングパッドに対し、
１つの静電保護回路素子で間に合わせている。
明する。この実施例では、ボンディングパッドが１個追
加されており、合計３つのボンディングパッドに対し、
１つの静電保護回路素子で間に合わせている。
この実施例では、ボンディングパッド１、２およびダイ
オードD1、D2の他に新たにボンディングパッド10とダイ
オードD4が追加されているので、レイアウトパターン面
積は、先の実施例よりもさらに減少できる。なお、ボン
ディングパッドの数が増えるにつれて、静電気放出能力
を高めるべく、ＮチャネルMOSトランジスタのパターン
サイズが増大するが、従来の構成に比較すれば、そのパ
ターンサイズの増大の程度はごくわずかである。
オードD1、D2の他に新たにボンディングパッド10とダイ
オードD4が追加されているので、レイアウトパターン面
積は、先の実施例よりもさらに減少できる。なお、ボン
ディングパッドの数が増えるにつれて、静電気放出能力
を高めるべく、ＮチャネルMOSトランジスタのパターン
サイズが増大するが、従来の構成に比較すれば、そのパ
ターンサイズの増大の程度はごくわずかである。
第４図は、本発明のさらに他の実施例を示す回路図であ
る。この実施例では、ボンディングパッド１、２とダイ
オードD1、D2との間に抵抗R1、R2が介在している。この
実施例によれば、サージが印加された場合のMOSトラン
ジスタの破壊を抑止することができる。
る。この実施例では、ボンディングパッド１、２とダイ
オードD1、D2との間に抵抗R1、R2が介在している。この
実施例によれば、サージが印加された場合のMOSトラン
ジスタの破壊を抑止することができる。
第５図は、本発明のさらにもう一つの実施例を示す回路
図である。この実施例では、ボンディングパッド間の相
互干渉を防止する回路素子としてMOSトランジスタ8a、8
bを用いており、また、静電保護用回路素子としてダイ
オードD5を用いている。
図である。この実施例では、ボンディングパッド間の相
互干渉を防止する回路素子としてMOSトランジスタ8a、8
bを用いており、また、静電保護用回路素子としてダイ
オードD5を用いている。
［発明の効果］ 以上説明したように、本発明は、単一の静電保護回路と
複数個の入力用等のボンディングパッドとの間に、それ
ぞれ異常電圧発生時に導通することのできる回路素子を
接続し、かつ、ボンディングパッドには、直接内部回路
を接続するものであるので、本発明によれば、次の効果
を奏することができる。
複数個の入力用等のボンディングパッドとの間に、それ
ぞれ異常電圧発生時に導通することのできる回路素子を
接続し、かつ、ボンディングパッドには、直接内部回路
を接続するものであるので、本発明によれば、次の効果
を奏することができる。
複数のボンディングパッドが１つの静電保護用回路
を共有することによって、静電保護用回路の占有面積を
低減せしめることができ、チップサイズの縮小が可能と
なる。
を共有することによって、静電保護用回路の占有面積を
低減せしめることができ、チップサイズの縮小が可能と
なる。
ボンディングパッドどうしは、通常動作状態では導
通することのない素子を２つ介して接続されるので、通
常動作時においてボンディングパッド間で干渉が生じる
ことはない。
通することのない素子を２つ介して接続されるので、通
常動作時においてボンディングパッド間で干渉が生じる
ことはない。
信号は、静電保護回路を経由することなく、ボンデ
ィングパッドから直接内部回路に伝達されるので、信号
に減衰、遅れが生じることがない。
ィングパッドから直接内部回路に伝達されるので、信号
に減衰、遅れが生じることがない。
保護用回路の抵抗によって電力が消費されることが
ないので、チップの発熱が抑制される。
ないので、チップの発熱が抑制される。
第１図は、本発明の一実施例を示す回路図、第２図は、
第１図の実施例の集積回路上の平面図、第３図乃至第５
図は、それぞれ、本発明の他の実施例を示す回路図、第
６図は、従来例を示す回路図である。 １、２、10、11……ボンディングパッド、３……Ｐウェ
ル、４、５、９……Ｎ型拡散層、６……高濃度Ｐ型拡散
層、７、12……ポリシリコン抵抗、８、8a、8b……MOS
トランジスタ、13……Ｎ型拡散抵抗。
第１図の実施例の集積回路上の平面図、第３図乃至第５
図は、それぞれ、本発明の他の実施例を示す回路図、第
６図は、従来例を示す回路図である。 １、２、10、11……ボンディングパッド、３……Ｐウェ
ル、４、５、９……Ｎ型拡散層、６……高濃度Ｐ型拡散
層、７、12……ポリシリコン抵抗、８、8a、8b……MOS
トランジスタ、13……Ｎ型拡散抵抗。
Claims (1)
- 【請求項１】信号入力端子である少なくとも２つのボン
ディングパッドが、それぞれのパッドに異常電圧が印加
されたときに導通することのできる回路素子を介して同
一の静電保護用回路素子に接続されていることを特徴と
する半導体集積回路静電保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305339A JPH07109870B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路の静電保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305339A JPH07109870B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路の静電保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151063A JPH02151063A (ja) | 1990-06-11 |
| JPH07109870B2 true JPH07109870B2 (ja) | 1995-11-22 |
Family
ID=17943924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305339A Expired - Lifetime JPH07109870B2 (ja) | 1988-12-02 | 1988-12-02 | 半導体集積回路の静電保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109870B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143468A (ja) * | 1984-08-07 | 1986-03-03 | Mitsubishi Electric Corp | 保護回路 |
-
1988
- 1988-12-02 JP JP63305339A patent/JPH07109870B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151063A (ja) | 1990-06-11 |
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