JPS61156854A - 相補型mos半導体装置の入力保護回路 - Google Patents
相補型mos半導体装置の入力保護回路Info
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- JPS61156854A JPS61156854A JP59275419A JP27541984A JPS61156854A JP S61156854 A JPS61156854 A JP S61156854A JP 59275419 A JP59275419 A JP 59275419A JP 27541984 A JP27541984 A JP 27541984A JP S61156854 A JPS61156854 A JP S61156854A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補型MOS半導体装置に関し、特にその
入力保護回路に関する。
入力保護回路に関する。
第5図及び第8−はこの種の入力保護回路の第1、第2
の従来例を示す断面図であり、両図において、1はn形
基板、2はp−アイランド、3はn十拡散層、4はp十
拡散層、5は半導体基板上の絶縁層、6は金属配線層、
7は多結晶シリコン、8は絶縁層、9はゲート酸化膜で
ある。
の従来例を示す断面図であり、両図において、1はn形
基板、2はp−アイランド、3はn十拡散層、4はp十
拡散層、5は半導体基板上の絶縁層、6は金属配線層、
7は多結晶シリコン、8は絶縁層、9はゲート酸化膜で
ある。
第4図、第7図はそれぞれ第5図、第8図で示す入力保
護回路の等価回路図である。図において、D3〜D5.
D6.D7はクランプダイオード、R2,R3は入力抵
抗、FET3.FET4.FET5.FET6は相補型
MO5トランジスタであり、FET3は第5図の左方に
ある9と、その下の1の部分と、その両側の4と、その
左側の3等によって形成され、FET4は第5図の右方
にある9と、その下の2の部分と、その両側の3と、そ
の右側の4等によって形成される。またFET5は第8
図の右方中はどにある9と、その下の1の部分と、その
両側の4と、その左側の3によって形成され、FET6
は第8図の右方にある9と、その下の2の部分と、その
両側の3と、その右側の4等によって形成され、る。
護回路の等価回路図である。図において、D3〜D5.
D6.D7はクランプダイオード、R2,R3は入力抵
抗、FET3.FET4.FET5.FET6は相補型
MO5トランジスタであり、FET3は第5図の左方に
ある9と、その下の1の部分と、その両側の4と、その
左側の3等によって形成され、FET4は第5図の右方
にある9と、その下の2の部分と、その両側の3と、そ
の右側の4等によって形成される。またFET5は第8
図の右方中はどにある9と、その下の1の部分と、その
両側の4と、その左側の3によって形成され、FET6
は第8図の右方にある9と、その下の2の部分と、その
両側の3と、その右側の4等によって形成され、る。
第6図、第9図はそれぞれ第5図、第8図における寄生
トランジスタ回路を示す図であり、Tr7〜Tr 10
. Tr 11〜Tr 14は寄生トランジスタ、RN
−、Rp−は寄生抵抗である。
トランジスタ回路を示す図であり、Tr7〜Tr 10
. Tr 11〜Tr 14は寄生トランジスタ、RN
−、Rp−は寄生抵抗である。
次に動作について説明する。
第4〜6図の従来の第1例の入力保護回路において、第
4図に示すように、入力にトランジスタFE7.3、F
ET4のソース・ゲート間絶縁耐圧VM以上の過電圧が
加わった場合、該トランジスタのソース・ゲート間容量
及び入力抵抗R2による時定数TR2はクランプダイオ
ードD3の導通動作時間tD3.クランプダイオードD
5の導通動作時間tD5よりも大きい、従って該ソース
・ゲート間容量にソース・ゲート間絶縁耐圧VM以上の
電圧が加わる以前にクランプダイオードD3又はD5が
働き、入力電圧をクランプすることにより、ソース・ゲ
ート間の破壊を防止していた。
4図に示すように、入力にトランジスタFE7.3、F
ET4のソース・ゲート間絶縁耐圧VM以上の過電圧が
加わった場合、該トランジスタのソース・ゲート間容量
及び入力抵抗R2による時定数TR2はクランプダイオ
ードD3の導通動作時間tD3.クランプダイオードD
5の導通動作時間tD5よりも大きい、従って該ソース
・ゲート間容量にソース・ゲート間絶縁耐圧VM以上の
電圧が加わる以前にクランプダイオードD3又はD5が
働き、入力電圧をクランプすることにより、ソース・ゲ
ート間の破壊を防止していた。
第7〜9図の従来の第2例の入力保護回路においても同
様な動作でソース・ゲート間の破壊を防止していた。
様な動作でソース・ゲート間の破壊を防止していた。
しかるに、従来の第1Nの入力保護回路では、第4図の
入力に負のサージが印加された場合、抵抗R2とクラン
プダイオードD5の容量による時定数だけクランプダイ
オードD5の動作が遅れるので、クランプダイオードD
5が動作する以前にクランプダイオードD3が破壊し、
電源VDD側の出力端子の耐圧に比べ、極端に低い耐圧
となるという問題があった。
入力に負のサージが印加された場合、抵抗R2とクラン
プダイオードD5の容量による時定数だけクランプダイ
オードD5の動作が遅れるので、クランプダイオードD
5が動作する以前にクランプダイオードD3が破壊し、
電源VDD側の出力端子の耐圧に比べ、極端に低い耐圧
となるという問題があった。
また、従来の第2例の入力保護回路では、入力過電圧の
パワーが第7図の抵抗R3に集中しこれを破壊するため
、静電破壊耐圧が±300〜±400vと低いという問
題があった。
パワーが第7図の抵抗R3に集中しこれを破壊するため
、静電破壊耐圧が±300〜±400vと低いという問
題があった。
次に、従来の第1例の入力保護回路においては、第6図
に示すような寄生トランジスタ回路が構成されるが、こ
の回路では寄生トランジスタTr9及びTrlOのいず
れかがサージ等により動作し、トランジスタTr7又は
Tr8のどちらかにベース電流が流れトリガされるとラ
ッチアンプ現象が発生し、入力ランチアツブ耐量が低い
という問題があった。
に示すような寄生トランジスタ回路が構成されるが、こ
の回路では寄生トランジスタTr9及びTrlOのいず
れかがサージ等により動作し、トランジスタTr7又は
Tr8のどちらかにベース電流が流れトリガされるとラ
ッチアンプ現象が発生し、入力ランチアツブ耐量が低い
という問題があった。
一方第2例の入力保護回路では、寄生トランジスタ回路
として第9図に示す回路が構成されるが、この回路では
寄生トランジスタTr13及びTr14のいずれかがサ
ージ等により動作し、トランジスタTrll及びTr1
2のどちらかにベース電流が流れトリガされるとラッチ
アンプ現象が発生し、入力ランチアンプ耐量が低いとい
う問題があった。
として第9図に示す回路が構成されるが、この回路では
寄生トランジスタTr13及びTr14のいずれかがサ
ージ等により動作し、トランジスタTrll及びTr1
2のどちらかにベース電流が流れトリガされるとラッチ
アンプ現象が発生し、入力ランチアンプ耐量が低いとい
う問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力サージに対し高い静電破壊耐圧、ラッチ
アンプ耐量の得られる相補型MOS半導体装置の入力保
護回路を得ることを目的とする。
たもので、入力サージに対し高い静電破壊耐圧、ラッチ
アンプ耐量の得られる相補型MOS半導体装置の入力保
護回路を得ることを目的とする。
この発明に係る相補型MOS半導体装置の入力保護回路
は、第1.第2のクランプダイオードの接続点と相補型
MOS半導体装置のゲート間に抵抗を接続するとともに
、第1のクランプダイオードの周囲を第2の電源に接続
した第2導電型のアイランドで囲み、第2のクランプダ
イオード′が形成されている第2導電型のアイランドの
周囲を第1の電源に接続した第1導電型の拡散層で囲ん
だものである。
は、第1.第2のクランプダイオードの接続点と相補型
MOS半導体装置のゲート間に抵抗を接続するとともに
、第1のクランプダイオードの周囲を第2の電源に接続
した第2導電型のアイランドで囲み、第2のクランプダ
イオード′が形成されている第2導電型のアイランドの
周囲を第1の電源に接続した第1導電型の拡散層で囲ん
だものである。
この発明においては、クランプダイオードが抵抗の前に
あるため、入力過電圧の抵抗へのパワーの集中を防ぎ、
入力静電破壊耐圧を高めている。
あるため、入力過電圧の抵抗へのパワーの集中を防ぎ、
入力静電破壊耐圧を高めている。
また第1のクランプダイオードの周囲を第2の電源に接
続した第2導電型のアイランドで囲み、さらに第2のク
ランプダイオードが形成されている第2導電型のアイラ
ンドの周囲を第1の電源に接続した第1導電型の拡散層
で囲むことにより、入カランチアンプ耐量を高めている
。
続した第2導電型のアイランドで囲み、さらに第2のク
ランプダイオードが形成されている第2導電型のアイラ
ンドの周囲を第1の電源に接続した第1導電型の拡散層
で囲むことにより、入カランチアンプ耐量を高めている
。
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例による入力保護回路を示し
、DIは正の入力過電圧を回路上の高電位(Vcc)に
クランプするクランプダイオード、D2は負の入力過電
圧を回路上の低電位にクランプするクランプダイオード
、R1はクランプダイオードDI、D2とゲート端子の
間に接続された抵抗である。またFETIとFET2は
相補形MOSトランジスタである。
、DIは正の入力過電圧を回路上の高電位(Vcc)に
クランプするクランプダイオード、D2は負の入力過電
圧を回路上の低電位にクランプするクランプダイオード
、R1はクランプダイオードDI、D2とゲート端子の
間に接続された抵抗である。またFETIとFET2は
相補形MOSトランジスタである。
第2図は第1図に示す入力保護回路の断面図である。第
2図において、1はn形基板、2はp−アイランド、3
はn十拡散層、4はp十拡散層、5は半導体基板上の絶
縁層、6は金属配線層、7は多結晶シリコン、8は絶縁
層、9はゲート酸化膜である。
2図において、1はn形基板、2はp−アイランド、3
はn十拡散層、4はp十拡散層、5は半導体基板上の絶
縁層、6は金属配線層、7は多結晶シリコン、8は絶縁
層、9はゲート酸化膜である。
そして第2図の左方に示すように、第1の導電型(n形
)基板1上の第2導電型(p形)拡散領域4によって第
1のクランプダイオードD1が形成され、その周囲が領
域4.配l1K6を介して第2の電源Vssに接続した
第2の導電型のアイランド2によって囲まれ、第2図の
左方中はどに示すように第1導電型基板1上の第2導電
型のアイランド2内の第1導電型拡散領域3によって第
2のクランプダイオードD2が形成され、該第2導電型
のアイランド2の周囲が配線6を介して第1の電源VD
Dに接続した第1の導電型拡散領域3によって囲まれ、
上記第1クランプダイオードD1のアノードと上記第2
のクランプダイオードD2のカソードとは入力端子v1
と接続され、該入力端子v1と相補型MOSトランジス
タのゲートとの間には抵抗R1が接続されている。そし
て上記相補形MOSトランジスタのうちのFETIは第
2図の右方中はどにある9と、その上の7と、9の下の
1の部分と、その両側の4と、その左側の3等によって
形成され、FET2は第2図の右方にある9と、その上
の7と、9の下の2の部分と、その両側の3と、その右
側の4等によって形成されている。
)基板1上の第2導電型(p形)拡散領域4によって第
1のクランプダイオードD1が形成され、その周囲が領
域4.配l1K6を介して第2の電源Vssに接続した
第2の導電型のアイランド2によって囲まれ、第2図の
左方中はどに示すように第1導電型基板1上の第2導電
型のアイランド2内の第1導電型拡散領域3によって第
2のクランプダイオードD2が形成され、該第2導電型
のアイランド2の周囲が配線6を介して第1の電源VD
Dに接続した第1の導電型拡散領域3によって囲まれ、
上記第1クランプダイオードD1のアノードと上記第2
のクランプダイオードD2のカソードとは入力端子v1
と接続され、該入力端子v1と相補型MOSトランジス
タのゲートとの間には抵抗R1が接続されている。そし
て上記相補形MOSトランジスタのうちのFETIは第
2図の右方中はどにある9と、その上の7と、9の下の
1の部分と、その両側の4と、その左側の3等によって
形成され、FET2は第2図の右方にある9と、その上
の7と、9の下の2の部分と、その両側の3と、その右
側の4等によって形成されている。
第3図は第2図に示す回路の寄生トランジスタの回路図
である。
である。
次に上記実施例の動作を説明する。第1図の入力■1に
正の過電圧が加わった場合、ソース・ゲート間容量及び
入力抵抗R1による時定数TRIは、第1のクランプダ
イオードD1の導通動作時間tD1よりも大きいため、
ソース・ゲート間容量にソース・ゲート間絶縁耐圧以上
の電圧が加わる以前にクランプダイオードD1が動作し
、ソース・ゲート間の破壊を防ぐことができ、かつこれ
により抵抗R1への入力過電圧のパワーの集中を回避で
きる。そしてこのクランプダイオードD1により正の入
力過電圧に対する静電破壊耐層が決まるので、+ to
oo v前後の高い静電破壊耐圧を得ることができる。
正の過電圧が加わった場合、ソース・ゲート間容量及び
入力抵抗R1による時定数TRIは、第1のクランプダ
イオードD1の導通動作時間tD1よりも大きいため、
ソース・ゲート間容量にソース・ゲート間絶縁耐圧以上
の電圧が加わる以前にクランプダイオードD1が動作し
、ソース・ゲート間の破壊を防ぐことができ、かつこれ
により抵抗R1への入力過電圧のパワーの集中を回避で
きる。そしてこのクランプダイオードD1により正の入
力過電圧に対する静電破壊耐層が決まるので、+ to
oo v前後の高い静電破壊耐圧を得ることができる。
一方、入力に負の過電圧が加わった場合、ソース・ゲー
ト間容量及び入力抵抗R1による時定数TRIは第2の
クランプダイオードD2の導通動作時間tD2よりも大
きいため、ソース・ゲート間容量にソース・ゲート間絶
縁耐圧以上′の電圧が加わるよりも前に第2のクランプ
ダイオードD2が動作し、ソース・ゲート間の破壊を防
ぐことができ、かつこれにより抵抗R1へのパワーの集
中を回避できる。そしてこの第2のクランプダイオード
D2により負の入力過電圧に対する静電破壊耐圧が決ま
るので、−1000V前後の静電破壊耐圧を得ることが
できる。
ト間容量及び入力抵抗R1による時定数TRIは第2の
クランプダイオードD2の導通動作時間tD2よりも大
きいため、ソース・ゲート間容量にソース・ゲート間絶
縁耐圧以上′の電圧が加わるよりも前に第2のクランプ
ダイオードD2が動作し、ソース・ゲート間の破壊を防
ぐことができ、かつこれにより抵抗R1へのパワーの集
中を回避できる。そしてこの第2のクランプダイオード
D2により負の入力過電圧に対する静電破壊耐圧が決ま
るので、−1000V前後の静電破壊耐圧を得ることが
できる。
次に第2図から寄生トランジスタの回路として第3図に
示す回路が構成される。この回路において、Tr5は゛
上記第1のクランプダイオードD1の周囲を第2の電源
Vssに接続したp形アイランド4によって囲ったこと
により形成されたトランジスタであり、このトランジス
タTr5はトランジスタT r 3よりhfeが高く、
トランジスタTr2のベース電流を流しにくクシている
ため、正方向のサージに対するラッチアンプ耐量が向上
する。
示す回路が構成される。この回路において、Tr5は゛
上記第1のクランプダイオードD1の周囲を第2の電源
Vssに接続したp形アイランド4によって囲ったこと
により形成されたトランジスタであり、このトランジス
タTr5はトランジスタT r 3よりhfeが高く、
トランジスタTr2のベース電流を流しにくクシている
ため、正方向のサージに対するラッチアンプ耐量が向上
する。
に接続したn形拡散領域3で囲むことによって形成され
たトランジスタであり、このトランジスタTr4はコレ
クタ側の抵抗を下げており、トランジスタTriのベー
ス電流を流しに<<シているため、負方向のサージに対
するラッチアップ耐量が向上する。
たトランジスタであり、このトランジスタTr4はコレ
クタ側の抵抗を下げており、トランジスタTriのベー
ス電流を流しに<<シているため、負方向のサージに対
するラッチアップ耐量が向上する。
このように本実施例では、±IKV前後の高い静電破壊
耐圧及び高いラッチアンプ耐量が得られる。
耐圧及び高いラッチアンプ耐量が得られる。
なお上記実施例では、入力抵抗R1を多結晶シリコン7
で形成したが、これはn十拡散層3.p+拡散[4によ
る拡散抵抗で形成してもよい。
で形成したが、これはn十拡散層3.p+拡散[4によ
る拡散抵抗で形成してもよい。
また上記実施例では、n形基板によるものを説明したが
、本発明はp形基板を用いて構成してもよく、上記と同
様の効果を奏する。
、本発明はp形基板を用いて構成してもよく、上記と同
様の効果を奏する。
以上のように、この発明によれば、クランプダイオード
とゲート入力との間に抵抗を接続するように構成したの
で、高い静電破壊耐圧が得られ、また第1のクランプダ
イオードの周囲を第2の電源に接続したアイランドで囲
み、第2のクランプダイオードを形成しているアイラン
ドの周囲を第1の電源に接続した拡散領域で囲んだので
、高いラッチアップ耐量が得られる効果がある。
とゲート入力との間に抵抗を接続するように構成したの
で、高い静電破壊耐圧が得られ、また第1のクランプダ
イオードの周囲を第2の電源に接続したアイランドで囲
み、第2のクランプダイオードを形成しているアイラン
ドの周囲を第1の電源に接続した拡散領域で囲んだので
、高いラッチアップ耐量が得られる効果がある。
第1図はこの発明の一実施例による入力保護回路の回路
図、第2図は第1図の入力保護回路の断面図、第3図は
第2図に示す回路の寄生トランジスタ回路図、第4図は
従来の第1例の入力保護回路を示す図、第5図は第4図
に示す回路の断面図、第6図は第5図に示す回路の寄生
トランジスタ回路図、第7図は従来の第2例の入力保護
回路を示す図、第8図は第7図に示す回路の断面図、第
9図は第8図に示す回路の寄生トランジスタ回路図であ
る。 vl・・・入力、Dl・・・第1のクランプダイオード
、D2・・・第2のクランプダイオード、R1・・・抵
抗、1・−n形基板、2・・・p−アイランド、3・・
・n十拡散層、4・・・p十拡散層、5・・・、絶縁層
、6・・・金属配線層、7・・・多結晶シリコン、8・
・・絶縁層、9・・・ゲート酸化膜。 なお図中同一符号は同−又は相当部分を示す。
図、第2図は第1図の入力保護回路の断面図、第3図は
第2図に示す回路の寄生トランジスタ回路図、第4図は
従来の第1例の入力保護回路を示す図、第5図は第4図
に示す回路の断面図、第6図は第5図に示す回路の寄生
トランジスタ回路図、第7図は従来の第2例の入力保護
回路を示す図、第8図は第7図に示す回路の断面図、第
9図は第8図に示す回路の寄生トランジスタ回路図であ
る。 vl・・・入力、Dl・・・第1のクランプダイオード
、D2・・・第2のクランプダイオード、R1・・・抵
抗、1・−n形基板、2・・・p−アイランド、3・・
・n十拡散層、4・・・p十拡散層、5・・・、絶縁層
、6・・・金属配線層、7・・・多結晶シリコン、8・
・・絶縁層、9・・・ゲート酸化膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)同一半導体基板内にPチャネルMOSトランジス
タとNチャネルMOSトランジスタを形成することによ
り構成される相補型MOS半導体装置の入力保護回路に
おいて、第1の導電型基板上の第2導電型拡散領域によ
って第1のクランプダイオードが形成され、その周囲が
第2の電源に接続した第2の導電型のアイランドによっ
て囲まれ、第1導電型基板上の第2導電型のアイランド
内の第1導電型拡散領域によって第2のクランプダイオ
ードが形成され、該第2導電型のアイランドの周囲が第
1の電源に接続した第1の導電型拡散領域によって囲ま
れ、上記第1のクランプダイオードのアノードと上記第
2のクランプダイオードのカソードとは入力端子と接続
され、該入力端子と相補型MOSトランジスタのゲート
との間には抵抗が接続されていることを特徴とする相補
型MOS半導体装置の入力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59275419A JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型mos半導体装置の入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59275419A JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型mos半導体装置の入力保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61156854A true JPS61156854A (ja) | 1986-07-16 |
JPH0312786B2 JPH0312786B2 (ja) | 1991-02-21 |
Family
ID=17555240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59275419A Granted JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型mos半導体装置の入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61156854A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8702576A (nl) * | 1987-07-23 | 1989-02-16 | Mitsubishi Electric Corp | Ingangsbeveiligingsinrichting van een halfgeleiderketeninrichting. |
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- 1984-12-28 JP JP59275419A patent/JPS61156854A/ja active Granted
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JPH0312786B2 (ja) | 1991-02-21 |
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