JPS6220415A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6220415A JPS6220415A JP15813085A JP15813085A JPS6220415A JP S6220415 A JPS6220415 A JP S6220415A JP 15813085 A JP15813085 A JP 15813085A JP 15813085 A JP15813085 A JP 15813085A JP S6220415 A JPS6220415 A JP S6220415A
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- JP
- Japan
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- output
- mosfet
- drain
- voltage
- drive
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- Pending
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、螢光表示管のような高耐圧、大電流の出力回路を含
むものに利用して有効な技術に関するものである。
ば、螢光表示管のような高耐圧、大電流の出力回路を含
むものに利用して有効な技術に関するものである。
例えば、螢光表示管のような表示装置にあっては、大き
な駆動電圧と駆動電流とを必要とするものである。この
ような表示駆動回路をＭＯＳＦＥＴ（絶縁ゲート型電界
効果トランジスタ）により構成する場合、例えば第３図
に示すような回路が考えられる。この回路は、約＋５Ｖ
のような電源電圧Ｖｃｃと回路の接地電位で動作する駆
動回路Ｄ■によって出力すべき信号りを増幅して、Ｐチ
ャンネル型の出力ＭＯＳＦＥＴＱ３を駆動するものであ
る。出力ＭＯＳＦＥＴＱ３は、上記駆動回路ＤＶの出力
信号が回路の接地電位のようなロウレベルの時オン状態
にされ、その出力（ドレイン）から電源電圧Ｖｃｃのよ
うなハイレベルを送出する。
な駆動電圧と駆動電流とを必要とするものである。この
ような表示駆動回路をＭＯＳＦＥＴ（絶縁ゲート型電界
効果トランジスタ）により構成する場合、例えば第３図
に示すような回路が考えられる。この回路は、約＋５Ｖ
のような電源電圧Ｖｃｃと回路の接地電位で動作する駆
動回路Ｄ■によって出力すべき信号りを増幅して、Ｐチ
ャンネル型の出力ＭＯＳＦＥＴＱ３を駆動するものであ
る。出力ＭＯＳＦＥＴＱ３は、上記駆動回路ＤＶの出力
信号が回路の接地電位のようなロウレベルの時オン状態
にされ、その出力（ドレイン）から電源電圧Ｖｃｃのよ
うなハイレベルを送出する。
この場合、出力ＭＯＳＦＥＴＱ３のゲートとソース間に
供給される振り込み電圧は、約５Ｖの比較的小さい電圧
にされる結果、所望の出力電流を得るために、その素子
サイズを極めて大きく形成する必要がある。そこで、第
４図に示すように、駆動面１ｉＤＶを＋５Ｖのような正
の電源電圧ＶＣＣと一５Ｖのような負の電源電圧−Ｖｐ
ｒを用いることが考えられる。しかしながら、この回路
にあっては、負の電源電圧−Ｖｐｒを形成するための電
源回路が必要になる。また、上記負の電源電圧−Ｖｐｒ
を供給するための外部端子を設ける必要があるという問
題を有する。
供給される振り込み電圧は、約５Ｖの比較的小さい電圧
にされる結果、所望の出力電流を得るために、その素子
サイズを極めて大きく形成する必要がある。そこで、第
４図に示すように、駆動面１ｉＤＶを＋５Ｖのような正
の電源電圧ＶＣＣと一５Ｖのような負の電源電圧−Ｖｐ
ｒを用いることが考えられる。しかしながら、この回路
にあっては、負の電源電圧−Ｖｐｒを形成するための電
源回路が必要になる。また、上記負の電源電圧−Ｖｐｒ
を供給するための外部端子を設ける必要があるという問
題を有する。
なお、螢光表示管の駆動回路としては、例えばラジオ技
術社、昭和５４年７月２５日発行「ディジタルＩＣ実用
回路マニアルｊ頁３１０〜頁３１１参照。
術社、昭和５４年７月２５日発行「ディジタルＩＣ実用
回路マニアルｊ頁３１０〜頁３１１参照。
この発明の目的は、簡単な構成により、小さな素子サイ
ズの出力ＭＯＳＦＥＴにより、大きな駆動能力を持たせ
ることのできる出力回路を含む半導体集積回路装置を提
供することにある。
ズの出力ＭＯＳＦＥＴにより、大きな駆動能力を持たせ
ることのできる出力回路を含む半導体集積回路装置を提
供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、そのソースが電源電圧端子に結合され、その
ゲートに出力すべき内部信号が供給される第１導電型の
駆動ＭＯＳ Ｆ ＥＴと、上記駆動ＭＯＳＦＥＴのドレ
インと上記電源電圧と逆極性の高電圧端子との間に設け
られ、そのゲートに回路の接地電位が供給される第１導
電型のディプレッション型ＭＯＳ Ｆ ＥＴからなる駆
動回路により、出力ＭＯＳＦＥＴのゲートに供給される
駆動信号を形成するものである。
ゲートに出力すべき内部信号が供給される第１導電型の
駆動ＭＯＳ Ｆ ＥＴと、上記駆動ＭＯＳＦＥＴのドレ
インと上記電源電圧と逆極性の高電圧端子との間に設け
られ、そのゲートに回路の接地電位が供給される第１導
電型のディプレッション型ＭＯＳ Ｆ ＥＴからなる駆
動回路により、出力ＭＯＳＦＥＴのゲートに供給される
駆動信号を形成するものである。
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図においては、半導体集積回路装置ＬＳＩは、特に制
限されないが、マイクロプロセッサ等のディジタル半導
体集積回路装置を構成するものである。この半導体集積
回路装置ＬＳＩにおける外部端子ＯＵＴは、特に制腰さ
れないが、螢光表示管の駆動信号を送出するものである
。
限されないが、マイクロプロセッサ等のディジタル半導
体集積回路装置を構成するものである。この半導体集積
回路装置ＬＳＩにおける外部端子ＯＵＴは、特に制腰さ
れないが、螢光表示管の駆動信号を送出するものである
。
図示しない内部回路で形成された出力すべき信号（表示
信号）Ｄは、そのソースが約５Ｖのような電源電圧Ｖｃ
ｃに接続されたＰチャンネル型の駆動ＭＯＳＦＥＴＱＩ
のゲートに供給される。この駆動ＭＯＳＦＥＴＱＩのド
レインと約−４０Ｖのような表示用高電圧−Ｖｄｉｓｐ
との間には、そのゲートに回路の接地電位が与えられた
ディブレ、７シヨン型のＰチャンネルＭＯＳＦＥＴＱ２
が設けられる。このＭＯＳＦＥＴＱ２は、後述するよう
に上記駆動ＭＯＳＦＥＴＱＩの負荷として作用するとと
もに、その出力信号の電圧クランプ作用を行うものであ
る。上記駆動ＭＯＳＦＥＴＱＩのドレイン出力は、その
ソースが上記電源電圧Ｖｃｃに接続されたＰチャンネル
の出力ＭＯＳＦＥＴＱ３（７）ゲートに供給される。こ
の実施例では、特に制限されないが、上記出力ＭＯＳＦ
ＥＴＱ３のドレインと上記表示用高電圧−Ｖｄｉｓｐと
の間に、負荷抵抗Ｒが設けられる。言い換えると、この
実施例では、負荷抵抗Ｒは半導体集積回路装置ＬＳＩ内
に内蔵される。これに代え、負荷抵抗Ｒを上記出力ＭＯ
ＳＦＥＴＱ３のドレインが結合された外部端子ＯＵＴと
、上記高電圧−Ｖｄｉｓｐが供給される外部端子間に接
続する構成としてもよい。さらに、負荷抵抗Ｒを、その
ゲートがＭＯＳＦＥＴＱ３のドレインに結合されたディ
プレッション型のＰチャンネルＭＯＳＦＥＴに代えた構
成としてもよい。
信号）Ｄは、そのソースが約５Ｖのような電源電圧Ｖｃ
ｃに接続されたＰチャンネル型の駆動ＭＯＳＦＥＴＱＩ
のゲートに供給される。この駆動ＭＯＳＦＥＴＱＩのド
レインと約−４０Ｖのような表示用高電圧−Ｖｄｉｓｐ
との間には、そのゲートに回路の接地電位が与えられた
ディブレ、７シヨン型のＰチャンネルＭＯＳＦＥＴＱ２
が設けられる。このＭＯＳＦＥＴＱ２は、後述するよう
に上記駆動ＭＯＳＦＥＴＱＩの負荷として作用するとと
もに、その出力信号の電圧クランプ作用を行うものであ
る。上記駆動ＭＯＳＦＥＴＱＩのドレイン出力は、その
ソースが上記電源電圧Ｖｃｃに接続されたＰチャンネル
の出力ＭＯＳＦＥＴＱ３（７）ゲートに供給される。こ
の実施例では、特に制限されないが、上記出力ＭＯＳＦ
ＥＴＱ３のドレインと上記表示用高電圧−Ｖｄｉｓｐと
の間に、負荷抵抗Ｒが設けられる。言い換えると、この
実施例では、負荷抵抗Ｒは半導体集積回路装置ＬＳＩ内
に内蔵される。これに代え、負荷抵抗Ｒを上記出力ＭＯ
ＳＦＥＴＱ３のドレインが結合された外部端子ＯＵＴと
、上記高電圧−Ｖｄｉｓｐが供給される外部端子間に接
続する構成としてもよい。さらに、負荷抵抗Ｒを、その
ゲートがＭＯＳＦＥＴＱ３のドレインに結合されたディ
プレッション型のＰチャンネルＭＯＳＦＥＴに代えた構
成としてもよい。
これは外部端子ＯＵＴからロウレベルを出力する時に、
その高速化に有効である。
その高速化に有効である。
上記ＭＯＳ Ｆ ＥＴＱ １及びＱ２からなる駆動回路
の動作は、次の通りである。
の動作は、次の通りである。
出力すべき信号りがロウレベルの時、駆動ＭＯＳＦＥＴ
ＱＩはオン状態にされる。これにより、ＭＯＳＦＥＴＱ
Ｉのドレインから出力される電圧は、電源電圧Ｖｃｃの
ようなハイレベルにされる。
ＱＩはオン状態にされる。これにより、ＭＯＳＦＥＴＱ
Ｉのドレインから出力される電圧は、電源電圧Ｖｃｃの
ようなハイレベルにされる。
これに応じて、出力ＭＯＳＦＥＴＱ３はオフ状態にされ
る。この結果、出力端子ＯＵＴには上記表水用高電圧−
Ｖｄｉｓｐに従った約−４０Ｖのような負の高電圧とさ
れる。
る。この結果、出力端子ＯＵＴには上記表水用高電圧−
Ｖｄｉｓｐに従った約−４０Ｖのような負の高電圧とさ
れる。
出力すべき信号りがハイレベルの時、駆動ＭＯＳＦＥＴ
ＱＩはオフ状態にされる。これにより、ＭＯＳＦＥＴＱ
Ｉのドレインから出力される電圧は、回路の接地電位を
基準としたＭＯＳＦＥＴＱ２のゲート、ソース間電圧、
言い換えるならば、その負のしきい値電圧に従った例え
ば約−５ｖのような負の電圧にされる。すなわち、ディ
プレッション型のＰチャンネル領域 Ｓ Ｆ ＥＴは、
通常の製造方法によって、上記のような一５■のような
しきい値電圧を持つものである。したがって、ＭＯＳＦ
ＥＴＱ２におけるしきい値電圧によって、そのゲートに
対してソースの電圧がクランプされる。これにより、出
力ＭＯＳＦＥＴＱ３のゲートには、−５Ｖのような負の
電圧が供給されることによってオン状態にされる。これ
により、出力端子ＯＵＴから電源電圧Ｖｃｃのようなハ
イレベルが送出される。以上の動作により、螢光表示管
を駆動するに、充分な＋５Ｖのようなハイレベルと、−
４０Ｖのようなロウレベルとからるな大振幅の表示出力
信号を形成することができる。
ＱＩはオフ状態にされる。これにより、ＭＯＳＦＥＴＱ
Ｉのドレインから出力される電圧は、回路の接地電位を
基準としたＭＯＳＦＥＴＱ２のゲート、ソース間電圧、
言い換えるならば、その負のしきい値電圧に従った例え
ば約−５ｖのような負の電圧にされる。すなわち、ディ
プレッション型のＰチャンネル領域 Ｓ Ｆ ＥＴは、
通常の製造方法によって、上記のような一５■のような
しきい値電圧を持つものである。したがって、ＭＯＳＦ
ＥＴＱ２におけるしきい値電圧によって、そのゲートに
対してソースの電圧がクランプされる。これにより、出
力ＭＯＳＦＥＴＱ３のゲートには、−５Ｖのような負の
電圧が供給されることによってオン状態にされる。これ
により、出力端子ＯＵＴから電源電圧Ｖｃｃのようなハ
イレベルが送出される。以上の動作により、螢光表示管
を駆動するに、充分な＋５Ｖのようなハイレベルと、−
４０Ｖのようなロウレベルとからるな大振幅の表示出力
信号を形成することができる。
上記＋５Ｖのようなハイレベルを出力する場合、上記出
力ＭＯＳ Ｆ ＥＴのソースとゲート間には、−ｉ ｏ
ｖのような大きな振り込み電圧が供給される。この結果
、出力ＭＯＳＦＥＴＱ３は、その素子サイズを小さくし
ても所望の大きな駆動電流を形成するものとなる。
力ＭＯＳ Ｆ ＥＴのソースとゲート間には、−ｉ ｏ
ｖのような大きな振り込み電圧が供給される。この結果
、出力ＭＯＳＦＥＴＱ３は、その素子サイズを小さくし
ても所望の大きな駆動電流を形成するものとなる。
上記駆動ＭＯＳＦＥＴＱＩや出力ＭＯＳＦＥＴＱ３のド
レインには、上記のような大きな電圧が供給される結果
、その高耐圧化が必要とされる。
レインには、上記のような大きな電圧が供給される結果
、その高耐圧化が必要とされる。
第２図には、上記高耐圧としてＭＯＳ Ｆ ＥＴＱｌ、
Ｑ３の一実廉例の概略構造断面図が示されている。
Ｑ３の一実廉例の概略構造断面図が示されている。
ＰチャンネルＭＯＳＦＥＴＱＩ〜Ｑ３は、特に制限され
ないが、Ｎ型半導体基板に形成される。
ないが、Ｎ型半導体基板に形成される。
この半導体基板には、電源電圧Ｖｃｃが定常的に供給さ
れる。ＭＯＳＦＥＴＱＩ、Ｑ３は、ドレインの高耐圧化
のために、ドレイン（Ｄ）は、高濃度領域Ｐ−＋と、そ
の周辺に設けられた低濃度領域Ｐ−から構成される。ソ
ース領域（Ｓ）に対向して設げられた上記低濃度領６ｐ
−の表面には、厚い厚さのフィールド絶縁膜ＦＬが形成
され、このフィールド絶縁股上と、上記ソース領域（Ｓ
）とそれに対向した低濃度領域Ｐ−との間の半導体基板
（チャンネル領域）表面には図示しない薄い厚さのゲー
ト絶縁膜を介してゲート電極（Ｇ）が形成される。なお
、ＭＯＳＦＥＴＱ２は、そのソース側にもそのしきい（
ｌ！！電圧に従った一５■のような電圧が供給されるた
め、上記第２図に示したドレイン領域と類似の半導体構
造にされる。
れる。ＭＯＳＦＥＴＱＩ、Ｑ３は、ドレインの高耐圧化
のために、ドレイン（Ｄ）は、高濃度領域Ｐ−＋と、そ
の周辺に設けられた低濃度領域Ｐ−から構成される。ソ
ース領域（Ｓ）に対向して設げられた上記低濃度領６ｐ
−の表面には、厚い厚さのフィールド絶縁膜ＦＬが形成
され、このフィールド絶縁股上と、上記ソース領域（Ｓ
）とそれに対向した低濃度領域Ｐ−との間の半導体基板
（チャンネル領域）表面には図示しない薄い厚さのゲー
ト絶縁膜を介してゲート電極（Ｇ）が形成される。なお
、ＭＯＳＦＥＴＱ２は、そのソース側にもそのしきい（
ｌ！！電圧に従った一５■のような電圧が供給されるた
め、上記第２図に示したドレイン領域と類似の半導体構
造にされる。
（１）出力ＭＯＳＦＥＴを駆動する駆動回路として、内
部回路の電源電圧と逆極性にされた表示用の高電圧をデ
ィブレンジョン型ＭＯＳ Ｆ ＥＴのしきい値電圧を利
用してクランプされた上記電源電圧と逆極性の電圧を形
成することができる。これにより、出力ＭＯＳＦＥＴの
ゲート、ソース間に供給される振り込み電圧、言い換え
るならば、出力ＭＯＳＦＥＴをオン状態にさせるゲート
電圧を太き（できるから、比較的小さなサイズの出力Ｍ
ＯＳＦＥＴによって大きな駆動電流を得ることができる
という効果が得られる。ちなみに、ＭＯＳＦＥＴのドレ
イン電流は、そのゲート、ソース間電圧の二乗に比例し
て大きくされる。従って、上記振り込み電圧を約２倍に
した場合には、同じ′ｇＡ勤電流電流るための出力ＭＯ
ＳＦＥＴのサイズは、約１／４に低減できるものである
。
部回路の電源電圧と逆極性にされた表示用の高電圧をデ
ィブレンジョン型ＭＯＳ Ｆ ＥＴのしきい値電圧を利
用してクランプされた上記電源電圧と逆極性の電圧を形
成することができる。これにより、出力ＭＯＳＦＥＴの
ゲート、ソース間に供給される振り込み電圧、言い換え
るならば、出力ＭＯＳＦＥＴをオン状態にさせるゲート
電圧を太き（できるから、比較的小さなサイズの出力Ｍ
ＯＳＦＥＴによって大きな駆動電流を得ることができる
という効果が得られる。ちなみに、ＭＯＳＦＥＴのドレ
イン電流は、そのゲート、ソース間電圧の二乗に比例し
て大きくされる。従って、上記振り込み電圧を約２倍に
した場合には、同じ′ｇＡ勤電流電流るための出力ＭＯ
ＳＦＥＴのサイズは、約１／４に低減できるものである
。
（２）上記（１）によって、出力〜１０ｓＦＥＴのサイ
ズが小さくできるから、半導体集積回路装置の高集積化
が図られるという効果が得られる。
ズが小さくできるから、半導体集積回路装置の高集積化
が図られるという効果が得られる。
（３）表示用の絶対値的に大きな電圧を利用するもので
あるので、特別な電源回路が不用になり、システムの簡
素化と、そのための電源端子が不用になるという効果が
得られる。
あるので、特別な電源回路が不用になり、システムの簡
素化と、そのための電源端子が不用になるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部回路が負
の電源電圧で動作し、正の高電圧を出力する場合には、
上記第１図に示したＭＯＳＦＥＴＱＩ〜Ｑ３をＮチャン
ネルＭＯＳＦＥＴを用いるようにすればよい。また、こ
れらのＭＯＳＦＥＴＱＩ〜Ｑ３を高耐圧化するための素
子構造は、何であってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、内部回路が負
の電源電圧で動作し、正の高電圧を出力する場合には、
上記第１図に示したＭＯＳＦＥＴＱＩ〜Ｑ３をＮチャン
ネルＭＯＳＦＥＴを用いるようにすればよい。また、こ
れらのＭＯＳＦＥＴＱＩ〜Ｑ３を高耐圧化するための素
子構造は、何であってもよい。
この発明は、高振幅で比較的大きな駆動電流を出力す７
ｂ出力回路を含み半導体集積回路装置に広（利用できる
ものである。
ｂ出力回路を含み半導体集積回路装置に広（利用できる
ものである。
第１図は、この発明の一実施例を示す回路図、第２図は
、その概略素子構造断面図、 第３図は、この発明に先立って考えられる出力回路の一
例を示す回路図、 第４図は、この発明に先立って考えられる出力回路の他
の一例を示す回路図である。 ＬＳＩ・・半導体集積回路装置 第 １ 図 第 ２ 図 第３図 第４図
、その概略素子構造断面図、 第３図は、この発明に先立って考えられる出力回路の一
例を示す回路図、 第４図は、この発明に先立って考えられる出力回路の他
の一例を示す回路図である。 ＬＳＩ・・半導体集積回路装置 第 １ 図 第 ２ 図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、そのソースが電源電圧端子に結合され、そのゲート
に出力すべき内部信号が供給される第１導電型の駆動Ｍ
ＯＳＦＥＴと、上記駆動ＭＯＳＦＥＴのドレインと、上
記電源電圧と逆極性の高電圧端子との間に設けられ、そ
のゲートに回路の接地電位が供給される第１導電型のデ
ィプレッション型ＭＯＳＦＥＴと、そのソースが上記電
源電圧端子に結合され、そのゲートに上記駆動ＭＯＳＦ
ＥＴのドレイン出力が供給され、そのドレインから外部
端子へ出力信号を送出させ、上記ドレイン又は外部端子
と上記高電圧端子との間に負荷手段が設けられる第１導
電型の出力ＭＯＳＦＥＴを含むことを特徴とする半導体
集積回路装置。 ２、上記出力ＭＯＳＦＥＴは、螢光表示管の駆動信号を
形成するものであることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15813085A JPS6220415A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15813085A JPS6220415A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220415A true JPS6220415A (ja) | 1987-01-29 |
Family
ID=15664937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15813085A Pending JPS6220415A (ja) | 1985-07-19 | 1985-07-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220415A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647555B2 (en) | 2000-12-08 | 2003-11-18 | Ykk Corporation | Belt-like article, and neck strap, hung-object-supporting body and product-storing body using the same belt-like article |
| JP2007522611A (ja) * | 2004-01-20 | 2007-08-09 | ハイドロジェニクス コーポレイション | 燃料電池セルの電圧監視システムおよび関連電気コネクタ |
-
1985
- 1985-07-19 JP JP15813085A patent/JPS6220415A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647555B2 (en) | 2000-12-08 | 2003-11-18 | Ykk Corporation | Belt-like article, and neck strap, hung-object-supporting body and product-storing body using the same belt-like article |
| JP2007522611A (ja) * | 2004-01-20 | 2007-08-09 | ハイドロジェニクス コーポレイション | 燃料電池セルの電圧監視システムおよび関連電気コネクタ |
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