JPH0312786B2 - - Google Patents
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- JPH0312786B2 JPH0312786B2 JP59275419A JP27541984A JPH0312786B2 JP H0312786 B2 JPH0312786 B2 JP H0312786B2 JP 59275419 A JP59275419 A JP 59275419A JP 27541984 A JP27541984 A JP 27541984A JP H0312786 B2 JPH0312786 B2 JP H0312786B2
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- JP
- Japan
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- conductivity type
- clamp diode
- input
- island
- protection circuit
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補型MOS半導体装置に関し、
特にその入力保護回路に関する。
特にその入力保護回路に関する。
第５図及び第８図はこの種の入力保護回路の第
１、第２の従来例を示す断面図であり、両図にお
いて、１はｎ形基板、２はp-アイランド、３は
n+拡散層、４はp+拡散層、５は半導体基板上の
絶縁層、６は金属配線層、７は多結晶シリコン、
８は絶縁層、９はゲート酸化膜である。
１、第２の従来例を示す断面図であり、両図にお
いて、１はｎ形基板、２はp-アイランド、３は
n+拡散層、４はp+拡散層、５は半導体基板上の
絶縁層、６は金属配線層、７は多結晶シリコン、
８は絶縁層、９はゲート酸化膜である。
第４図、第７図はそれぞれ第５図、第８図で示
す入力保護回路の等価回路図である。図におい
て、Ｄ３〜Ｄ５，Ｄ６，Ｄ７はクランプダイオー
ド、Ｒ２，Ｒ３は入力抵抗、FET３，FET４，
FET５，FET６は相補型MOSトランジスタであ
り、FET３は第５図の左方にある９と、その下
の１の部分と、その両側の４と、その左側の３等
によつて形成され、FET４は第５図の右方にあ
る９と、その下の２の部分と、その両側の３と、
その右側の４等によつて形成される。またFET
５は第８図の右方中ほどにある９と、その下の１
の部分と、その両側の４と、その左側の３によつ
て形成され、FET６は第８図の右方にある９と、
その下の２の部分と、その両側の３と、その右側
の４等によつて形成される。
す入力保護回路の等価回路図である。図におい
て、Ｄ３〜Ｄ５，Ｄ６，Ｄ７はクランプダイオー
ド、Ｒ２，Ｒ３は入力抵抗、FET３，FET４，
FET５，FET６は相補型MOSトランジスタであ
り、FET３は第５図の左方にある９と、その下
の１の部分と、その両側の４と、その左側の３等
によつて形成され、FET４は第５図の右方にあ
る９と、その下の２の部分と、その両側の３と、
その右側の４等によつて形成される。またFET
５は第８図の右方中ほどにある９と、その下の１
の部分と、その両側の４と、その左側の３によつ
て形成され、FET６は第８図の右方にある９と、
その下の２の部分と、その両側の３と、その右側
の４等によつて形成される。
第６図、第９図はそれぞれ第５図、第８図にお
ける寄生トランジスタ回路を示す図であり、Tr
７〜Tr１０，Tr１１〜Tr１４は寄生トランジス
タ、RN-，Rp-は寄生抵抗である。
ける寄生トランジスタ回路を示す図であり、Tr
７〜Tr１０，Tr１１〜Tr１４は寄生トランジス
タ、RN-，Rp-は寄生抵抗である。
次に動作について説明する。
第４〜６図の従来の第１例の入力保護回路にお
いて、入力にトランジスタFET３，FET４のソ
ース・ゲート間絶縁耐圧VM以上の過電圧が加わ
つた場合、該トランジスタのソース・ゲート間容
量及び入力抵抗Ｒ２による時定数TR２はクラン
プダイオードＤ３の導通動作時間tD３、クラン
プダイオードＤ５の導通動作時間tD５よりも大
きく、従つて該ソース・ゲート間容量にソース・
ゲート間絶縁耐圧VM以上の電圧が加わる以前に
クランプダイオードＤ３又はＤ５が働き、入力電
圧をクランプすることにより、ソース・ゲート間
の破壊を防止していた。
いて、入力にトランジスタFET３，FET４のソ
ース・ゲート間絶縁耐圧VM以上の過電圧が加わ
つた場合、該トランジスタのソース・ゲート間容
量及び入力抵抗Ｒ２による時定数TR２はクラン
プダイオードＤ３の導通動作時間tD３、クラン
プダイオードＤ５の導通動作時間tD５よりも大
きく、従つて該ソース・ゲート間容量にソース・
ゲート間絶縁耐圧VM以上の電圧が加わる以前に
クランプダイオードＤ３又はＤ５が働き、入力電
圧をクランプすることにより、ソース・ゲート間
の破壊を防止していた。
第７〜９図の従来の第２例の入力保護回路にお
いても同様な動作でソース・ゲート間の破壊を防
止していた。
いても同様な動作でソース・ゲート間の破壊を防
止していた。
しかるに、従来の第１例の入力保護回路では、
入力に負のサージが印加された場合、抵抗Ｒ２と
クランプダイオードＤ５の容量による時定数だけ
クランプダイオードＤ５の動作が遅れるので、ク
ランプダイオードＤ５が動作する以前にクランプ
ダイオードＤ３が破壊し、電源端子、出力端子の
静電破壊耐圧に比べ、極端に低い耐圧となるとい
う問題があつた。
入力に負のサージが印加された場合、抵抗Ｒ２と
クランプダイオードＤ５の容量による時定数だけ
クランプダイオードＤ５の動作が遅れるので、ク
ランプダイオードＤ５が動作する以前にクランプ
ダイオードＤ３が破壊し、電源端子、出力端子の
静電破壊耐圧に比べ、極端に低い耐圧となるとい
う問題があつた。
また、従来の第２例の入力保護回路では、入力
過電圧のパワーが第７図の抵抗Ｒ３に集中しこれ
を破壊するため、静電破壊耐圧が±300〜±400V
（200pF，０Ω）と低いという問題があつた。
過電圧のパワーが第７図の抵抗Ｒ３に集中しこれ
を破壊するため、静電破壊耐圧が±300〜±400V
（200pF，０Ω）と低いという問題があつた。
次に、従来の第１例の入力保護回路において
は、第６図に示すような寄生トランジスタ回路が
構成されるが、この回路では寄生トランジスタ
Tr９及びTr１０のいずれかがサージ等により動
作し、トランジスタTr７又はTr８のどちらかに
ベース電流が流れトリガされるとラツチアツプ現
象が発生し、入力ラツチアツプ耐量が低いという
問題があつた。
は、第６図に示すような寄生トランジスタ回路が
構成されるが、この回路では寄生トランジスタ
Tr９及びTr１０のいずれかがサージ等により動
作し、トランジスタTr７又はTr８のどちらかに
ベース電流が流れトリガされるとラツチアツプ現
象が発生し、入力ラツチアツプ耐量が低いという
問題があつた。
一方第２例の入力保護回路では、寄生トランジ
スタ回路として第９図に示す回路が構成される
が、この回路では寄生トランジスタTr１３及び
Tr１４のいずれかがサージ等により動作し、ト
ランジスタTr１１及びTr１２のどちらかにベー
ス電流が流れトリガされるとラツチアツプ現象が
発生し、入力ラツチアツプ耐量が低いという問題
があつた。
スタ回路として第９図に示す回路が構成される
が、この回路では寄生トランジスタTr１３及び
Tr１４のいずれかがサージ等により動作し、ト
ランジスタTr１１及びTr１２のどちらかにベー
ス電流が流れトリガされるとラツチアツプ現象が
発生し、入力ラツチアツプ耐量が低いという問題
があつた。
この発明は上記のような問題点を解消するため
になされたもので、入力サージに対し高い静電破
壊耐圧、ラツチアツプ耐量の得られる相補型
MOS半導体装置の入力保護回路を得ることを目
的とする。
になされたもので、入力サージに対し高い静電破
壊耐圧、ラツチアツプ耐量の得られる相補型
MOS半導体装置の入力保護回路を得ることを目
的とする。
この発明に係る相補型MOS半導体装置の入力
保護回路は、第１、第２のクランプダイオードの
接続点と相補型MOS半導体装置のゲート間に抵
抗を接続するとともに、第１のクランプダイオー
ドの周囲を第２の電源に接続した第２導電型のア
イランドで囲み、第２のクランプダイオードが形
成されている、上記第２導電型のアイランドとは
別の第２導電型のアイランドの周囲を第１の電源
に接続した第１導電型の拡散層で囲んだものであ
る。
保護回路は、第１、第２のクランプダイオードの
接続点と相補型MOS半導体装置のゲート間に抵
抗を接続するとともに、第１のクランプダイオー
ドの周囲を第２の電源に接続した第２導電型のア
イランドで囲み、第２のクランプダイオードが形
成されている、上記第２導電型のアイランドとは
別の第２導電型のアイランドの周囲を第１の電源
に接続した第１導電型の拡散層で囲んだものであ
る。
この発明においては、クランプダイオードが抵
抗の前にあるため、入力過電圧による抵抗へのパ
ワーの集中を防ぎ、入力静電破壊耐圧を高めてい
る。また第１のクランプダイオードの周囲を第２
の電源に接続した第２導電型のアイランドで囲
み、さらに上記第２導電型のアイランドとは別
の、第２のクランプダイオードが形成されている
第２導電型のアイランドの周囲を第１の電源に接
続した第１導電型の拡散層で囲むことにより、入
力ラツチアツプ耐量を高めている。
抗の前にあるため、入力過電圧による抵抗へのパ
ワーの集中を防ぎ、入力静電破壊耐圧を高めてい
る。また第１のクランプダイオードの周囲を第２
の電源に接続した第２導電型のアイランドで囲
み、さらに上記第２導電型のアイランドとは別
の、第２のクランプダイオードが形成されている
第２導電型のアイランドの周囲を第１の電源に接
続した第１導電型の拡散層で囲むことにより、入
力ラツチアツプ耐量を高めている。
以下、この発明の一実施例を図について説明す
る。
る。
第１図はこの発明の一実施例による入力保護回
路を示し、Ｄ１は正の入力過電圧を回路上の高電
位（Vcc）にクランプするクランプダイオード、
Ｄ２は負の入力過電圧を回路上の低電位にクラン
プするクランプダイオード、Ｒ１はクランプダイ
オードＤ１，Ｄ２とゲート端子の間に接続された
抵抗である。またFET１とFET２は相補形MOS
トランジスタである。
路を示し、Ｄ１は正の入力過電圧を回路上の高電
位（Vcc）にクランプするクランプダイオード、
Ｄ２は負の入力過電圧を回路上の低電位にクラン
プするクランプダイオード、Ｒ１はクランプダイ
オードＤ１，Ｄ２とゲート端子の間に接続された
抵抗である。またFET１とFET２は相補形MOS
トランジスタである。
第２図は第１図に示す入力保護回路の断面図で
ある。第２図において、１はｎ形基板、２はp-
アイランド、３はn+拡散層、４はp+拡散層、５
は半導体基板上の絶縁層、６は金属配線層、７は
多結晶シリコン、８は絶縁層、９はゲート酸化膜
である。
ある。第２図において、１はｎ形基板、２はp-
アイランド、３はn+拡散層、４はp+拡散層、５
は半導体基板上の絶縁層、６は金属配線層、７は
多結晶シリコン、８は絶縁層、９はゲート酸化膜
である。
そして第２図の左方に示すように、第１の導電
型（ｎ形）基板１上の第２導電型（ｐ形）拡散領
域４によつて第１のクランプダイオードＤ１が形
成され、その周囲が領域４、配線６を介して第２
の電源Vssに接続した第２の導電型のアイランド
２によつて囲まれ、第２図の左方中ほどに示すよ
うに第１導電型基板１上の第２導電型のアイラン
ド２内の第１導電型拡散領域３によつて第２のク
ランプダイオードＤ２が形成され、該第２導電型
のアイランド２の周囲が配線６を介して第１の電
源VDDに接続した第１の導電型拡散領域３によ
つて囲まれ、上記第１クランプダイオードＤ１の
アノードと上記第２のクランプダイオードＤ２の
カソードとは入力端子Ｖ１と接続され、該入力端
子Ｖ１と相補型MOSトランジスタのゲートとの
間には抵抗Ｒ１が接続されている。そして上記相
補形MOSトランジスタのうちのFET１は第２図
の右方中ほどにある９と、その上の７と、９の下
の１の部分と、その両側の４と、その左側の３等
によつて形成され、FET２は第２図の右方にあ
る９と、その上の７と、９の下の２の部分と、そ
の両側の３と、その右側の４等によつて形成され
ている。
型（ｎ形）基板１上の第２導電型（ｐ形）拡散領
域４によつて第１のクランプダイオードＤ１が形
成され、その周囲が領域４、配線６を介して第２
の電源Vssに接続した第２の導電型のアイランド
２によつて囲まれ、第２図の左方中ほどに示すよ
うに第１導電型基板１上の第２導電型のアイラン
ド２内の第１導電型拡散領域３によつて第２のク
ランプダイオードＤ２が形成され、該第２導電型
のアイランド２の周囲が配線６を介して第１の電
源VDDに接続した第１の導電型拡散領域３によ
つて囲まれ、上記第１クランプダイオードＤ１の
アノードと上記第２のクランプダイオードＤ２の
カソードとは入力端子Ｖ１と接続され、該入力端
子Ｖ１と相補型MOSトランジスタのゲートとの
間には抵抗Ｒ１が接続されている。そして上記相
補形MOSトランジスタのうちのFET１は第２図
の右方中ほどにある９と、その上の７と、９の下
の１の部分と、その両側の４と、その左側の３等
によつて形成され、FET２は第２図の右方にあ
る９と、その上の７と、９の下の２の部分と、そ
の両側の３と、その右側の４等によつて形成され
ている。
第３図は第２図に示す回路の寄生トランジスタ
の回路図である。
の回路図である。
次に上記実施例の動作を説明する。第１図の入
力Ｖ１に正の過電圧が加わつた場合、ソース・ゲ
ート間容量及び入力抵抗Ｒ１による時定数TR１
は、第１のクランプダイオードＤ１の導通動作時
間tD１よりも大きいため、ソース・ゲート間容
量にソース・ゲート間絶縁耐圧以上の電圧が加わ
る以前にクランプダイオードＤ１が動作し、ソー
ス・ゲート間の破壊を防ぐことができ、かつこれ
により抵抗Ｒ１への入力過電圧のパワーの集中を
回避できる。そしてこのクランプダイオードＤ１
により正の入力過電圧に対する静電破壊耐圧が決
まるので、＋1000V前後の高い静電破壊耐圧
（200pF，０Ω）を得ることができる。
力Ｖ１に正の過電圧が加わつた場合、ソース・ゲ
ート間容量及び入力抵抗Ｒ１による時定数TR１
は、第１のクランプダイオードＤ１の導通動作時
間tD１よりも大きいため、ソース・ゲート間容
量にソース・ゲート間絶縁耐圧以上の電圧が加わ
る以前にクランプダイオードＤ１が動作し、ソー
ス・ゲート間の破壊を防ぐことができ、かつこれ
により抵抗Ｒ１への入力過電圧のパワーの集中を
回避できる。そしてこのクランプダイオードＤ１
により正の入力過電圧に対する静電破壊耐圧が決
まるので、＋1000V前後の高い静電破壊耐圧
（200pF，０Ω）を得ることができる。
一方、入力に負の過電圧が加わつた場合、ソー
ス・ゲート間容量及び入力抵抗Ｒ１による時定数
TR１は第２のクランプダイオードＤ２の導通動
作時間tD２よりも大きいため、ソース・ゲート
間容量にソース・ゲート間絶縁耐圧以上の電圧が
加わるよりも前に第２のクランプダイオードＤ２
が動作し、ソース・ゲート間の破壊を防ぐことが
でき、かつこれにより抵抗Ｒ１へのパワーの集中
を回避できる。そしてこの第２のクランプダイオ
ードＤ２により負の入力過電圧に対する静電破壊
耐圧が決まるので、−1000V前後の静電破壊耐圧
（200pF，０Ω）を得ることができる。
ス・ゲート間容量及び入力抵抗Ｒ１による時定数
TR１は第２のクランプダイオードＤ２の導通動
作時間tD２よりも大きいため、ソース・ゲート
間容量にソース・ゲート間絶縁耐圧以上の電圧が
加わるよりも前に第２のクランプダイオードＤ２
が動作し、ソース・ゲート間の破壊を防ぐことが
でき、かつこれにより抵抗Ｒ１へのパワーの集中
を回避できる。そしてこの第２のクランプダイオ
ードＤ２により負の入力過電圧に対する静電破壊
耐圧が決まるので、−1000V前後の静電破壊耐圧
（200pF，０Ω）を得ることができる。
次に第２図から寄生トランジスタの回路として
第３図に示す回路が構成される。この回路におい
て、Tr５は上記第１のクランプダイオードＤ１
の周囲を第２の電源Vssに接続したｐ形アイラン
ド４によつて囲つたことにより形成されたトラン
ジスタであり、このトランジスタTr５はトラン
ジスタTr３よりhfeが高く、トランジスタTr２の
ベース電流を流しにくくしているため、正方向の
サージに対するラツチアツプ耐量が向上する。一
方、Tr４は第２のクランプダイオードＤ２を形
成しているアイランド２の周囲を第１の電源
VDDに接続したｎ形拡散領域３で囲むことによ
つて形成されたトランジスタであり、このトラン
ジスタTr４はコレクタ側の抵抗を下げており、
トランジスタTr１のベース電流を流しにくくし
ているため、負方向のサージに対するラツチアツ
プ耐量が向上する。
第３図に示す回路が構成される。この回路におい
て、Tr５は上記第１のクランプダイオードＤ１
の周囲を第２の電源Vssに接続したｐ形アイラン
ド４によつて囲つたことにより形成されたトラン
ジスタであり、このトランジスタTr５はトラン
ジスタTr３よりhfeが高く、トランジスタTr２の
ベース電流を流しにくくしているため、正方向の
サージに対するラツチアツプ耐量が向上する。一
方、Tr４は第２のクランプダイオードＤ２を形
成しているアイランド２の周囲を第１の電源
VDDに接続したｎ形拡散領域３で囲むことによ
つて形成されたトランジスタであり、このトラン
ジスタTr４はコレクタ側の抵抗を下げており、
トランジスタTr１のベース電流を流しにくくし
ているため、負方向のサージに対するラツチアツ
プ耐量が向上する。
このように本実施例では、±1KV前後の高い静
電破壊耐圧（200pF，０Ω）及び高いラツチアツ
プ耐量が得られる。
電破壊耐圧（200pF，０Ω）及び高いラツチアツ
プ耐量が得られる。
なお上記実施例では、入力抵抗Ｒ１を多結晶シ
リコン７で形成したが、これはn+拡散層３、p+
拡散層４による拡散抵抗で形成してもよい。
リコン７で形成したが、これはn+拡散層３、p+
拡散層４による拡散抵抗で形成してもよい。
また上記実施例では、ｎ形基板によるものを説
明したが、本発明はｐ形基板を用いて構成しても
よく、上記と同様の効果を奏する。
明したが、本発明はｐ形基板を用いて構成しても
よく、上記と同様の効果を奏する。
以上のように、この発明によれば、クランプダ
イオードとゲート入力との間に抵抗を接続するよ
うに構成したので、高い静電破壊耐圧が得られ、
また第１のクランプダイオードの周囲を第２の電
源に接続したアイランドで囲み、このアイランド
とは別の、第２のクランプダイオードを形成して
いるアイランドの周囲を第１の電源に接続した拡
散領域で囲んだので、高いラツチアツプ耐量が得
られる効果がある。
イオードとゲート入力との間に抵抗を接続するよ
うに構成したので、高い静電破壊耐圧が得られ、
また第１のクランプダイオードの周囲を第２の電
源に接続したアイランドで囲み、このアイランド
とは別の、第２のクランプダイオードを形成して
いるアイランドの周囲を第１の電源に接続した拡
散領域で囲んだので、高いラツチアツプ耐量が得
られる効果がある。
第１図はこの発明の一実施例による入力保護回
路の回路図、第２図は第１図の入力保護回路の断
面図、第３図は第２図に示す回路の寄生トランジ
スタ回路図、第４図は従来の第１例の入力保護回
路を示す図、第５図は第４図に示す回路の断面
図、第６図は第５図に示す回路の寄生トランジス
タ回路図、第７図は従来の第２例の入力保護回路
を示す図、第８図は第７図に示す回路の断面図、
第９図は第８図に示す回路の寄生トランジスタ回
路図である。 Ｖ１…入力、Ｄ１…第１のクランプダイオー
ド、Ｄ２…第２のクランプダイオード、Ｒ１…抵
抗、１…ｎ形基板、２…p-アイランド、３…n+
拡散層、４…p+拡散層、５…絶縁層、６…金属
配線層、７…多結晶シリコン、８…絶縁層、９…
ゲート酸化膜。なお図中同一符号は同一又は相当
部分を示す。
路の回路図、第２図は第１図の入力保護回路の断
面図、第３図は第２図に示す回路の寄生トランジ
スタ回路図、第４図は従来の第１例の入力保護回
路を示す図、第５図は第４図に示す回路の断面
図、第６図は第５図に示す回路の寄生トランジス
タ回路図、第７図は従来の第２例の入力保護回路
を示す図、第８図は第７図に示す回路の断面図、
第９図は第８図に示す回路の寄生トランジスタ回
路図である。 Ｖ１…入力、Ｄ１…第１のクランプダイオー
ド、Ｄ２…第２のクランプダイオード、Ｒ１…抵
抗、１…ｎ形基板、２…p-アイランド、３…n+
拡散層、４…p+拡散層、５…絶縁層、６…金属
配線層、７…多結晶シリコン、８…絶縁層、９…
ゲート酸化膜。なお図中同一符号は同一又は相当
部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板内にＰチヤネルMOSトラン
ジスタとＮチヤネルMOSトランジスタを形成す
ることにより構成される相補型MOS半導体装置
の入力保護回路において、 第１の導電型基板上の第２導電型拡散領域によ
つて第１のクランプダイオードが形成され、 その周囲が第２の電源に接続した第２の導電型
のアイランドによつて囲まれ、 第１導電型基板上の、上記第２の導電型のアイ
ランドとは別の第２導電型のアイランド内の第１
導電型拡散領域によつて第２のクランプダイオー
ドが形成され、 該第２導電型のアイランドの周囲が第１の電源
に接続した第１の導電型拡散領域によつて囲ま
れ、 上記第１のクランプダイオードのアノードと上
記第２のクランプダイオードのカソードとは入力
端子と接続され、 該入力端子と相補型MOSトランジスタのゲー
トとの間には抵抗が接続されていることを特徴と
する相補型MOS半導体装置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275419A JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59275419A JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ半導体装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156854A JPS61156854A (ja) | 1986-07-16 |
| JPH0312786B2 true JPH0312786B2 (ja) | 1991-02-21 |
Family
ID=17555240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59275419A Granted JPS61156854A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156854A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748652B2 (ja) * | 1987-07-23 | 1995-05-24 | 三菱電機株式会社 | 半導体回路装置の入力保護装置 |
| JPH088308B2 (ja) * | 1989-12-26 | 1996-01-29 | 東芝マイクロエレクトロニクス株式会社 | 入出力保護装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS58145155A (ja) * | 1982-02-24 | 1983-08-29 | Nec Corp | 半導体装置 |
| JPS58222573A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61135148A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1984
- 1984-12-28 JP JP59275419A patent/JPS61156854A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5763861A (en) * | 1980-10-06 | 1982-04-17 | Nec Corp | Semiconductor device |
| JPS58145155A (ja) * | 1982-02-24 | 1983-08-29 | Nec Corp | 半導体装置 |
| JPS58222573A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61135148A (ja) * | 1984-12-05 | 1986-06-23 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61156854A (ja) | 1986-07-16 |
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