JPS61135148A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61135148A JPS61135148A JP59258674A JP25867484A JPS61135148A JP S61135148 A JPS61135148 A JP S61135148A JP 59258674 A JP59258674 A JP 59258674A JP 25867484 A JP25867484 A JP 25867484A JP S61135148 A JPS61135148 A JP S61135148A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力保護回路を改良した半導体集積回路装
置（以下ＩＣという）に関するものである。
置（以下ＩＣという）に関するものである。
第４図はｎ形基板にｐ形つェルを形成した従来の相補形
のＩＣＫおける入力保護回路図であり、１は入力端子、
２は、＠１のＩＥ諒端子、３は第２の１Ｅ源端子、４は
出力端子、５は第１のへ力保躾ダイオード、６は第２の
入力保護ダイオード、Ｔはｐチャネルトランジスタ、８
はｎチャネルトランジスタ、９は入力保護抵抗体、１３
はゲート、１４は寄生容量である。
のＩＣＫおける入力保護回路図であり、１は入力端子、
２は、＠１のＩＥ諒端子、３は第２の１Ｅ源端子、４は
出力端子、５は第１のへ力保躾ダイオード、６は第２の
入力保護ダイオード、Ｔはｐチャネルトランジスタ、８
はｎチャネルトランジスタ、９は入力保護抵抗体、１３
はゲート、１４は寄生容量である。
第４図において、入力端子１に入力保護抵抗体９を介し
て２つの入力保護ダイオード５．６の一端と、ｐチャネ
ルトランジスタ７およびｎチャネルトランジスタ８の各
ゲート部分が接続されている、ｌ第１の入力保護ダイオ
ード５の他端は第１のｉＥ＠４子２に逆バイアスで接続
され、第２の入力検数ダイオード６の他端は第２の電源
端子３に逆バイアスで接続されている。
て２つの入力保護ダイオード５．６の一端と、ｐチャネ
ルトランジスタ７およびｎチャネルトランジスタ８の各
ゲート部分が接続されている、ｌ第１の入力保護ダイオ
ード５の他端は第１のｉＥ＠４子２に逆バイアスで接続
され、第２の入力検数ダイオード６の他端は第２の電源
端子３に逆バイアスで接続されている。
第５図は前記第４図の入力採機回路をｎ形の基板１５に
設けたＩＣの断面図であり、ＩＱｌ、 １０２゜１０３
．１０４は寄生のバイポーラトランジスタ、１０．１１
は寄生抵抗体で、基ａ１５に構造上形成されたものであ
る。
設けたＩＣの断面図であり、ＩＱｌ、 １０２゜１０３
．１０４は寄生のバイポーラトランジスタ、１０．１１
は寄生抵抗体で、基ａ１５に構造上形成されたものであ
る。
第６図は前記寄生のバイポーラトランジスタ１０１〜１
１］４および寄生抵抗体１０．１１を考慮した等価回路
図であり、バイポーラトランジスタ１０３゜１０４はサ
イリスタ構造をなし、このサイリスタ構造のトリガ入力
部分となるように寄生しているバイポーラトランジスタ
１０１，１０２の各エミッタは入力保護抵抗体９を介し
て入力端子１に接続されている。
１］４および寄生抵抗体１０．１１を考慮した等価回路
図であり、バイポーラトランジスタ１０３゜１０４はサ
イリスタ構造をなし、このサイリスタ構造のトリガ入力
部分となるように寄生しているバイポーラトランジスタ
１０１，１０２の各エミッタは入力保護抵抗体９を介し
て入力端子１に接続されている。
上記のような従来の入力保護回路を有するＩＣにおいて
は、入力保護抵抗体９の抵抗値と入力部の寄生容量１４
の容量値の積による遅延時間くより、ｐチャネルトラン
ジスタ７、ｎチャネルトランジスタａのゲート１３部分
にサージがかかる前に、サージは２つの入力保護ダイオ
ード５．６によりクランプされる。いま、これら２つの
入力保護ダイオード５．６の順方向降下電圧をＶ【とす
ると、入力端子１に正のサージが加わった場合のｐチャ
ネルトランジスタ７、ｎチャネルトランジスタ８のゲー
ト電圧は、纂ｌの入力珠禮ダイオード５によりＶｃｃ＋
Ｖ、の電圧となり、負のサージが加わった場合、第２の
入力保禮ダイオード６によりＶｓｓ −Ｖｆ の電圧に
クランプされ、その範囲内に保たれる。なお、ｖｅａは
第１の１１Ｌ源端子２の電圧を、ｖｌ、は第２の電ｆＡ
端子３の電圧を示している。
は、入力保護抵抗体９の抵抗値と入力部の寄生容量１４
の容量値の積による遅延時間くより、ｐチャネルトラン
ジスタ７、ｎチャネルトランジスタａのゲート１３部分
にサージがかかる前に、サージは２つの入力保護ダイオ
ード５．６によりクランプされる。いま、これら２つの
入力保護ダイオード５．６の順方向降下電圧をＶ【とす
ると、入力端子１に正のサージが加わった場合のｐチャ
ネルトランジスタ７、ｎチャネルトランジスタ８のゲー
ト電圧は、纂ｌの入力珠禮ダイオード５によりＶｃｃ＋
Ｖ、の電圧となり、負のサージが加わった場合、第２の
入力保禮ダイオード６によりＶｓｓ −Ｖｆ の電圧に
クランプされ、その範囲内に保たれる。なお、ｖｅａは
第１の１１Ｌ源端子２の電圧を、ｖｌ、は第２の電ｆＡ
端子３の電圧を示している。
一方、サージ電流は入力保護抵抗体９を通り、正のサー
ジなら第１の入力保護ダイオード５を通り第１の電源端
子２へ、負のサージなら巣２の入力保護ダイオード６を
通り第２のＩＥ源禰子３へ通過する＠ また、入力保護抵抗体９は寄生のバイポーラトランジス
タ１０１のエミッタからベースへの電流ＩｌＢとバイポ
ーラトランジスタ１０２のベースからエミッタへのＩＥ
流Ｉｎの制限抵抗として請き、寄生のサイリスタ構造で
あるバイポーラトランジスタ１０３，１０４のトリガ（
以下ラッチアップという）を緩和する。
ジなら第１の入力保護ダイオード５を通り第１の電源端
子２へ、負のサージなら巣２の入力保護ダイオード６を
通り第２のＩＥ源禰子３へ通過する＠ また、入力保護抵抗体９は寄生のバイポーラトランジス
タ１０１のエミッタからベースへの電流ＩｌＢとバイポ
ーラトランジスタ１０２のベースからエミッタへのＩＥ
流Ｉｎの制限抵抗として請き、寄生のサイリスタ構造で
あるバイポーラトランジスタ１０３，１０４のトリガ（
以下ラッチアップという）を緩和する。
従来の入力保護回路を有するＩＣでは、入力保護抵抗体
９が入力端子１に直接接続されているので、サージの大
部分がこの入力保護抵抗体９にかかり、サージ耐圧はこ
の入力保護抵抗体９の耐量に依存しなければならないと
いう問題点があった。
９が入力端子１に直接接続されているので、サージの大
部分がこの入力保護抵抗体９にかかり、サージ耐圧はこ
の入力保護抵抗体９の耐量に依存しなければならないと
いう問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、高サージ耐圧のＩＣを得ることを目的とする。
ので、高サージ耐圧のＩＣを得ることを目的とする。
この発明に係るＩＣは、ｇｉの導電形の基板に第２の導
電形の不純物を拡散して設けた複数の第１の拡散層と、
この第１の拡散層のうちの１つと第１の導′亀形の高不
純物濃度からなる複数の第２の拡散層のうちの１つとで
形成した第！の入力保護ダイオードと、この第１の入力
保護ダイオードの周辺を囲んだ第２の導電形のアイラン
ドと、このアイランド内に第１の導電形の不純物を拡散
して設けた第３の拡散層と前記第１の拡散層のうちの１
つとで形成した第２の入力保護ダイオードとからなり、
基板く形成した第１の導電形および第２の導電形のＭＯ
Ｓトランジスタのゲート端子と入力端子との間に入力保
護抵抗体を設けるとともに％ｓ１の″＃Ｌ源瑞子に基板
を接続し、＃！２の電源端子にアイランドを接続したも
のである。
電形の不純物を拡散して設けた複数の第１の拡散層と、
この第１の拡散層のうちの１つと第１の導′亀形の高不
純物濃度からなる複数の第２の拡散層のうちの１つとで
形成した第！の入力保護ダイオードと、この第１の入力
保護ダイオードの周辺を囲んだ第２の導電形のアイラン
ドと、このアイランド内に第１の導電形の不純物を拡散
して設けた第３の拡散層と前記第１の拡散層のうちの１
つとで形成した第２の入力保護ダイオードとからなり、
基板く形成した第１の導電形および第２の導電形のＭＯ
Ｓトランジスタのゲート端子と入力端子との間に入力保
護抵抗体を設けるとともに％ｓ１の″＃Ｌ源瑞子に基板
を接続し、＃！２の電源端子にアイランドを接続したも
のである。
この発明においては、入力保護回路は入力保護抵抗体で
パワー消費がなされる前に、入力保護ダイオードにより
、サージをクランプし℃、入力サージ耐圧を入力保護抵
抗体に依存させることなく入力保膿ダイオードで受けて
いる。
パワー消費がなされる前に、入力保護ダイオードにより
、サージをクランプし℃、入力サージ耐圧を入力保護抵
抗体に依存させることなく入力保膿ダイオードで受けて
いる。
第１図はこの発明の一実施−ｊのＩＣＥおける入力保護
回路を示す図であり、符号１〜９，１３゜１４は第４図
、第５図、第６図と同一のものを示す。第り図において
、入力端子１に第１の入力保護ダイオード５と第２の入
力保腫ダイオード６と入力保護抵抗体９の一端が接続さ
れる。次に、第１の入力保護ダイオード５の他端は第１
０ｔ＃端子２に逆バイアスで接続され、第２の人力保護
ダイオード６の他端は第２の電源端子３に逆バイアスで
接続される。さらに、入力保護抵抗体９の他端はｎチャ
ネルトランジスタ７と１チヤネルトランジスタ８のゲー
ト１３に接続される。
回路を示す図であり、符号１〜９，１３゜１４は第４図
、第５図、第６図と同一のものを示す。第り図において
、入力端子１に第１の入力保護ダイオード５と第２の入
力保腫ダイオード６と入力保護抵抗体９の一端が接続さ
れる。次に、第１の入力保護ダイオード５の他端は第１
０ｔ＃端子２に逆バイアスで接続され、第２の人力保護
ダイオード６の他端は第２の電源端子３に逆バイアスで
接続される。さらに、入力保護抵抗体９の他端はｎチャ
ネルトランジスタ７と１チヤネルトランジスタ８のゲー
ト１３に接続される。
ｖ４２図は前記第１図の入力保護回路を設けたＩＣの断
面図で、ａ形の基板１５にｐ形の不純物を拡散して設け
た複数の第１の拡散層と、この第１の拡散層のうちの１
つとｐ形の高濃度不純物からなる複数の第２の拡散層の
うちの１つとで第ｌの入力保護ダイオード５を形成し、
この＠ｌの入力保護ダイオード５０周辺を囲んでｐ形の
アイランド１２を複数個形成し、このアイランド１２内
に１形の不純物を拡散して第３の拡散層を設け、このｐ
形の第３の拡散層と前記ｐ形の第！の拡散層のうちの１
つとで第２の入力保護ダイオード６を形成し、また、前
記ｐ形の＠１の拡散層の１１５でｐチャネルトランジス
タ１を形成し、さら（また、前記アイランド１２０１部
Ｋｎ形不純物を部数ｎ形ロチャネルトランジスタａを形
成している。鵠２図において、１０１〜１０８は寄生の
バイポーラトランジスタ、ＩＱ、１１は寄生抵抗体であ
ることは纂５図と同じである。
面図で、ａ形の基板１５にｐ形の不純物を拡散して設け
た複数の第１の拡散層と、この第１の拡散層のうちの１
つとｐ形の高濃度不純物からなる複数の第２の拡散層の
うちの１つとで第ｌの入力保護ダイオード５を形成し、
この＠ｌの入力保護ダイオード５０周辺を囲んでｐ形の
アイランド１２を複数個形成し、このアイランド１２内
に１形の不純物を拡散して第３の拡散層を設け、このｐ
形の第３の拡散層と前記ｐ形の第！の拡散層のうちの１
つとで第２の入力保護ダイオード６を形成し、また、前
記ｐ形の＠１の拡散層の１１５でｐチャネルトランジス
タ１を形成し、さら（また、前記アイランド１２０１部
Ｋｎ形不純物を部数ｎ形ロチャネルトランジスタａを形
成している。鵠２図において、１０１〜１０８は寄生の
バイポーラトランジスタ、ＩＱ、１１は寄生抵抗体であ
ることは纂５図と同じである。
第３図はバイポーラトランジスタ１０１〜１０８゜寄生
抵抗体１０，１ｆを考直した等価回路図であり、第２図
で示したアイランド１２によりできる寄生のバイポーラ
トランジスタ１０５，１０６のエミッタは入力端子１に
接続され、コレクタは第２の電源端子３に接続される。
抵抗体１０，１ｆを考直した等価回路図であり、第２図
で示したアイランド１２によりできる寄生のバイポーラ
トランジスタ１０５，１０６のエミッタは入力端子１に
接続され、コレクタは第２の電源端子３に接続される。
上記のように構成された入力保護回路を有するＩＣにお
いては、入力保護抵抗体９の抵抗櫃と入力部の寄生容量
１４の容量値の積による遅延時間により、ｐチャネルト
ランジスタｒｏ ｎチャネルトランジスタ８のゲート
１３にサージがかかる前に、サージは２つの入力保護ダ
イオード５，６によりクランプされる。いま、２つの入
力保護ダイオード５．６の順方向の降下電圧をＶｆとす
ると。
いては、入力保護抵抗体９の抵抗櫃と入力部の寄生容量
１４の容量値の積による遅延時間により、ｐチャネルト
ランジスタｒｏ ｎチャネルトランジスタ８のゲート
１３にサージがかかる前に、サージは２つの入力保護ダ
イオード５，６によりクランプされる。いま、２つの入
力保護ダイオード５．６の順方向の降下電圧をＶｆとす
ると。
、入力端子に正のサージが加わった場合、ｎチャネルト
ランジスタ７、ｎチャネルトランジスタ８のゲート電圧
は、第１の入力保護ダイオード５により電圧ｖｃｅ＋ｖ
ｆ となり、負のサージが加わった場合、第２の入力保
護ダイオード６により電圧ｖ０−ｖｆ にクランプさ
れ、七の電圧範囲内に保たれる。
ランジスタ７、ｎチャネルトランジスタ８のゲート電圧
は、第１の入力保護ダイオード５により電圧ｖｃｅ＋ｖ
ｆ となり、負のサージが加わった場合、第２の入力保
護ダイオード６により電圧ｖ０−ｖｆ にクランプさ
れ、七の電圧範囲内に保たれる。
一方、サージ％ｆＬは２つの入力保護ダイオード５、
６を通り第１の電源端子２１ｍ２の電源端子３へ流れ、
入力保護抵抗体９ではパワーは消ｉｔ６れない。また、
正のサージが加わった場合、寄生のサイリスタ構造であ
るバイポーラトランジスタＩＱ３．１０４のトリガの役
目を釆て寄生のバイポーラトランジスタ１０１よりエミ
ッタ接地順方向１Ｌ流増１鴫率の高いバイポーラトラン
ジスタ１０５゜１０６がサージＩＥ流を第２の電源端子
３に通過させてしまい、バイポーラトランジスタ１０１
の電流を抑え、ランチアップを緩和する。
６を通り第１の電源端子２１ｍ２の電源端子３へ流れ、
入力保護抵抗体９ではパワーは消ｉｔ６れない。また、
正のサージが加わった場合、寄生のサイリスタ構造であ
るバイポーラトランジスタＩＱ３．１０４のトリガの役
目を釆て寄生のバイポーラトランジスタ１０１よりエミ
ッタ接地順方向１Ｌ流増１鴫率の高いバイポーラトラン
ジスタ１０５゜１０６がサージＩＥ流を第２の電源端子
３に通過させてしまい、バイポーラトランジスタ１０１
の電流を抑え、ランチアップを緩和する。
なお、上記実施例では、ｎ形基衣上Ｋｐ形ウェルを形成
した場合について説明したが、ｐ形基板上Ｋｎ形ウェル
を形成した場合についても同様な結果が得られるのはい
うまでもないことである。
した場合について説明したが、ｐ形基板上Ｋｎ形ウェル
を形成した場合についても同様な結果が得られるのはい
うまでもないことである。
また、この発明の一実施例としてＣＭＯ８集積回路忙つ
いて説明したが、チップ製造において、バイポーラトラ
ンジスタと０ＭＯ８を組合わせたＢＩ−ＣＭＯ８集積回
路装置についても同様の結果が得られる。
いて説明したが、チップ製造において、バイポーラトラ
ンジスタと０ＭＯ８を組合わせたＢＩ−ＣＭＯ８集積回
路装置についても同様の結果が得られる。
この発明は以上説明したとおり、第１の拡散層と第３の
拡散層とを入力端子および入力保護抵抗体の一端に接続
し、この人力保護抵抗体の他端を基板内に形成した第１
の導電形のＭＯＳトランジスタおよび第２の導゛亀形の
ＭＯＳトランジスタのゲート端子に接続し、アイランド
を第２の電源端子に接続し、前記基板を第１の電源端子
に接続したので、サージは２つの入力保護ダイオードに
、人力保護抵抗体を介さないで直接かかるように構成さ
れており、入力部＃！に抵抗体のパワーの消費がなく、
入力保護抵抗体に依存しない高耐圧のＩＣを得られる効
果があり、また、第１の電源端子と入力端子間に逆バイ
アスで接合された入力保護ダイオードをアイランドで囲
むように構成したので、ラッチアップ耐量の低下を抑え
る効果がある。
拡散層とを入力端子および入力保護抵抗体の一端に接続
し、この人力保護抵抗体の他端を基板内に形成した第１
の導電形のＭＯＳトランジスタおよび第２の導゛亀形の
ＭＯＳトランジスタのゲート端子に接続し、アイランド
を第２の電源端子に接続し、前記基板を第１の電源端子
に接続したので、サージは２つの入力保護ダイオードに
、人力保護抵抗体を介さないで直接かかるように構成さ
れており、入力部＃！に抵抗体のパワーの消費がなく、
入力保護抵抗体に依存しない高耐圧のＩＣを得られる効
果があり、また、第１の電源端子と入力端子間に逆バイ
アスで接合された入力保護ダイオードをアイランドで囲
むように構成したので、ラッチアップ耐量の低下を抑え
る効果がある。
第１図はこの発明の一実施例によるＩＣの入力保ａ装置
を示す回路図、第２図は第１図の装置の断面およびＩＣ
による寄生素子を記したＩＣの構成を示す断面図、第３
図は第２図の寄生素子の等価回路図、第４図は従来のＩ
Ｃの入力像ａ装置を示す回路図、第５図は第４図の装置
の断面および寄生素子を記したＩＣの構成を示す断面図
、第６図は第５図の寄生素子の等１１１１ｉ回路図であ
る。 図において、１は入力端子、２は第１の電源端子、３は
第２の′電源端４．４はゲート端子、５゜６は入力保護
ダイオード、７はｐチャネルトランジスタ、８はｎチャ
ネルトランジスタ、９は入力保護抵抗体、１０．１１は
寄生抵抗体、１２はアイランド、１３はゲート、１４は
寄生容量、１５は基板である。 なお、各図中の同一符号は同一または相当部分を示す。
を示す回路図、第２図は第１図の装置の断面およびＩＣ
による寄生素子を記したＩＣの構成を示す断面図、第３
図は第２図の寄生素子の等価回路図、第４図は従来のＩ
Ｃの入力像ａ装置を示す回路図、第５図は第４図の装置
の断面および寄生素子を記したＩＣの構成を示す断面図
、第６図は第５図の寄生素子の等１１１１ｉ回路図であ
る。 図において、１は入力端子、２は第１の電源端子、３は
第２の′電源端４．４はゲート端子、５゜６は入力保護
ダイオード、７はｐチャネルトランジスタ、８はｎチャ
ネルトランジスタ、９は入力保護抵抗体、１０．１１は
寄生抵抗体、１２はアイランド、１３はゲート、１４は
寄生容量、１５は基板である。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 第１の導電形の基板に第２の導電形の不純物を拡散し
て設けた複数の第１の拡散層と、この第１の拡散層のう
ちの１つと第１の導電形の高不純物濃度からなる複数の
第２の拡散層のうちの１つとで形成した第１の入力保護
ダイオードと、この第１の入力保護ダイオードの周辺を
囲んだ第２の導電形のアイランドと、このアイランド内
に第１の導電形の不純物を拡散して設けた第３の拡散層
と前記第１の拡散層のうちの１つとで形成した第２の入
力保護ダイオードとからなり、前記第１の拡散層と第３
の拡散層とを入力端子および入力保護抵抗体の一端に接
続し、前記入力保護抵抗体の他端を前記基板内に形成し
た第１の導電形のＭＯＳトランジスタおよび第２の導電
形のＭＯＳトランジスタのゲート端子にそれぞれ接続し
、前記アイランドを第２の電源端子に接続し、前記基板
を第１の電源端子に接続したことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258674A JPS61135148A (ja) | 1984-12-05 | 1984-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258674A JPS61135148A (ja) | 1984-12-05 | 1984-12-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135148A true JPS61135148A (ja) | 1986-06-23 |
Family
ID=17323524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258674A Pending JPS61135148A (ja) | 1984-12-05 | 1984-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156854A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置の入力保護回路 |
| CN104465646A (zh) * | 2013-09-13 | 2015-03-25 | 株式会社东芝 | 半导体装置 |
-
1984
- 1984-12-05 JP JP59258674A patent/JPS61135148A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156854A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置の入力保護回路 |
| JPH0312786B2 (ja) * | 1984-12-28 | 1991-02-21 | Mitsubishi Electric Corp | |
| CN104465646A (zh) * | 2013-09-13 | 2015-03-25 | 株式会社东芝 | 半导体装置 |
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