JPS6350871B2 - - Google Patents
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- JPS6350871B2 JPS6350871B2 JP54160692A JP16069279A JPS6350871B2 JP S6350871 B2 JPS6350871 B2 JP S6350871B2 JP 54160692 A JP54160692 A JP 54160692A JP 16069279 A JP16069279 A JP 16069279A JP S6350871 B2 JPS6350871 B2 JP S6350871B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Description
【発明の詳細な説明】
本発明は高耐圧MOS電界効果トランジスタ
（以下高耐圧MOSFETと略す）に関するもので
ある。
（以下高耐圧MOSFETと略す）に関するもので
ある。
MOSFETの高耐圧化を図る一つの方法とし
て、ゲート電極端の電界集中を防ぐために、ドレ
イン領域の周辺にドレイン領域の一部として同一
導電型の高抵抗層を設ける方法が試みられてい
る。第１図はこの種の高耐圧MOSFETの断面図
を示したものである。図に於て１はＰ型基板で、
該基板１にN+ソース領域２及びN+ドレイン領域
３が夫々形成されているが、ソース領域２の周囲
には自己整合プロセスによつてMOSFETのゲー
トチヤネルのためのP+領域４が設けられ、また
ドレイン領域３の周囲にはゲート電極端の電界集
中を防ぐためにドレイン領域の一部として同一導
電型の高抵抗層５が設けられている。
て、ゲート電極端の電界集中を防ぐために、ドレ
イン領域の周辺にドレイン領域の一部として同一
導電型の高抵抗層を設ける方法が試みられてい
る。第１図はこの種の高耐圧MOSFETの断面図
を示したものである。図に於て１はＰ型基板で、
該基板１にN+ソース領域２及びN+ドレイン領域
３が夫々形成されているが、ソース領域２の周囲
には自己整合プロセスによつてMOSFETのゲー
トチヤネルのためのP+領域４が設けられ、また
ドレイン領域３の周囲にはゲート電極端の電界集
中を防ぐためにドレイン領域の一部として同一導
電型の高抵抗層５が設けられている。
上記のような不純物拡散がなされた基板１に対
して、該基板１の表面には、ソース領域２及びド
レイン領域３に夫々接続されたソース電極６及び
ドレイン電極７がAl或いは多結晶Si等によつて
設けられているが、いずれの電極も各領域に電気
的接続するだけでなく、導体が周辺基板上の絶縁
膜８に延びたフイールドプレート部６′，７′が一
体的に設けられている。ソース電極６から延びた
フイールドプレート６′はゲート電極端の電界を
緩和する役目を果たし、ドレイン電極７から延び
たフイールドプレート７′はドレインのN+−N-
境界付近での電界の集中を緩和する。図中９はチ
ヤネル領域４上に設けられたゲート電極である。
して、該基板１の表面には、ソース領域２及びド
レイン領域３に夫々接続されたソース電極６及び
ドレイン電極７がAl或いは多結晶Si等によつて
設けられているが、いずれの電極も各領域に電気
的接続するだけでなく、導体が周辺基板上の絶縁
膜８に延びたフイールドプレート部６′，７′が一
体的に設けられている。ソース電極６から延びた
フイールドプレート６′はゲート電極端の電界を
緩和する役目を果たし、ドレイン電極７から延び
たフイールドプレート７′はドレインのN+−N-
境界付近での電界の集中を緩和する。図中９はチ
ヤネル領域４上に設けられたゲート電極である。
ここで上記各フイールドプレート６′，７′は互
いに延ばし過ぎると、フイールドプレート６′が
ドレイン領域３に及ぼす逆フイールドプレート効
果及びフイールドプレート７′のゲート電極端に
及ぼす逆フイールドプレート効果が顕著になり、
逆に耐圧を低下させる結果になる。
いに延ばし過ぎると、フイールドプレート６′が
ドレイン領域３に及ぼす逆フイールドプレート効
果及びフイールドプレート７′のゲート電極端に
及ぼす逆フイールドプレート効果が顕著になり、
逆に耐圧を低下させる結果になる。
また上記構造のMOSFETは、両側から延びて
きたフイールドプレート６′，７′間に、Al或い
は多結晶Siのような導体で被覆されない高抵抗層
５の領域が生じることになり、該導体被覆されな
い高抵抗層５の領域は外部電荷の影響を受けてオ
ン耐圧、ドレイン電流、及びRON等の電気的特性
が変動する欠点があつた。
きたフイールドプレート６′，７′間に、Al或い
は多結晶Siのような導体で被覆されない高抵抗層
５の領域が生じることになり、該導体被覆されな
い高抵抗層５の領域は外部電荷の影響を受けてオ
ン耐圧、ドレイン電流、及びRON等の電気的特性
が変動する欠点があつた。
そこで上記のような構造の高耐圧MOSFETの
信頼性を高めるためには、高抵抗層が外部の電荷
の影響を受けないように、高抵抗層領域上を導体
で被覆すればよい。そのためには第２図に示す如
く、ソース電極６を延ばしたフイールドプレート
６′とドレイン電極７を延ばしたフイールドプレ
ート７′を絶縁層８を介して互いに一部が重なり
合う程度に設けることにより導体被覆された構造
を得ることができる。しかし上記各電極の延長に
よつて形成された導体で被覆した場合には、カツ
トオフ電圧がある一定電圧に抑えられて更に耐圧
の高いMOSFETを得ることは困難であつた。
信頼性を高めるためには、高抵抗層が外部の電荷
の影響を受けないように、高抵抗層領域上を導体
で被覆すればよい。そのためには第２図に示す如
く、ソース電極６を延ばしたフイールドプレート
６′とドレイン電極７を延ばしたフイールドプレ
ート７′を絶縁層８を介して互いに一部が重なり
合う程度に設けることにより導体被覆された構造
を得ることができる。しかし上記各電極の延長に
よつて形成された導体で被覆した場合には、カツ
トオフ電圧がある一定電圧に抑えられて更に耐圧
の高いMOSFETを得ることは困難であつた。
本発明は上記従来の高耐圧MOSFETにおける
欠点を除去し、一層耐圧特性にすぐれ且つ信頼性
の高いMOSFETを提供するもので、次に図面を
用いて実施例を説明する。
欠点を除去し、一層耐圧特性にすぐれ且つ信頼性
の高いMOSFETを提供するもので、次に図面を
用いて実施例を説明する。
第３図においてP-基板１には前記従来
MOSFETと同様にソース領域２、ドレイン領域
３、P+チヤネル領域４及びN-高抵抗層５が形成
され、ソース領域２にはソース電極６が、ドレイ
ン領域３にはドレイン電極７が電気的接続され、
その他の基板表面は絶縁膜８で被覆されている。
尚９はチヤネル領域４上に設けられた所定膜厚の
ゲート酸化膜上に形成されたゲート電極である。
MOSFETと同様にソース領域２、ドレイン領域
３、P+チヤネル領域４及びN-高抵抗層５が形成
され、ソース領域２にはソース電極６が、ドレイ
ン領域３にはドレイン電極７が電気的接続され、
その他の基板表面は絶縁膜８で被覆されている。
尚９はチヤネル領域４上に設けられた所定膜厚の
ゲート酸化膜上に形成されたゲート電極である。
ここで上記ソース電極６及びドレイン電極７は
上記のように基板の各領域に電気的接続されると
共に、各フイールドプレート６′，７′がいずれも
逆フイールドプレート効果を持たないで且つ各々
がフイールドプレート効果を充分に発揮し得る程
度に、基板表面を被つている各電極周辺の絶縁膜
上に充分延長させた形状に設計される。両フイー
ルドプレート端はソース及びドレインの両側から
高抵抗層５の中央部に向つて延ばされるが、両フ
イールドプレート端間には逆フイールドプレート
効果を避けるためいずれのフイールドプレートに
よつても被われない領域Ａが設けられる。該領域
Ａについて上記フイールドプレートとは絶縁層を
介して電気的に分離されたフローテイング導体１
０が設けられる。該フローテイング導体１０は両
側から延びたフイールドプレートで被われない高
抵抗層領域５上に被着された絶縁膜上に形成さ
れ、フイールドプレート端とは被覆をより確実に
するため絶縁層を介して一部重なる関係に設けら
れてもよい。上記フローテイング導体１０はAl
或いは多結晶Siを利用することができ、フイール
ドプレート６′，７′が設けられている面に対して
第３図に示す如く基板１の表面に近い側、或いは
第４図に示す如く表面から遠い側のいずれにも設
けることができる。
上記のように基板の各領域に電気的接続されると
共に、各フイールドプレート６′，７′がいずれも
逆フイールドプレート効果を持たないで且つ各々
がフイールドプレート効果を充分に発揮し得る程
度に、基板表面を被つている各電極周辺の絶縁膜
上に充分延長させた形状に設計される。両フイー
ルドプレート端はソース及びドレインの両側から
高抵抗層５の中央部に向つて延ばされるが、両フ
イールドプレート端間には逆フイールドプレート
効果を避けるためいずれのフイールドプレートに
よつても被われない領域Ａが設けられる。該領域
Ａについて上記フイールドプレートとは絶縁層を
介して電気的に分離されたフローテイング導体１
０が設けられる。該フローテイング導体１０は両
側から延びたフイールドプレートで被われない高
抵抗層領域５上に被着された絶縁膜上に形成さ
れ、フイールドプレート端とは被覆をより確実に
するため絶縁層を介して一部重なる関係に設けら
れてもよい。上記フローテイング導体１０はAl
或いは多結晶Siを利用することができ、フイール
ドプレート６′，７′が設けられている面に対して
第３図に示す如く基板１の表面に近い側、或いは
第４図に示す如く表面から遠い側のいずれにも設
けることができる。
上記実施例はフイールドプレート間の高抵抗層
領域上を一枚のフローテイング導体１０で被覆し
た構造について説明したが、フローテイング導体
は第５図及び第６図に示す如く分割して設けるこ
とができる。第５図の実施例は、ゲート電極９を
作成する工程を利用して下部フローテイング導体
１１，１１を絶縁膜上に島状に形成し、該下部フ
ローテイング導体１１，１１上に形成された絶縁
膜上に更にソース、ドレイン電極６，７の作成工
程を利用して、高抵抗層領域５をほぼ完全に被う
位置に上部導体１２，１２が形成されている。
領域上を一枚のフローテイング導体１０で被覆し
た構造について説明したが、フローテイング導体
は第５図及び第６図に示す如く分割して設けるこ
とができる。第５図の実施例は、ゲート電極９を
作成する工程を利用して下部フローテイング導体
１１，１１を絶縁膜上に島状に形成し、該下部フ
ローテイング導体１１，１１上に形成された絶縁
膜上に更にソース、ドレイン電極６，７の作成工
程を利用して、高抵抗層領域５をほぼ完全に被う
位置に上部導体１２，１２が形成されている。
第６図の実施例は、ソース・ドレイン電極６，
７の作成工程で下部フローテイング導体１１′，
１１′が作成され、該下部フローテイング導体１
１′，１１′上に絶縁層が形成されて配線等の導体
１３を作成する工程を利用して上部フローテイン
グ導体１２′，１２′が作成されている。
７の作成工程で下部フローテイング導体１１′，
１１′が作成され、該下部フローテイング導体１
１′，１１′上に絶縁層が形成されて配線等の導体
１３を作成する工程を利用して上部フローテイン
グ導体１２′，１２′が作成されている。
上記両実施例のようにフローテイング導体を分
割した構造においては、ドレイン・ソース間が容
量C1，C2…等によつて容量接続されることにな
り、各フローテイング導体の電位はドレイン電圧
の容量分割比によつて決まる値をとることにな
る。従つてドレイン電圧がある一定の値である場
合に、容量比即ち導体の寸法や絶縁層の条件を適
当に選ぶことにより、高抵抗層領域上のドレイン
電極側からソース電極側に向けての各フローテイ
ング導体の電位に分布を持たせることができ、分
布形態を任意に決め得る。そうすることにより、
高抵抗層上を導体で完全に被覆し且つ逆フイール
ドプレート効果を抑えてフイールドプレート効果
を最大限に活かしたMOSFETを得ることができ
る。また上記分割フローテイング導体構造では、
各容量に加わる電圧即ち容量を形成している絶縁
膜に加わる電圧を、一枚のフローテイング導体構
造に比べて小さくすることができるため放電及び
絶縁破壊を回避することができる。
割した構造においては、ドレイン・ソース間が容
量C1，C2…等によつて容量接続されることにな
り、各フローテイング導体の電位はドレイン電圧
の容量分割比によつて決まる値をとることにな
る。従つてドレイン電圧がある一定の値である場
合に、容量比即ち導体の寸法や絶縁層の条件を適
当に選ぶことにより、高抵抗層領域上のドレイン
電極側からソース電極側に向けての各フローテイ
ング導体の電位に分布を持たせることができ、分
布形態を任意に決め得る。そうすることにより、
高抵抗層上を導体で完全に被覆し且つ逆フイール
ドプレート効果を抑えてフイールドプレート効果
を最大限に活かしたMOSFETを得ることができ
る。また上記分割フローテイング導体構造では、
各容量に加わる電圧即ち容量を形成している絶縁
膜に加わる電圧を、一枚のフローテイング導体構
造に比べて小さくすることができるため放電及び
絶縁破壊を回避することができる。
第７図は、第１図に示した従来構造の高耐圧
MOSFETと本発明による高耐圧MOSFETとに
ついて高温バイアス条件下におけるRONの時間的
変化を示す。曲線は本発明によるMOSFET
の、曲線は従来のMOSFETにおける変化を示
し、図から明らかなように、従来MOSFETは時
間と共に急速に変化しているが本発明MOSFET
はほとんど変動せず安定した特性を示す。尚試験
時の温度は100℃、VDS＝200V及びVGS＝0Vであ
る。
MOSFETと本発明による高耐圧MOSFETとに
ついて高温バイアス条件下におけるRONの時間的
変化を示す。曲線は本発明によるMOSFET
の、曲線は従来のMOSFETにおける変化を示
し、図から明らかなように、従来MOSFETは時
間と共に急速に変化しているが本発明MOSFET
はほとんど変動せず安定した特性を示す。尚試験
時の温度は100℃、VDS＝200V及びVGS＝0Vであ
る。
以上本発明によれば、高抵抗層領域上が絶縁膜
を介して導体でほぼ完全に被覆されているため外
部電荷の影響を受けることが極めて少なくなり、
特性変動のない信頼性のよい高耐圧MOSFETが
得られる。またソース及びドレイン電極と夫々一
体的にフイールドプレートを形成することによ
り、ドレイン側のゲート電極端での電界集中及び
ドレイン領域と高抵抗層との境界付近での電界集
中を緩和できる上、ドレイン電極と一体的なフイ
ールドプレートはそれにより覆われた高抵抗層と
の間で蓄積層を発生させ、実質的にそのフイール
ドプレートで覆われない高抵抗層より高い不純物
濃度領域と同等の動作を行わせることができ、高
抵抗層に濃度勾配を形成したものと同等の効果が
得られ、電界集中が和らぐ。加えて、フイールド
プレートとは独立したフローテイング導体を多層
に複数個設けることにより高抵抗層の被覆が完全
になる上、前記導体の電位がドレイン側から段階
的に下がつて高抵抗層との間に生じる蓄積層の機
能がより高まり、更に電界の集中を和らげる。し
たがつて、一層特性のすぐれた高耐圧MOSFET
を得る。
を介して導体でほぼ完全に被覆されているため外
部電荷の影響を受けることが極めて少なくなり、
特性変動のない信頼性のよい高耐圧MOSFETが
得られる。またソース及びドレイン電極と夫々一
体的にフイールドプレートを形成することによ
り、ドレイン側のゲート電極端での電界集中及び
ドレイン領域と高抵抗層との境界付近での電界集
中を緩和できる上、ドレイン電極と一体的なフイ
ールドプレートはそれにより覆われた高抵抗層と
の間で蓄積層を発生させ、実質的にそのフイール
ドプレートで覆われない高抵抗層より高い不純物
濃度領域と同等の動作を行わせることができ、高
抵抗層に濃度勾配を形成したものと同等の効果が
得られ、電界集中が和らぐ。加えて、フイールド
プレートとは独立したフローテイング導体を多層
に複数個設けることにより高抵抗層の被覆が完全
になる上、前記導体の電位がドレイン側から段階
的に下がつて高抵抗層との間に生じる蓄積層の機
能がより高まり、更に電界の集中を和らげる。し
たがつて、一層特性のすぐれた高耐圧MOSFET
を得る。
第１図は従来装置の断面図、第２図は従来装置
を改善したMOSFETの断面図、第３図は本発明
による高耐圧MOSFETの断面図、第４図乃至第
６図は本発明による他の実施例の高耐圧
MOSFETの断面図、第７図は従来装置と本発明
による高耐圧MOSFETとのRONの特性を比較し
た図である。 １：P-基板、２：ソース領域、３：ドレイン
領域、４：P+チヤネル領域、５：高抵抗層領域、
６：ソース電極、７：ドレイン電極、６′，７′：
フイールドプレート、８：絶縁膜、９：ゲート電
極、１０，１１，１２：フローテイング導体。
を改善したMOSFETの断面図、第３図は本発明
による高耐圧MOSFETの断面図、第４図乃至第
６図は本発明による他の実施例の高耐圧
MOSFETの断面図、第７図は従来装置と本発明
による高耐圧MOSFETとのRONの特性を比較し
た図である。 １：P-基板、２：ソース領域、３：ドレイン
領域、４：P+チヤネル領域、５：高抵抗層領域、
６：ソース電極、７：ドレイン電極、６′，７′：
フイールドプレート、８：絶縁膜、９：ゲート電
極、１０，１１，１２：フローテイング導体。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に形成されたドレイン領域を囲ん
で、ドレイン領域と同一導電型の高抵抗領域が形
成された高耐圧MOS電界効果トランジスタにお
いて、 ソース領域から半導体基板の絶縁膜上に延びて
上記高抵抗領域の境界上を被うフイールドプレー
トと、 ドレイン領域から半導体基板の絶縁膜上に延び
てドレイン領域と高抵抗領域との境界上を被うフ
イールドプレートと、 上記ソース及びドレインのフイールドプレート
と電気的に独立して、上記両フイールドプレート
によつて被われていない高抵抗領域上に絶縁膜を
介して設けられたフローテイング導体とを備えて
なることを特徴とする高耐圧MOS電界効果トラ
ンジスタ。 ２ 請求の範囲第１項において、フローテイング
導体を絶縁膜を介して多層に分割して設け、全体
として高抵抗領域上の絶縁膜をほぼ被つてなるこ
とを特徴とする高耐圧MOS電界効果トランジス
タ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16069279A JPS5683076A (en) | 1979-12-10 | 1979-12-10 | High tension mos field-effect transistor |
| DE3046749A DE3046749C2 (de) | 1979-12-10 | 1980-12-10 | MOS-Transistor für hohe Betriebsspannungen |
| US06/655,638 US4614959A (en) | 1979-12-10 | 1984-09-28 | Improved high voltage MOS transistor with field plate layers for preventing reverse field plate effect |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16069279A JPS5683076A (en) | 1979-12-10 | 1979-12-10 | High tension mos field-effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683076A JPS5683076A (en) | 1981-07-07 |
| JPS6350871B2 true JPS6350871B2 (ja) | 1988-10-12 |
Family
ID=15720396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16069279A Granted JPS5683076A (en) | 1979-12-10 | 1979-12-10 | High tension mos field-effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683076A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2013093482A (ja) * | 2011-10-27 | 2013-05-16 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53980A (en) * | 1977-07-13 | 1978-01-07 | Hitachi Ltd | Field-effect transistor of high dielectric strength |
-
1979
- 1979-12-10 JP JP16069279A patent/JPS5683076A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53980A (en) * | 1977-07-13 | 1978-01-07 | Hitachi Ltd | Field-effect transistor of high dielectric strength |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683076A (en) | 1981-07-07 |
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