JPH0319712B2 - - Google Patents
Info
- Publication number
- JPH0319712B2 JPH0319712B2 JP56047130A JP4713081A JPH0319712B2 JP H0319712 B2 JPH0319712 B2 JP H0319712B2 JP 56047130 A JP56047130 A JP 56047130A JP 4713081 A JP4713081 A JP 4713081A JP H0319712 B2 JPH0319712 B2 JP H0319712B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- electrode
- semiconductor device
- substrate
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 50
- 239000004065 semiconductor Substances 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000013641 positive control Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
この発明はある導電型（これを第一導電型と呼
ぶ）の基板にプレーナ形にはめ込まれた基板に対
して反対導電型（これを第二導電型と呼ぶ）の第
一領域と、第一領域にプレーナ形にはめ込まれた
第一導電型の第二領域とを含み基板領域と第二領
域の間の第一領域部分の表面にチヤネル領域を持
つセルが多数設けられ、基板表面に設けられた絶
縁層の上に少くともチヤネル領域を覆うように制
御電極が配置されている半導体デバイスに関す
る。
ぶ）の基板にプレーナ形にはめ込まれた基板に対
して反対導電型（これを第二導電型と呼ぶ）の第
一領域と、第一領域にプレーナ形にはめ込まれた
第一導電型の第二領域とを含み基板領域と第二領
域の間の第一領域部分の表面にチヤネル領域を持
つセルが多数設けられ、基板表面に設けられた絶
縁層の上に少くともチヤネル領域を覆うように制
御電極が配置されている半導体デバイスに関す
る。
この種の半導体デバイスは例えばMIS電界効果
トランジシタとして既に発表されている。この
FETおよび同種のデバイス例えばサイリスタ又
は集積回路では順方向電圧を印加する際第一領域
と基板領域間のpn接合には逆方向バイアス電圧
を加える。プレーナ技術によつて製作されること
に基き第一領域と基板領域間の空間電荷領域が湾
曲しているため表面部分の電界が増強されトラン
ジシタ電流の急激な上昇が起る。この急激な上昇
が起る電圧の値は基板領域内部で電流が急増する
電圧値よりも低い。基板領域内の電流が急増する
電圧値は主として半導体材料の特性によつて決定
される。トランジシタ電流の急激な上昇を避ける
ためには空間電荷領域の湾曲を減少させなければ
ならない。
トランジシタとして既に発表されている。この
FETおよび同種のデバイス例えばサイリスタ又
は集積回路では順方向電圧を印加する際第一領域
と基板領域間のpn接合には逆方向バイアス電圧
を加える。プレーナ技術によつて製作されること
に基き第一領域と基板領域間の空間電荷領域が湾
曲しているため表面部分の電界が増強されトラン
ジシタ電流の急激な上昇が起る。この急激な上昇
が起る電圧の値は基板領域内部で電流が急増する
電圧値よりも低い。基板領域内の電流が急増する
電圧値は主として半導体材料の特性によつて決定
される。トランジシタ電流の急激な上昇を避ける
ためには空間電荷領域の湾曲を減少させなければ
ならない。
このためにとられた公知の手段は半導体デバイ
スの縁端に続くセルのpn接合とデバイス縁端の
間に基板に対して反対導電型であり浮遊電位に置
かれる保護環を設けることである。しかこのよう
な保護環は基板表面で比較的大きな面積を占め、
この面積は表面電流の伝導には利用されなくな
る。
スの縁端に続くセルのpn接合とデバイス縁端の
間に基板に対して反対導電型であり浮遊電位に置
かれる保護環を設けることである。しかこのよう
な保護環は基板表面で比較的大きな面積を占め、
この面積は表面電流の伝導には利用されなくな
る。
特開昭51−126761号公報によれば、接触窓と限
定している絶縁層の縁部が、絶縁層の厚さが半導
体基板の端部に向かつて単調に減少するように斜
めに面取にされた構造を有するシヨツトキバリア
ダイオードが公知である。接触電極は、絶縁層の
縁部の上を越えて伸び、窓の縁部において相応し
て斜めに外へ向かつて上昇するように構成されて
いる。このような構造によれば、等電位線が半導
体基板の端部まで拡がり、等電位線の強い屈曲を
回避できることは明らかである。しかしながら、
かかる公知の装置の欠点は、接触窓の縁部におい
て絶縁層の厚さを斜めに単調に増大するように形
成することが極めて困難であり、大量生産は全く
不可能であるという点にある。
定している絶縁層の縁部が、絶縁層の厚さが半導
体基板の端部に向かつて単調に減少するように斜
めに面取にされた構造を有するシヨツトキバリア
ダイオードが公知である。接触電極は、絶縁層の
縁部の上を越えて伸び、窓の縁部において相応し
て斜めに外へ向かつて上昇するように構成されて
いる。このような構造によれば、等電位線が半導
体基板の端部まで拡がり、等電位線の強い屈曲を
回避できることは明らかである。しかしながら、
かかる公知の装置の欠点は、接触窓の縁部におい
て絶縁層の厚さを斜めに単調に増大するように形
成することが極めて困難であり、大量生産は全く
不可能であるという点にある。
この発明の目的は冒頭に挙げた種類の半導体デ
バイスを改良して占有場所を大きくすることなく
空間電荷領域の湾曲を減少させて降状電圧を高く
し、大量生産の際にも安定した再生産が可能とな
るようにすることである。
バイスを改良して占有場所を大きくすることなく
空間電荷領域の湾曲を減少させて降状電圧を高く
し、大量生産の際にも安定した再生産が可能とな
るようにすることである。
この目的は、本発明によれば、第一導電型の基
板にプレーナ形にはめ込まれた第二導電型の第一
領域と第一領域にプレーナ形にはめ込まれた第一
導電型の第二領域とを含み、第一領域内に基板表
面において基板と第二領域を結合するチヤネル領
域が存在し、基板表面に設けられた絶縁層の上に
は少なくともチヤネル領域を覆うように制御電極
が設けられている半導体デバイスにおいて、デバ
イスの縁端に続くセルの第一領域とデバイスの縁
端との間に少なくとも一つの基板表面に対して絶
縁された補助電極が設けられ、この電極は複数の
階段状に配置された断面部分を有し、デバイスの
絶縁に近い部分は第一領域に近い部分に比較して
基板表面までの距離が大きいことにより達成され
る。
板にプレーナ形にはめ込まれた第二導電型の第一
領域と第一領域にプレーナ形にはめ込まれた第一
導電型の第二領域とを含み、第一領域内に基板表
面において基板と第二領域を結合するチヤネル領
域が存在し、基板表面に設けられた絶縁層の上に
は少なくともチヤネル領域を覆うように制御電極
が設けられている半導体デバイスにおいて、デバ
イスの縁端に続くセルの第一領域とデバイスの縁
端との間に少なくとも一つの基板表面に対して絶
縁された補助電極が設けられ、この電極は複数の
階段状に配置された断面部分を有し、デバイスの
絶縁に近い部分は第一領域に近い部分に比較して
基板表面までの距離が大きいことにより達成され
る。
図面に示した三つの実施例についてこの発明を
更に詳細に説明する。
更に詳細に説明する。
第１図乃至第３図はデバイスの縁端に続くセル
と縁端の間に作られた電界効果トランジスタの三
種類の異る実施例を示す。同等の部分あるいは機
能的に対応する部分は同じ符号で示す。
と縁端の間に作られた電界効果トランジスタの三
種類の異る実施例を示す。同等の部分あるいは機
能的に対応する部分は同じ符号で示す。
第１図において１は例えば低濃度でｎ型にドー
プされた基板であり、その下面に作られた高濃度
でｎ型にドープされた層２はFETのドレンとな
つている。基板１の表面部分にはそれに対して反
対導電型の第一領域３がプレーナ形にはめ込まれ
ている。この領域はその周りの基板領域よりも高
濃度に、従つてp+型にドープされる。領域３の
表面部分には基板領域と同じ第一導電型に高濃度
にドープされた第二領域４がプレーナ形にはめ込
まれソースとして使用される。第二領域４と基板
領域の間にはチヤネル領域５が第一領域３の構成
部分として設けられる。このチヤネル領域はイオ
ン注入によつて作られるのに対して基板内に深く
進入している領域３の部分は拡散によつて作られ
る。第二領域４はイオン注入によつて作るのが有
利である。
プされた基板であり、その下面に作られた高濃度
でｎ型にドープされた層２はFETのドレンとな
つている。基板１の表面部分にはそれに対して反
対導電型の第一領域３がプレーナ形にはめ込まれ
ている。この領域はその周りの基板領域よりも高
濃度に、従つてp+型にドープされる。領域３の
表面部分には基板領域と同じ第一導電型に高濃度
にドープされた第二領域４がプレーナ形にはめ込
まれソースとして使用される。第二領域４と基板
領域の間にはチヤネル領域５が第一領域３の構成
部分として設けられる。このチヤネル領域はイオ
ン注入によつて作られるのに対して基板内に深く
進入している領域３の部分は拡散によつて作られ
る。第二領域４はイオン注入によつて作るのが有
利である。
基板の表面は例えばSiO2からなる第一絶縁層
６で覆われる。この絶縁層には段があり、それに
よつて第一領域から基板の縁端に向つて進むにつ
れて階段状に厚くなつている。絶縁層６の上には
補助電極８が設けられ、この補助電極と基板表面
との間の間隔は第一領域３から離れるにつれて階
段状に増大する。補助電極８には補助電圧が印加
され、例えばソース電位に接続される。層６の最
も薄い部分はゲート酸化物層となり第二領域４と
チヤネル領域５と基板の一部を覆つている。ゲー
ト酸化物層の上には例えば高濃度ｎドープされた
ポリシリコンからなる制御電極７が設けられる。
この制御電極はチヤネル領域５を覆い、第二領域
４と基板領域に部分的に重なり合つている。絶縁
層６は表面安定化層９で覆われる。この層は例え
ば気相またはプラズマから層６と電極８の上に析
出したシリコン酸化物からなる。層９は窒化物層
としてもよい。第二領域４には接触孔を通して電
極１０が接触する。電極１０は第一領域３にも接
触している。
６で覆われる。この絶縁層には段があり、それに
よつて第一領域から基板の縁端に向つて進むにつ
れて階段状に厚くなつている。絶縁層６の上には
補助電極８が設けられ、この補助電極と基板表面
との間の間隔は第一領域３から離れるにつれて階
段状に増大する。補助電極８には補助電圧が印加
され、例えばソース電位に接続される。層６の最
も薄い部分はゲート酸化物層となり第二領域４と
チヤネル領域５と基板の一部を覆つている。ゲー
ト酸化物層の上には例えば高濃度ｎドープされた
ポリシリコンからなる制御電極７が設けられる。
この制御電極はチヤネル領域５を覆い、第二領域
４と基板領域に部分的に重なり合つている。絶縁
層６は表面安定化層９で覆われる。この層は例え
ば気相またはプラズマから層６と電極８の上に析
出したシリコン酸化物からなる。層９は窒化物層
としてもよい。第二領域４には接触孔を通して電
極１０が接触する。電極１０は第一領域３にも接
触している。
このFETに第１図に示した極性をもつて電圧
を印加すると領域３と基板領域１の間のpn接合
の両側に空間電荷領域が形成される。この空間電
荷領域はほぼpn接合面に沿つているから特に基
板表面において強く湾曲している。トランジスタ
の動作に際して補助電極８はソース電位に接続さ
れ、制御電極７は動作中常にそれより例えば5V
だけ高い電圧に置かれる。この正の制御電圧によ
りチヤネル５内に反転層が作られ電流が流れ始め
る。これによつてドレンに向うキヤリヤの流れが
生ずるがその情況は空間電荷領域の形によつて決
まる。空間電荷領域の導電位面は曲線１８で示さ
れている。基板表面に接する部分の空間電荷領域
の湾曲が小さくなつていることは図面からも分
る。ここで電界強度が低下しているため基板表面
および基板内の導電位面の湾曲個所においてキヤ
リヤ増倍作用が低減し、キヤリヤの増倍は実際上
基板内部だけで起り主として基板材料の特性によ
つて決まるようになる。
を印加すると領域３と基板領域１の間のpn接合
の両側に空間電荷領域が形成される。この空間電
荷領域はほぼpn接合面に沿つているから特に基
板表面において強く湾曲している。トランジスタ
の動作に際して補助電極８はソース電位に接続さ
れ、制御電極７は動作中常にそれより例えば5V
だけ高い電圧に置かれる。この正の制御電圧によ
りチヤネル５内に反転層が作られ電流が流れ始め
る。これによつてドレンに向うキヤリヤの流れが
生ずるがその情況は空間電荷領域の形によつて決
まる。空間電荷領域の導電位面は曲線１８で示さ
れている。基板表面に接する部分の空間電荷領域
の湾曲が小さくなつていることは図面からも分
る。ここで電界強度が低下しているため基板表面
および基板内の導電位面の湾曲個所においてキヤ
リヤ増倍作用が低減し、キヤリヤの増倍は実際上
基板内部だけで起り主として基板材料の特性によ
つて決まるようになる。
第２図の実施態様では制御電極１２が第１図の
補助電極８の機能の一部を受持つ。制御電極１２
の絶縁層６の一つの段を越えて拡がり、制御電極
１２と第一絶縁層を覆う第二絶縁層９の上に補助
電極１３が設けられソースと電気的に結ばれる。
補助電極１３は制御電極１２を部分的に覆うよう
にしてもよい。補助電極１３は制御電極１２より
も基板表面からの間隔が大きい。又補助電極全体
の基板表面からの間隔は領域３から離れるにつれ
て大きくなつている。
補助電極８の機能の一部を受持つ。制御電極１２
の絶縁層６の一つの段を越えて拡がり、制御電極
１２と第一絶縁層を覆う第二絶縁層９の上に補助
電極１３が設けられソースと電気的に結ばれる。
補助電極１３は制御電極１２を部分的に覆うよう
にしてもよい。補助電極１３は制御電極１２より
も基板表面からの間隔が大きい。又補助電極全体
の基板表面からの間隔は領域３から離れるにつれ
て大きくなつている。
第３図の構造は補助電極の一部として電極部分
１５が加えられている点で第２図の構造と異つて
いる。この電極部分１５を設けるため電極１３が
例えば窒化物からなる絶縁層１６で覆われ、その
窒化物絶縁層の上に電極部分１５が例えばアルミ
ニウムの蒸着によつて形成される。電極部分１５
は電極１３と電気的に結まれず。ここでも制御電
極は第１図と同様に他の電極とは別に設け、チヤ
ネル領域５だけを覆い第二領域４と基板領域１と
部分的に重なり合うようにすることができる。補
助電極の機能を受持つ制御電極の残りの部分はソ
ースと電気的に結合する。
１５が加えられている点で第２図の構造と異つて
いる。この電極部分１５を設けるため電極１３が
例えば窒化物からなる絶縁層１６で覆われ、その
窒化物絶縁層の上に電極部分１５が例えばアルミ
ニウムの蒸着によつて形成される。電極部分１５
は電極１３と電気的に結まれず。ここでも制御電
極は第１図と同様に他の電極とは別に設け、チヤ
ネル領域５だけを覆い第二領域４と基板領域１と
部分的に重なり合うようにすることができる。補
助電極の機能を受持つ制御電極の残りの部分はソ
ースと電気的に結合する。
この発明によるデバイスは制御電極が単独で補
助電極の機能を果すように変更することができ
る。この場合デバイスの縁端に続くセルの制御電
極は一つ又は複数の段の上に拡がりセルから離れ
るにつれて基板表面までの間隔を増す。
助電極の機能を果すように変更することができ
る。この場合デバイスの縁端に続くセルの制御電
極は一つ又は複数の段の上に拡がりセルから離れ
るにつれて基板表面までの間隔を増す。
デバイスの縁端に続くセルの第一領域と縁端と
の間に充分広い場所が残されているときは第３図
に示すように基板に保護領域１７を設けてもよ
い。この領域は第一領域３２と同じ導電型とす
る。更に高い電圧が印加されたとき空間電荷領域
が安定化されていない基板側面に達するまで拡が
ることを阻止するため絶縁層の一つの上に電極１
１を設けることができる。この電極は基板表面の
電位即ち実質的にドレン電位＋UDに接続する。
これによつて電極１１の下に負キヤリヤを高い密
度で含む層が形成され空間電荷領域が固定され
る。
の間に充分広い場所が残されているときは第３図
に示すように基板に保護領域１７を設けてもよ
い。この領域は第一領域３２と同じ導電型とす
る。更に高い電圧が印加されたとき空間電荷領域
が安定化されていない基板側面に達するまで拡が
ることを阻止するため絶縁層の一つの上に電極１
１を設けることができる。この電極は基板表面の
電位即ち実質的にドレン電位＋UDに接続する。
これによつて電極１１の下に負キヤリヤを高い密
度で含む層が形成され空間電荷領域が固定され
る。
第１図乃至第３図はこの発明の互に異る実施例
を示す。 １：基板、２：ドレン層、３：第一領域、４：
第二領域、５：チヤネル領域、８，１２，１３，
１５：補助電極。
を示す。 １：基板、２：ドレン層、３：第一領域、４：
第二領域、５：チヤネル領域、８，１２，１３，
１５：補助電極。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型の基板１にプレーナ形にはめ込ま
れた第二導電型の第一領域３と第一領域３にプレ
ーナ形にはめ込まれた第一導電型の第二領域４と
を含み、第一領域３内に基板表面において基板１
と第二領域４を結合するチヤネル領域５が存在
し、基板表面に設けられた絶縁層６の上には少な
くともチヤネル領域５を覆うように制御電極７，
１２が設けられている半導体デバイスにおいて、
デバイスの縁端に続くセルの第一領域３とデバイ
スの縁端との間に少なくとも一つの基板表面に対
して絶縁された補助電極８，１２，１３，１５が
設けられ、この電極は複数の階段状に配置された
断面部分を有し、デバイスの縁端に近い部分は第
一領域３に近い部分に比較して基板表面までの距
離が大きいことを特徴とする半導体デバイス。 ２ 補助電極８が縁端に向かつて階段状に厚さを
増す絶縁層６上に設けられていることを特徴とす
る特許請求の範囲第１項記載の半導体デバイス。 ３ 補助電極が複数の電極部分１３，１５に分割
され、各部分は絶縁層９，１６によつて互いに分
離されていることを特徴とする特許請求の範囲第
１項記載の半導体デバイス。 ４ 補助電極の電極部分１３，１５が部分的に重
なり合つていることを特徴とする特許請求の範囲
第３項記載の半導体デバイス。 ５ 補助電極の電極部分１３，１５が電気的に連
結されていることを特徴とする特許請求の範囲第
３項または第４項記載の半導体デバイス。 ６ 少なくとも第一領域３に最も近い補助電極部
分が制御電極１２を構成していることを特徴とす
る特許請求の範囲第３項、第４項又は第５項記載
の半導体デバイス。 ７ 制御電極１２縁端に向かつて階段状に厚さを
増大している絶縁層上に設けられていることを特
徴とする特許請求の範囲第６項記載の半導体デバ
イス。 ８ 補助電極が電気的にソースと結ばれているこ
とを特徴とする特許請求の範囲第１項乃至第５項
の一つに記載の半導体デバイス。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19803012430 DE3012430A1 (de) | 1980-03-31 | 1980-03-31 | Planare halbleiteranordnung mit erhoehter durchbruchsspannung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56155567A JPS56155567A (en) | 1981-12-01 |
| JPH0319712B2 true JPH0319712B2 (ja) | 1991-03-15 |
Family
ID=6098858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4713081A Granted JPS56155567A (en) | 1980-03-31 | 1981-03-30 | Semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0037115B1 (ja) |
| JP (1) | JPS56155567A (ja) |
| DE (2) | DE3012430A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3040775C2 (de) * | 1980-10-29 | 1987-01-15 | Siemens AG, 1000 Berlin und 8000 München | Steuerbares MIS-Halbleiterbauelement |
| US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
| DE3141203A1 (de) * | 1981-10-16 | 1983-04-28 | Siemens AG, 1000 Berlin und 8000 München | Planares halbleiterbauelement |
| DE3220250A1 (de) * | 1982-05-28 | 1983-12-01 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterbauelement mit planarstruktur |
| KR890004495B1 (ko) * | 1984-11-29 | 1989-11-06 | 가부시끼가이샤 도오시바 | 반도체 장치 |
| GB8624637D0 (en) * | 1986-10-14 | 1986-11-19 | Emi Plc Thorn | Electrical device |
| DE58905356D1 (de) * | 1988-05-11 | 1993-09-30 | Siemens Ag | MOS-Halbleiterbauelement für hohe Sperrspannung. |
| JPH02143566A (ja) * | 1988-11-25 | 1990-06-01 | Toshiba Corp | 二重拡散形絶縁ゲート電界効果トランジスタ |
| DE4042699B4 (de) * | 1989-08-03 | 2007-04-12 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleitereinrichtung |
| DE4024728B4 (de) * | 1989-08-03 | 2004-09-30 | Fuji Electric Co., Ltd., Kawasaki | MOS-Halbleitereinrichtung und Verfahren zu ihrer Herstellung |
| JP2701502B2 (ja) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | 半導体装置 |
| EP0492991B1 (en) * | 1990-12-21 | 1999-06-23 | SILICONIX Incorporated | Method of fabricating double diffused integrated MOSFET cells |
| US5940721A (en) * | 1995-10-11 | 1999-08-17 | International Rectifier Corporation | Termination structure for semiconductor devices and process for manufacture thereof |
| TW344130B (en) | 1995-10-11 | 1998-11-01 | Int Rectifier Corp | Termination structure for semiconductor device and process for its manufacture |
| US5631484A (en) * | 1995-12-26 | 1997-05-20 | Motorola, Inc. | Method of manufacturing a semiconductor device and termination structure |
| JP2002503401A (ja) | 1998-04-08 | 2002-01-29 | シーメンス アクチエンゲゼルシヤフト | プレーナ構造用の高耐圧コーナー部シール体 |
| DE102010035296B4 (de) | 2010-08-25 | 2012-10-31 | X-Fab Semiconductor Foundries Ag | Randabschlussstruktur für Transistoren mit hohen Durchbruchspannungen |
| DE102011115603B4 (de) | 2011-09-27 | 2017-08-17 | X-Fab Semiconductor Foundries Ag | Entwurfsregeln für ein Layout von MOS-Transistoren mit unterschiedlichen Durchbruchspannungen in einer integrierten Schaltung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51126761A (en) * | 1975-04-25 | 1976-11-05 | Sony Corp | Schottky barrier type semi-conductor unit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| UST964009I4 (en) * | 1975-02-06 | 1977-11-01 | High voltage semiconductor structure | |
| US4041519A (en) * | 1975-02-10 | 1977-08-09 | Melen Roger D | Low transient effect switching device and method |
| DE2706623A1 (de) * | 1977-02-16 | 1978-08-17 | Siemens Ag | Mis-fet fuer hohe source-drain-spannungen |
-
1980
- 1980-03-31 DE DE19803012430 patent/DE3012430A1/de not_active Withdrawn
-
1981
- 1981-03-30 EP EP81102396A patent/EP0037115B1/de not_active Expired
- 1981-03-30 DE DE8181102396T patent/DE3171657D1/de not_active Expired
- 1981-03-30 JP JP4713081A patent/JPS56155567A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51126761A (en) * | 1975-04-25 | 1976-11-05 | Sony Corp | Schottky barrier type semi-conductor unit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0037115A1 (de) | 1981-10-07 |
| EP0037115B1 (de) | 1985-08-07 |
| DE3171657D1 (en) | 1985-09-12 |
| DE3012430A1 (de) | 1981-10-08 |
| JPS56155567A (en) | 1981-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9214526B2 (en) | Semiconductor device | |
| JP2781504B2 (ja) | 改良されたブレークダウン電圧特性を有する半導体装置 | |
| US6362505B1 (en) | MOS field-effect transistor with auxiliary electrode | |
| KR100652449B1 (ko) | 횡형 박막 실리콘-온-절연체 ｊｆｅｔ 디바이스 | |
| KR101437701B1 (ko) | 실드 전극과 게이트 전극이 접속된 실드 게이트 트랜치 전계효과 트랜지스터를 형성하는 구조물 및 방법 | |
| US6518127B2 (en) | Trench DMOS transistor having a double gate structure | |
| JPH0319712B2 (ja) | ||
| EP0594177B1 (en) | Vertical MOSFET having trench covered with multilayer gate film | |
| US6825536B2 (en) | Lateral power MOSFET for high switching speeds | |
| US7091573B2 (en) | Power transistor | |
| US8362548B2 (en) | Contact structure for semiconductor device having trench shield electrode and method | |
| KR20010073010A (ko) | 게이트 전극과 전계판 전극을 갖는 횡형 박막실리콘-온-절연체 디바이스 | |
| EP1906453B1 (en) | Power semiconductor device | |
| US11715773B2 (en) | Semiconductor device | |
| US5973338A (en) | Insulated gate type bipolar-transistor | |
| KR100701712B1 (ko) | 수평 박막 ｓｏｉ 디바이스 | |
| US4543596A (en) | Insulated-gate field-effect transistor (IGFET) with injector zone | |
| US4881106A (en) | DV/DT of power MOSFETS | |
| JP6299658B2 (ja) | 絶縁ゲート型スイッチング素子 | |
| US11239358B2 (en) | Semiconductor structure with isolation structures in doped region and fabrication method thereof | |
| JP2019176104A (ja) | スイッチング素子 | |
| US4584593A (en) | Insulated-gate field-effect transistor (IGFET) with charge carrier injection | |
| US7205628B2 (en) | Semiconductor device | |
| US5488241A (en) | Integrated device combining a bipolar transistor and a field effect transistor | |
| JP7390868B2 (ja) | 半導体装置 |