JPS59201462A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59201462A JPS59201462A JP58076437A JP7643783A JPS59201462A JP S59201462 A JPS59201462 A JP S59201462A JP 58076437 A JP58076437 A JP 58076437A JP 7643783 A JP7643783 A JP 7643783A JP S59201462 A JPS59201462 A JP S59201462A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は多結晶シリコン層を抵抗素子として用いた半導
体装置に関し、特に、多結晶シリコン抵抗素子の精度改
性および微細化に係る。
体装置に関し、特に、多結晶シリコン抵抗素子の精度改
性および微細化に係る。
多結晶シリコン層は不純物ドープにより低抵抗化した状
態でダート電極等の配線として用いられる他、不純物を
ドープしない比抵抗（ＷＥの高い状態で抵抗素子として
用いられている。この多結晶シリコン抵抗素子を用いた
半導体装ｌ！’Ｉ’として、例えば第１図の等価回路図
に示すＭＯＳ ｔｇｌ−＋スタディツクメモリーセルの
負荷抵抗Ｒ１１（′を多結晶シリコン抵抗素子で形成し
たものが知られている。この場合、ｆＪ、荷抵抗Ｒ，Ｒ
’を夫々駆動用トランノスタＴ、Ｔ’上に形成でき、ま
だ比較的大きな抵抗値が得られるため、負荷ＭＯ８トラ
ンジスタを用いる場合に比べて高密度化および低消費電
力化を達成できるという利点を有している。
態でダート電極等の配線として用いられる他、不純物を
ドープしない比抵抗（ＷＥの高い状態で抵抗素子として
用いられている。この多結晶シリコン抵抗素子を用いた
半導体装ｌ！’Ｉ’として、例えば第１図の等価回路図
に示すＭＯＳ ｔｇｌ−＋スタディツクメモリーセルの
負荷抵抗Ｒ１１（′を多結晶シリコン抵抗素子で形成し
たものが知られている。この場合、ｆＪ、荷抵抗Ｒ，Ｒ
’を夫々駆動用トランノスタＴ、Ｔ’上に形成でき、ま
だ比較的大きな抵抗値が得られるため、負荷ＭＯ８トラ
ンジスタを用いる場合に比べて高密度化および低消費電
力化を達成できるという利点を有している。
第２図は上記ＭＯ３〜スタディ、クメモリーの駆動用ト
ランジスタ上に形成された多結晶シリコン抵抗素子とそ
の形成方法を示す断１ス６しＩである。同図において、
１は、型シリコンノ、を板である。該、型シリコン基板
表面にはフィールド酸化膜２が形成され、該フィール１
゛酸化膜２で囲まれた素子領域が分離されている。この
素子領域の表層にはｎ＋型のソース領域３およびドレイ
ン領域４が相互に分離して形成されている。これらソー
スおよびドレインｆＲ域３．４間のチャンネル領域上に
は、ダート酸化膜５を介してダート電極６か形成されて
いる。該ダート電極６は不純物ドープによシ低抵抗化さ
れた多結晶シリコン層で形成されている。ダート電極Ｓ
上には層間絶縁膜としてｃｖｐ−ｓｉｏ２膜７が形成さ
れ、該ＣＶＤ−８１０２膜７上にはコンタクトホールを
介してダート電極６に接触した多結晶シリコンパターン
８が形成されている。この多結晶シリコンパターン８は
、ダート電極６とのオーミックコンタクトを得るために
不純物ドープされた領域８０、配線として用いるために
不純物ドープにより低抵抗化した領域８２およびこれら
低抵抗領域Ｊ、ＩＩ２に挾まれた不純物ドープされない
高抵抗領域８３からなっている。そして、この高抵抗領
域８３が多結晶シリコン抵抗素子として機能する。また
、低抵抗領域８２は、その上に図示しない層間絶縁膜を
介して形成されたアルミニウム配線層（図示せず）に接
続されることによシ、電源配線（第１図におけるｖｅｃ
ライン）の一部として用いられる。
ランジスタ上に形成された多結晶シリコン抵抗素子とそ
の形成方法を示す断１ス６しＩである。同図において、
１は、型シリコンノ、を板である。該、型シリコン基板
表面にはフィールド酸化膜２が形成され、該フィール１
゛酸化膜２で囲まれた素子領域が分離されている。この
素子領域の表層にはｎ＋型のソース領域３およびドレイ
ン領域４が相互に分離して形成されている。これらソー
スおよびドレインｆＲ域３．４間のチャンネル領域上に
は、ダート酸化膜５を介してダート電極６か形成されて
いる。該ダート電極６は不純物ドープによシ低抵抗化さ
れた多結晶シリコン層で形成されている。ダート電極Ｓ
上には層間絶縁膜としてｃｖｐ−ｓｉｏ２膜７が形成さ
れ、該ＣＶＤ−８１０２膜７上にはコンタクトホールを
介してダート電極６に接触した多結晶シリコンパターン
８が形成されている。この多結晶シリコンパターン８は
、ダート電極６とのオーミックコンタクトを得るために
不純物ドープされた領域８０、配線として用いるために
不純物ドープにより低抵抗化した領域８２およびこれら
低抵抗領域Ｊ、ＩＩ２に挾まれた不純物ドープされない
高抵抗領域８３からなっている。そして、この高抵抗領
域８３が多結晶シリコン抵抗素子として機能する。また
、低抵抗領域８２は、その上に図示しない層間絶縁膜を
介して形成されたアルミニウム配線層（図示せず）に接
続されることによシ、電源配線（第１図におけるｖｅｃ
ライン）の一部として用いられる。
ところで、上記従来の多結晶シリコン抵抗素子８３の形
成は、不純物ドープされていない多結晶シリコンパター
ン８を形成した後、不純物ドープを行なって低抵抗領域
８□ 、８□を形成して行なわれる。その際、多結晶シ
リコンパターン８をｃｖｎ−ｓｔｏ□膜等の絶縁膜９で
覆い、更に低抵抗配線領域８２とすべき部分を写真蝕刻
法によシ選択的に露出した後、絶縁膜９をマスクとして
不純物を選択的に熱拡散して低抵抗配線領域８□を形成
する。また、このときの熱処理によってｅ −）電極６
から不純物が多結晶シリコンパターン８にしみ出し、こ
れにより低抵抗領域８１が形成される。
成は、不純物ドープされていない多結晶シリコンパター
ン８を形成した後、不純物ドープを行なって低抵抗領域
８□ 、８□を形成して行なわれる。その際、多結晶シ
リコンパターン８をｃｖｎ−ｓｔｏ□膜等の絶縁膜９で
覆い、更に低抵抗配線領域８２とすべき部分を写真蝕刻
法によシ選択的に露出した後、絶縁膜９をマスクとして
不純物を選択的に熱拡散して低抵抗配線領域８□を形成
する。また、このときの熱処理によってｅ −）電極６
から不純物が多結晶シリコンパターン８にしみ出し、こ
れにより低抵抗領域８１が形成される。
上述のように、従来の半導体装置では多結晶シリコンノ
リ−ン８の両端に、ダート電極７とのオーミックコンタ
クトおよび配線として用いるための低抵抗化の必要性か
ら不純物をドーグしていたため、次のような問題を生じ
ていた。
リ−ン８の両端に、ダート電極７とのオーミックコンタ
クトおよび配線として用いるための低抵抗化の必要性か
ら不純物をドーグしていたため、次のような問題を生じ
ていた。
第１に、多結晶シリコン中では不純物の拡散係数が太き
込ため、低抵抗領域８２は拡散マスクとして用すた絶縁
膜９の下に大きく侵入して形成され、また低抵抗領域８
．の拡散長も大きくなる。従って、多結晶シリコン素子
として用いる高抵抗領域８３は、マスク上での設計長よ
多もかなル短かぐなってしまう。この結果、マスク上で
のパターン寸法は不純物の拡散長の分だけ補正を必要と
し、この補正値以下の寸法で多結晶シリコン抵抗素子８
３を形成することはできないから、多結晶シリコン抵抗
素子の微細化は極めて困難である。
込ため、低抵抗領域８２は拡散マスクとして用すた絶縁
膜９の下に大きく侵入して形成され、また低抵抗領域８
．の拡散長も大きくなる。従って、多結晶シリコン素子
として用いる高抵抗領域８３は、マスク上での設計長よ
多もかなル短かぐなってしまう。この結果、マスク上で
のパターン寸法は不純物の拡散長の分だけ補正を必要と
し、この補正値以下の寸法で多結晶シリコン抵抗素子８
３を形成することはできないから、多結晶シリコン抵抗
素子の微細化は極めて困難である。
第２の問題は、多結晶シリコン抵抗素子８３の実効長が
マスク上の設計長よシ短かくなってしまうためＫ、その
抵抗値のみならず電圧−電流特性を高精度で制御できな
いことである。即ち、多結晶シリコン抵抗素子８３はオ
ームの法則に従わない非直線的な電圧−電流特性を有し
、しかもその特性は実効長によって変化する。従って、
従来の半導体装置では所定の特性を有する多結晶シリコ
ン抵抗素子８３を形成するために不純物拡散を精密にコ
ントロールしなければならないといった難かしい問題が
あシ、多結晶シリコン抵抗索子８３の特性を高精度で制
御するのは極めて困難であった。
マスク上の設計長よシ短かくなってしまうためＫ、その
抵抗値のみならず電圧−電流特性を高精度で制御できな
いことである。即ち、多結晶シリコン抵抗素子８３はオ
ームの法則に従わない非直線的な電圧−電流特性を有し
、しかもその特性は実効長によって変化する。従って、
従来の半導体装置では所定の特性を有する多結晶シリコ
ン抵抗素子８３を形成するために不純物拡散を精密にコ
ントロールしなければならないといった難かしい問題が
あシ、多結晶シリコン抵抗索子８３の特性を高精度で制
御するのは極めて困難であった。
本発明は上記事情に鑑みてなされたもので、多結晶シリ
コン抵抗素子の特性を高精度で制御でき、かつその微細
化が可能な半導体装置を提供するものである。
コン抵抗素子の特性を高精度で制御でき、かつその微細
化が可能な半導体装置を提供するものである。
本発明による半導体装置は、半導体素子が形成された半
導体基板上を覆う絶蒜膜と、該絶縁膜上に形成された高
抵抗の多結晶シリコン・やターント、該多結晶シリコン
ノｅターンの多結晶シリコン抵抗素子部分の両側におい
て前記絶縁膜との間に介在された低抵抗物質層とを具備
し、該低抵抗物質層の少なくとも一方が前記絶縁膜に開
孔されたコンタクトホールを介して絶縁膜下の導電層と
オーミックコンタクトしていることを特徴とするもので
ある。
導体基板上を覆う絶蒜膜と、該絶縁膜上に形成された高
抵抗の多結晶シリコン・やターント、該多結晶シリコン
ノｅターンの多結晶シリコン抵抗素子部分の両側におい
て前記絶縁膜との間に介在された低抵抗物質層とを具備
し、該低抵抗物質層の少なくとも一方が前記絶縁膜に開
孔されたコンタクトホールを介して絶縁膜下の導電層と
オーミックコンタクトしていることを特徴とするもので
ある。
本発明における低抵抗物質としては、モリブデン（Ｍｏ
’）、タングステン（Ｗ）等の高触点金属あるいはこ
れらのシリサイドを用いることができる。
’）、タングステン（Ｗ）等の高触点金属あるいはこ
れらのシリサイドを用いることができる。
上記本発明では、多結晶シリコンパターンにおける配線
部分およびオーミックコンタクト部分の必要な低抵抗化
が前記低抵抗物質層によって達成されている。そして、
低抵抗物質層は不純物のように多結晶シリコンパターン
中に大きく拡散したシしないから、多結晶シリコン抵抗
素子のパターン精度を向上することができる。
部分およびオーミックコンタクト部分の必要な低抵抗化
が前記低抵抗物質層によって達成されている。そして、
低抵抗物質層は不純物のように多結晶シリコンパターン
中に大きく拡散したシしないから、多結晶シリコン抵抗
素子のパターン精度を向上することができる。
以下、第３図を参照して本発明の一実施例を説明する。
第３図は本発明を第１図のＭＯ８型スタテイ。
クメモリーに適用した一実施例を示す断面図である。こ
の図は第１図のメモリーセルにおける第２図と同じ部分
を示しておシ、同一部分には同一の参照番号を付しであ
る。即ち、１はＰ型シリコン基板、２はフィールド酸化
膜、３は計型ソース領域、４は計型ドレイン領域、５は
ダート酸化膜、６はタート電極、７はＣＶＤ−８ｉｎ２
膜である。ｃｖＤ−ｓｉｏ□膜７上には金属（Ｍｏ等）
パター／ １１１ ｒ Ｊ Ｊ ２を介して多結晶シ
リコンパターン１２が形成されている。金属・母ターン
１１□はαＤ−８１０２膜７に開孔されたコンタクトホ
ールを介してダート電極６にコンタクトしておシ、この
金属・ぐターン１１１によって多結晶シリコンツクター
ン１２とデート電極６とのオーミ、り接続が達成されて
いる。また、金属パターン１１２は多結晶シリコン／４
ターン１２の配線となるべき部分下に形成されておシ、
該金属・母ターン１１ｚの寄与によシ配線として機能し
得る充分な導電性が与えられている。こうして多結晶シ
リコンパターン１２のうチ、金属ノやターン１１１．１
１２で低抵抗化されていない部分、即ち、図中ｔで示す
長さの部分が高抵抗の多結晶シリコンからなる負荷抵抗
素子Ｒとして機能する。
の図は第１図のメモリーセルにおける第２図と同じ部分
を示しておシ、同一部分には同一の参照番号を付しであ
る。即ち、１はＰ型シリコン基板、２はフィールド酸化
膜、３は計型ソース領域、４は計型ドレイン領域、５は
ダート酸化膜、６はタート電極、７はＣＶＤ−８ｉｎ２
膜である。ｃｖＤ−ｓｉｏ□膜７上には金属（Ｍｏ等）
パター／ １１１ ｒ Ｊ Ｊ ２を介して多結晶シ
リコンパターン１２が形成されている。金属・母ターン
１１□はαＤ−８１０２膜７に開孔されたコンタクトホ
ールを介してダート電極６にコンタクトしておシ、この
金属・ぐターン１１１によって多結晶シリコンツクター
ン１２とデート電極６とのオーミ、り接続が達成されて
いる。また、金属パターン１１２は多結晶シリコン／４
ターン１２の配線となるべき部分下に形成されておシ、
該金属・母ターン１１ｚの寄与によシ配線として機能し
得る充分な導電性が与えられている。こうして多結晶シ
リコンパターン１２のうチ、金属ノやターン１１１．１
１２で低抵抗化されていない部分、即ち、図中ｔで示す
長さの部分が高抵抗の多結晶シリコンからなる負荷抵抗
素子Ｒとして機能する。
上記実施例の半導体装置を製造するには、常法に従って
ＣＶＤ−８ＩＯ２膜７の形成およびコンタクトホールの
開孔までを釣なりた後、まず金属被膜の蒸着およびパタ
ーン精度グを行なって金属７４’ターン１１１，１１２
を形成する。続いて、ＣＶＤ法によシ多結晶シリコン
層を全面に堆積しり後、これをノぞターンニングして多
結晶シリコンパターン１２を形成すればよい。
ＣＶＤ−８ＩＯ２膜７の形成およびコンタクトホールの
開孔までを釣なりた後、まず金属被膜の蒸着およびパタ
ーン精度グを行なって金属７４’ターン１１１，１１２
を形成する。続いて、ＣＶＤ法によシ多結晶シリコン
層を全面に堆積しり後、これをノぞターンニングして多
結晶シリコンパターン１２を形成すればよい。
上記実施例によれば、多結晶シリコン・千ターン１２の
うち高抵抗素子として機能する部分の長さｔが金属パタ
ーン１１１．１１２の／４’ターンニングによって決定
される。そして、′たとえその後に金属と゛多結晶シリ
コンとを合金化するために熱工程を行なったとしても、
金属の多結晶シリコンノ々ターン１２中での横方向への
浸み込みは極めて小さいから無視することができる。
うち高抵抗素子として機能する部分の長さｔが金属パタ
ーン１１１．１１２の／４’ターンニングによって決定
される。そして、′たとえその後に金属と゛多結晶シリ
コンとを合金化するために熱工程を行なったとしても、
金属の多結晶シリコンノ々ターン１２中での横方向への
浸み込みは極めて小さいから無視することができる。
従って、多結晶シリコン抵抗素子の長さｔを高精度で制
御することができる。この結果、上記実施例の半導体装
置では多結晶シリコン抵抗素子の微細化が可能となり、
しかも多結晶シリコン抵抗素子の電圧−電流特性を高精
度で制御することができる。
御することができる。この結果、上記実施例の半導体装
置では多結晶シリコン抵抗素子の微細化が可能となり、
しかも多結晶シリコン抵抗素子の電圧−電流特性を高精
度で制御することができる。
なお、本発明はＭＯ３型スタティックメモリーのみなら
ず、多結晶シリコン抵抗素子を具備した総ての半導体装
置に適用できるものである。
ず、多結晶シリコン抵抗素子を具備した総ての半導体装
置に適用できるものである。
以上詳述したように、本発明によれば多結晶シリコン抵
抗を具備した半導体装置において、その多結晶シリコン
抵抗素子の微細化および高精度化を達成できる等、顕著
な効果が得られるものである。
抗を具備した半導体装置において、その多結晶シリコン
抵抗素子の微細化および高精度化を達成できる等、顕著
な効果が得られるものである。
第１図は多結晶シリコン抵抗素子を負荷抵抗として用い
たＭＯ８型スタティックメモリーのメモリーセルを示す
等価回路図、第２図は従来の１ 半導体装置の断面図
、第３図は本発明の一実施例になる半導体装置の断面図
である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ｎ＋Ｗソース領域、４・・・ｎ型ドレイン領
域、５・・・ｒ−）酸化膜、６・・・ｆ−）電極、７・
・・ＣＶＤ−８ＩＯ□膜、１１１．１１２・・・金属（
ＭＯ，Ｗ等）ノ４ ｐ ７．１２・・・多結晶シリコ
ンハターン。 出願人代理人 弁理土鈴 江 武 彦
たＭＯ８型スタティックメモリーのメモリーセルを示す
等価回路図、第２図は従来の１ 半導体装置の断面図
、第３図は本発明の一実施例になる半導体装置の断面図
である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ｎ＋Ｗソース領域、４・・・ｎ型ドレイン領
域、５・・・ｒ−）酸化膜、６・・・ｆ−）電極、７・
・・ＣＶＤ−８ＩＯ□膜、１１１．１１２・・・金属（
ＭＯ，Ｗ等）ノ４ ｐ ７．１２・・・多結晶シリコ
ンハターン。 出願人代理人 弁理土鈴 江 武 彦
Claims (1)
- 半導体素子が形成された半導体基板上を扱う絶縁膜と、
該絶縁膜上に形成された多結晶シリコンパターンと、該
多結晶シリコンノ９ターンの多結晶シリコン抵抗素子部
分の両側において前記絶縁膜との間に介在された低抵抗
物質層とを具備し、該低抵抗物質層の少なくとも一方が
前記絶縁膜に開孔されたコンタクトホールを介して絶縁
膜上の導電層と電気的に接続していることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076437A JPS59201462A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076437A JPS59201462A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201462A true JPS59201462A (ja) | 1984-11-15 |
Family
ID=13605120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076437A Pending JPS59201462A (ja) | 1983-04-30 | 1983-04-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201462A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131558A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | 半導体装置 |
| JPS61292951A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体集積回路装置の製法 |
-
1983
- 1983-04-30 JP JP58076437A patent/JPS59201462A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131558A (ja) * | 1984-11-30 | 1986-06-19 | Toshiba Corp | 半導体装置 |
| JPS61292951A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体集積回路装置の製法 |
| JPH0466106B2 (ja) * | 1985-06-21 | 1992-10-22 | Hitachi Ltd |
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