JPH07297412A - ピエゾ抵抗素子 - Google Patents
ピエゾ抵抗素子Info
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- JPH07297412A JPH07297412A JP9134994A JP9134994A JPH07297412A JP H07297412 A JPH07297412 A JP H07297412A JP 9134994 A JP9134994 A JP 9134994A JP 9134994 A JP9134994 A JP 9134994A JP H07297412 A JPH07297412 A JP H07297412A
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- Japan
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- layer
- resistance layer
- resistance
- substrate
- semiconductor substrate
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Abstract
(57)【要約】
【目的】 センサ用の抵抗のみを作製した素子単独で温
度補償が可能な構造のピエゾ抵抗素子を提供する。 【構成】 半導体基板１中に抵抗層２を形成し、その上
層もしくは下層の少なくともいずれか一方に、抵抗層２
よりも不純物濃度が高く、抵抗層２に接してｐｎ接合を
形成する不純物層３，４を形成するとともに、その不純
物層３，４に電圧を印加するための電極５G を設けて、
抵抗素子をＪＦＥＴと同じ特性を持つ構造としている。
度補償が可能な構造のピエゾ抵抗素子を提供する。 【構成】 半導体基板１中に抵抗層２を形成し、その上
層もしくは下層の少なくともいずれか一方に、抵抗層２
よりも不純物濃度が高く、抵抗層２に接してｐｎ接合を
形成する不純物層３，４を形成するとともに、その不純
物層３，４に電圧を印加するための電極５G を設けて、
抵抗素子をＪＦＥＴと同じ特性を持つ構造としている。
Description
【０００１】
【産業上の利用分野】本発明は力学量センサに利用され
るピエゾ抵抗素子に関する。
るピエゾ抵抗素子に関する。
【０００２】
【従来の技術】ピエゾ抵抗素子としては、従来、基板
（例えばシリコン単結晶基板）表面に、拡散法あるいは
イオン注入法によって不純物を添加することによって、
基板の表面に抵抗層を形成した、いわゆる拡散型ピエゾ
抵抗素子がある。
（例えばシリコン単結晶基板）表面に、拡散法あるいは
イオン注入法によって不純物を添加することによって、
基板の表面に抵抗層を形成した、いわゆる拡散型ピエゾ
抵抗素子がある。
【０００３】
【発明が解決しようとする課題】ところで、この種の拡
散型ピエゾ抵抗素子においては、その温度係数が大きい
ため単体で使用すると、周囲の温度によって抵抗値が変
化し測定誤差を生じるという問題がある。そのため、セ
ンサ用の抵抗と、この抵抗と同一条件で同一基板上に作
製した温度補償用のダミー抵抗とを組み合わせて使用す
る必要があり、このことが、素子の微細化・集積化をは
かる上での妨げとなっている。また、作製したセンサ用
の抵抗と温度補償用の抵抗との温度係数が異なる場合に
は温度補償が不可能となり、この場合、外部に温度補償
用の回路を増設する必要があって作製工程が複雑にな
る。
散型ピエゾ抵抗素子においては、その温度係数が大きい
ため単体で使用すると、周囲の温度によって抵抗値が変
化し測定誤差を生じるという問題がある。そのため、セ
ンサ用の抵抗と、この抵抗と同一条件で同一基板上に作
製した温度補償用のダミー抵抗とを組み合わせて使用す
る必要があり、このことが、素子の微細化・集積化をは
かる上での妨げとなっている。また、作製したセンサ用
の抵抗と温度補償用の抵抗との温度係数が異なる場合に
は温度補償が不可能となり、この場合、外部に温度補償
用の回路を増設する必要があって作製工程が複雑にな
る。
【０００４】本発明はそのような事情に鑑みてなされた
もので、その目的とするところは、センサ用の抵抗のみ
を作製した素子単独で温度補償が可能な構造のピエゾ抵
抗素子を提供することにある。
もので、その目的とするところは、センサ用の抵抗のみ
を作製した素子単独で温度補償が可能な構造のピエゾ抵
抗素子を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のピエゾ抵抗素子は、実施例に対応する図
１，図２に示すように、半導体基板１中にこの基板とは
導電型が異なる抵抗層２が形成され、その抵抗層２の上
層もしくは下層の少なくともいずれか一方に、この抵抗
層２に対し不純物濃度が高く、かつ、当該抵抗層２に接
してｐｎ接合を形成する不純物層（ゲート）３，４が形
成されているとともに、半導体基板１の表面には、抵抗
層２の両端部にそれぞれ導通する電極６D,６S と、不純
物層３，４に導通する電極６G が形成されていることに
よって特徴づけられる。
め、本発明のピエゾ抵抗素子は、実施例に対応する図
１，図２に示すように、半導体基板１中にこの基板とは
導電型が異なる抵抗層２が形成され、その抵抗層２の上
層もしくは下層の少なくともいずれか一方に、この抵抗
層２に対し不純物濃度が高く、かつ、当該抵抗層２に接
してｐｎ接合を形成する不純物層（ゲート）３，４が形
成されているとともに、半導体基板１の表面には、抵抗
層２の両端部にそれぞれ導通する電極６D,６S と、不純
物層３，４に導通する電極６G が形成されていることに
よって特徴づけられる。
【０００６】
【作用】半導体基板１の深さ方向の不純物濃度分布を例
えば図２に示す分布とすると、これらの抵抗層２と不純
物層３及び４で構成される素子は、抵抗層２をチャンネ
ルと見做せば、接合型電界効果トランジスタ（ＪＦＥ
Ｔ）と同等な構造の素子として扱うことができる。
えば図２に示す分布とすると、これらの抵抗層２と不純
物層３及び４で構成される素子は、抵抗層２をチャンネ
ルと見做せば、接合型電界効果トランジスタ（ＪＦＥ
Ｔ）と同等な構造の素子として扱うことができる。
【０００７】ここで、ＪＦＥＴでは、ゲート電圧を適当
な値に設定すれば、チャンネル部の抵抗値の温度係数を
小さくできる。これは、素子温度が高いとチャンネル部
の抵抗率は大きくなるが、素子温度が高くなると基板か
らのびる空乏層の厚さが減少してチャンネル領域の電流
が流れる面積が大きくなるため、これら二つの現象が相
殺され、結果としてチャンネル領域の抵抗値の温度係数
が小さくなることによる。
な値に設定すれば、チャンネル部の抵抗値の温度係数を
小さくできる。これは、素子温度が高いとチャンネル部
の抵抗率は大きくなるが、素子温度が高くなると基板か
らのびる空乏層の厚さが減少してチャンネル領域の電流
が流れる面積が大きくなるため、これら二つの現象が相
殺され、結果としてチャンネル領域の抵抗値の温度係数
が小さくなることによる。
【０００８】そこで、このようなＪＦＥＴの特性を利用
して、本発明のピエゾ抵抗素子ではＪＦＥＴのゲートに
相当する基板バイアス及びドレン電圧に相当する駆動電
圧を適当な値で使用することにより、抵抗層２の温度係
数を小さくする。
して、本発明のピエゾ抵抗素子ではＪＦＥＴのゲートに
相当する基板バイアス及びドレン電圧に相当する駆動電
圧を適当な値で使用することにより、抵抗層２の温度係
数を小さくする。
【０００９】
【実施例】本発明の実施例を、以下、図面に基づいて説
明する。図１(a) 及び(b) は本発明実施例の構造を模式
的に示す図である。また、図２は、その実施例の基板１
の深さ方向の不純物濃度分布を示す図である。
明する。図１(a) 及び(b) は本発明実施例の構造を模式
的に示す図である。また、図２は、その実施例の基板１
の深さ方向の不純物濃度分布を示す図である。
【００１０】半導体基板１には、所定深さ位置に埋め込
み抵抗層２が形成されており、この埋め込み抵抗層２の
上層及び下層には、それぞれゲート３及び４が形成され
ている。
み抵抗層２が形成されており、この埋め込み抵抗層２の
上層及び下層には、それぞれゲート３及び４が形成され
ている。
【００１１】また、半導体基板１には、埋め込み抵抗層
２の両端にそれぞれオーミック接触するコンタクト拡散
層５D,５S が形成され、さらに、ゲート３及び４の双方
にオーミック接触するコンタクト拡散層５G が形成され
ており、これらの各拡散層５D,５S 及び５G に、それぞ
れオーミック接触する電極６D,６S 及び６G が基板１の
表面に形成されている。
２の両端にそれぞれオーミック接触するコンタクト拡散
層５D,５S が形成され、さらに、ゲート３及び４の双方
にオーミック接触するコンタクト拡散層５G が形成され
ており、これらの各拡散層５D,５S 及び５G に、それぞ
れオーミック接触する電極６D,６S 及び６G が基板１の
表面に形成されている。
【００１２】そして、以上の構造において、埋め込み抵
抗層２の導電型はｐ型で、半導体基板１及びゲート３，
４（ともにｎ型）に対して逆の導電型となっており、さ
らに図２に示すように、埋め込み抵抗層２のキャリア濃
度は、この抵抗層２の上層及び下層のゲート３及び４に
対して低い値に設定されている。従って、埋め込み抵抗
層２をチャンネルと見做すと、この図１に示す構造は、
一般的なＪＦＥＴと同じような特性をもつ素子として扱
うことができる。
抗層２の導電型はｐ型で、半導体基板１及びゲート３，
４（ともにｎ型）に対して逆の導電型となっており、さ
らに図２に示すように、埋め込み抵抗層２のキャリア濃
度は、この抵抗層２の上層及び下層のゲート３及び４に
対して低い値に設定されている。従って、埋め込み抵抗
層２をチャンネルと見做すと、この図１に示す構造は、
一般的なＪＦＥＴと同じような特性をもつ素子として扱
うことができる。
【００１３】なお、各層の導電型は上記の逆、すなわち
半導体基板１及びゲート３，４がｐ型で、埋め込み抵抗
層２がｎ型であってもよい。次に、図１に示した構造の
ピエゾ抵抗素子を作製する手順の例を、以下、図３及び
図４に示す工程 (1)〜(7) を参照して説明する。なお、
(1)〜(7) の各図は図１(b) の一点鎖線と直交する面で
展開して示す模式的断面図である。
半導体基板１及びゲート３，４がｐ型で、埋め込み抵抗
層２がｎ型であってもよい。次に、図１に示した構造の
ピエゾ抵抗素子を作製する手順の例を、以下、図３及び
図４に示す工程 (1)〜(7) を参照して説明する。なお、
(1)〜(7) の各図は図１(b) の一点鎖線と直交する面で
展開して示す模式的断面図である。
【００１４】(1) ：基板１としてシリコン単結晶基板
〔ｎ型（１００）２−３Ω・cm〕を使用する。 (2) ：基板１に、熱酸化処理〔1100℃,wetＯ2;35min, d
ryＯ2;5min〕を施して酸化膜ＳｉＯ2 を形成し、次い
で、フォトリソグラフィ・ＳｉＯ2 エッチングにより酸
化膜の窓あけを行った後、Ｐをプリデポジッションし、
そのＰを温度1000℃で30min; wetＯ2 の熱処理によりド
ライブインして基板１中にコンタクト拡散層ｎ+ （ゲー
トコンタクト用）を形成する。
〔ｎ型（１００）２−３Ω・cm〕を使用する。 (2) ：基板１に、熱酸化処理〔1100℃,wetＯ2;35min, d
ryＯ2;5min〕を施して酸化膜ＳｉＯ2 を形成し、次い
で、フォトリソグラフィ・ＳｉＯ2 エッチングにより酸
化膜の窓あけを行った後、Ｐをプリデポジッションし、
そのＰを温度1000℃で30min; wetＯ2 の熱処理によりド
ライブインして基板１中にコンタクト拡散層ｎ+ （ゲー
トコンタクト用）を形成する。
【００１５】(3) ：フォトリソグラフィ・ＳｉＯ2 エッ
チングにより酸化膜の窓あけを行った後、Ｂをプリデポ
ジッション〔1050℃〕し、そのＢを温度1000℃で20min;
wetＯ2 の熱処理によりドライブインして基板１中にコ
ンタクト拡散層ｐ+ （抵抗層コンタクト用）を形成す
る。
チングにより酸化膜の窓あけを行った後、Ｂをプリデポ
ジッション〔1050℃〕し、そのＢを温度1000℃で20min;
wetＯ2 の熱処理によりドライブインして基板１中にコ
ンタクト拡散層ｐ+ （抵抗層コンタクト用）を形成す
る。
【００１６】(4) ：フォトリソグラフィによりゲートを
形成する領域に相応する部分以外をフォトレジスト膜７
で覆った状態で、高エネルギイオン注入〔Ｐ;2.8Ｍｅ
Ｖ，ドーズ量 1.0×1013/cm2〕を行って最下層のゲート
４を形成する。
形成する領域に相応する部分以外をフォトレジスト膜７
で覆った状態で、高エネルギイオン注入〔Ｐ;2.8Ｍｅ
Ｖ，ドーズ量 1.0×1013/cm2〕を行って最下層のゲート
４を形成する。
【００１７】(5) ：フォトリソグラフィにより抵抗層を
形成する領域に相応する部分以外をフォトレジスト膜８
で覆った状態で、高エネルギイオン注入〔Ｂ;500ｋｅ
Ｖ，ドーズ量 3.0×1012/cm2＋ 680ｋｅＶ，ドーズ量
3.0×1012/cm2〕を行って、ゲート４の上層に埋め込み
抵抗層２を形成する。
形成する領域に相応する部分以外をフォトレジスト膜８
で覆った状態で、高エネルギイオン注入〔Ｂ;500ｋｅ
Ｖ，ドーズ量 3.0×1012/cm2＋ 680ｋｅＶ，ドーズ量
3.0×1012/cm2〕を行って、ゲート４の上層に埋め込み
抵抗層２を形成する。
【００１８】(6) ：フォトリソグラフィによりゲートを
形成する領域に相応する部分以外をフォトレジスト膜９
で覆った状態で、イオン注入〔Ｐ;150ｋｅＶ，ドーズ量
3.0×1013/cm2〕を行ってゲート３を埋め込み抵抗層２
の上層に形成する。この後、アニール〔1000℃;30min,i
n Ｎ2 〕を施す。
形成する領域に相応する部分以外をフォトレジスト膜９
で覆った状態で、イオン注入〔Ｐ;150ｋｅＶ，ドーズ量
3.0×1013/cm2〕を行ってゲート３を埋め込み抵抗層２
の上層に形成する。この後、アニール〔1000℃;30min,i
n Ｎ2 〕を施す。
【００１９】(7) ：フォトリソグラフィ・ＳｉＯ2 エッ
チングによりｎ+ 層及びｐ+ 層に対応する位置にそれぞ
れコンタクトホールを形成し、この状態でスパッタリン
グによりＡl を積層し、その積層膜を、フォトリソグラ
フィ・Ａl エッチングによりパターニングして各層に導
通する電極６G 及び６D(６S)を形成する。この後、シン
タリング〔 400℃;10min, inＮ2 〕を施す。
チングによりｎ+ 層及びｐ+ 層に対応する位置にそれぞ
れコンタクトホールを形成し、この状態でスパッタリン
グによりＡl を積層し、その積層膜を、フォトリソグラ
フィ・Ａl エッチングによりパターニングして各層に導
通する電極６G 及び６D(６S)を形成する。この後、シン
タリング〔 400℃;10min, inＮ2 〕を施す。
【００２０】ここで、以上の工程 (1)〜(7) により作製
したデバイスのキャリア濃度分布を測定したところ、埋
め込み抵抗層２のキャリア濃度が 2×1016/cm3 程度
で、また、この埋め込み抵抗層２は基板表面から深さ0.
25μｍ〜1.25μｍの範囲に分布する層であることが確認
できた。
したデバイスのキャリア濃度分布を測定したところ、埋
め込み抵抗層２のキャリア濃度が 2×1016/cm3 程度
で、また、この埋め込み抵抗層２は基板表面から深さ0.
25μｍ〜1.25μｍの範囲に分布する層であることが確認
できた。
【００２１】また、以上の工程により図１(b) に示す形
状寸法のテストデバイスを作製し、そのテストデバイス
にゲート電圧を印加し、その電圧を変化させた場合と、
ゲート電圧を印加しない場合について、それぞれドレン
電流の温度特性を測定したところ、図５の線図に示すよ
うに、ゲート電圧を印加することにより、デバイスに温
度変化があってもドレン電流の変動は少なくなること、
すなわち埋め込み抵抗層２の温度係数を小さくできるこ
とが確認できた。
状寸法のテストデバイスを作製し、そのテストデバイス
にゲート電圧を印加し、その電圧を変化させた場合と、
ゲート電圧を印加しない場合について、それぞれドレン
電流の温度特性を測定したところ、図５の線図に示すよ
うに、ゲート電圧を印加することにより、デバイスに温
度変化があってもドレン電流の変動は少なくなること、
すなわち埋め込み抵抗層２の温度係数を小さくできるこ
とが確認できた。
【００２２】さらに、同じテストデバイスについて、荷
重に対する抵抗値変化を測定したところ、図６の線図に
示す結果が得られ、この測定結果から、先の工程 (1)〜
(7)で作製した素子、つまりＪＦＥＴと同等な構造を採
用したピエゾ抵抗素子が、センサとして正確に動作する
とが確認できた。
重に対する抵抗値変化を測定したところ、図６の線図に
示す結果が得られ、この測定結果から、先の工程 (1)〜
(7)で作製した素子、つまりＪＦＥＴと同等な構造を採
用したピエゾ抵抗素子が、センサとして正確に動作する
とが確認できた。
【００２３】なお、以上の実施例では、埋め込み抵抗層
２の上層及び下層のゲート３及び４の双方の不純物濃度
を、埋め込み抵抗層２に対して高くしているが、これに
限られることなく、上層または下層のいずれか一方のゲ
ート３または４の不純物濃度が、埋め込み抵抗層２に対
して高い値であれば、本発明は実施可能である。
２の上層及び下層のゲート３及び４の双方の不純物濃度
を、埋め込み抵抗層２に対して高くしているが、これに
限られることなく、上層または下層のいずれか一方のゲ
ート３または４の不純物濃度が、埋め込み抵抗層２に対
して高い値であれば、本発明は実施可能である。
【００２４】また、本発明は、基板の表面層に拡散抵抗
層を形成した構造のピエゾ抵抗素子にも適用できる。こ
の場合、抵抗層の下層に不純物濃度が高いゲートを形成
した２層構造により、先の実施例と同様な効果を達成で
きる。
層を形成した構造のピエゾ抵抗素子にも適用できる。こ
の場合、抵抗層の下層に不純物濃度が高いゲートを形成
した２層構造により、先の実施例と同様な効果を達成で
きる。
【００２５】ここで、本発明のピエゾ抵抗素子の用途と
しては、ダイアフラムを利用した構造の圧力センサある
いはドラッグ力型または差圧型フローセンサ、また、Ｓ
ｉカンチレバーを利用した構造の加速度センサまたは振
動センサなどが挙げられる。さらに、本発明のピエゾ抵
抗素子をアレイ状に配置すれば触覚センサも構築でき
る。さらにまた、本発明のピエゾ抵抗素子は、例えばロ
ードセルなどの機械構造物の歪量を検出するセンサとし
ても利用できる。
しては、ダイアフラムを利用した構造の圧力センサある
いはドラッグ力型または差圧型フローセンサ、また、Ｓ
ｉカンチレバーを利用した構造の加速度センサまたは振
動センサなどが挙げられる。さらに、本発明のピエゾ抵
抗素子をアレイ状に配置すれば触覚センサも構築でき
る。さらにまた、本発明のピエゾ抵抗素子は、例えばロ
ードセルなどの機械構造物の歪量を検出するセンサとし
ても利用できる。
【００２６】
【発明の効果】以上説明したように、本発明のピエゾ抵
抗素子によれば、半導体基板中に基板とは導電型が異な
る抵抗層を形成し、その上層もしくは下層の少なくとも
いずれか一方に、抵抗層よりも不純物濃度が高く、抵抗
層に接してｐｎ接合を形成する不純物層を形成するとと
もに、その不純物層に電圧を印加するための電極を設け
て、抵抗素子をＪＦＥＴと同じ特性を持つ構造としたの
で、抵抗層の温度係数を小さくすることが可能となり、
その結果、センサ用の抵抗素子単独での温度補償が可能
になる。
抗素子によれば、半導体基板中に基板とは導電型が異な
る抵抗層を形成し、その上層もしくは下層の少なくとも
いずれか一方に、抵抗層よりも不純物濃度が高く、抵抗
層に接してｐｎ接合を形成する不純物層を形成するとと
もに、その不純物層に電圧を印加するための電極を設け
て、抵抗素子をＪＦＥＴと同じ特性を持つ構造としたの
で、抵抗層の温度係数を小さくすることが可能となり、
その結果、センサ用の抵抗素子単独での温度補償が可能
になる。
【００２７】なお、本発明のピエゾ抵抗素子において
は、抵抗層の不純物濃度を低く設定でき、これによりピ
エゾ抵抗係数が大きくなるので、本発明のピエゾ抵抗素
子を利用することにより高感度のセンサを作製すること
が可能になる。
は、抵抗層の不純物濃度を低く設定でき、これによりピ
エゾ抵抗係数が大きくなるので、本発明のピエゾ抵抗素
子を利用することにより高感度のセンサを作製すること
が可能になる。
【図１】本発明実施例の構造図
【図２】その実施例の半導体基板１の深さ方向のキャリ
ア濃度分布を示す図
ア濃度分布を示す図
【図３】本発明実施例の作製方法の手順を説明する図
【図４】同じく手順の説明図
【図５】その図３，図４の手順で作製した抵抗素子の温
度特性の測定結果を示す図
度特性の測定結果を示す図
【図６】同じく抵抗素子の荷重に対する抵抗値変化の測
定結果を示す図
定結果を示す図
【符号の説明】 １ 半導体基板 ２ 埋め込み抵抗層 ３，４ ゲート（不純物層） ５D,５S,５G コンタクト拡散層 ６D,６S,６G 電極
Claims (1)
- 【請求項１】 半導体基板中にこの基板とは導電型が異
なる抵抗層が形成され、その抵抗層の上層もしくは下層
の少なくともいずれか一方に、この抵抗層に対し不純物
濃度が高く、かつ、当該抵抗層に接してｐｎ接合を形成
する不純物層が形成されているとともに、上記半導体基
板の表面には、上記抵抗層の両端部にそれぞれ導通する
電極と、上記不純物層に導通する電極が形成されてなる
ピエゾ抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134994A JPH07297412A (ja) | 1994-04-28 | 1994-04-28 | ピエゾ抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9134994A JPH07297412A (ja) | 1994-04-28 | 1994-04-28 | ピエゾ抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297412A true JPH07297412A (ja) | 1995-11-10 |
Family
ID=14023934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9134994A Pending JPH07297412A (ja) | 1994-04-28 | 1994-04-28 | ピエゾ抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297412A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527515A (ja) * | 2003-07-08 | 2007-09-27 | ナショナル ユニヴァーシティ オブ シンガポール | 接触型圧力センサおよびその製造方法 |
| JP2009266928A (ja) * | 2008-04-23 | 2009-11-12 | Yamaha Corp | Ｍｅｍｓおよびｍｅｍｓ製造方法 |
| WO2018131170A1 (ja) * | 2017-01-16 | 2018-07-19 | 株式会社村田製作所 | 歪抵抗素子、力学量検知センサおよびマイクロフォン |
-
1994
- 1994-04-28 JP JP9134994A patent/JPH07297412A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007527515A (ja) * | 2003-07-08 | 2007-09-27 | ナショナル ユニヴァーシティ オブ シンガポール | 接触型圧力センサおよびその製造方法 |
| JP2009266928A (ja) * | 2008-04-23 | 2009-11-12 | Yamaha Corp | Ｍｅｍｓおよびｍｅｍｓ製造方法 |
| WO2018131170A1 (ja) * | 2017-01-16 | 2018-07-19 | 株式会社村田製作所 | 歪抵抗素子、力学量検知センサおよびマイクロフォン |
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