JPH0563144A - 薄膜抵抗素子をもつ半導体集積回路装置 - Google Patents
薄膜抵抗素子をもつ半導体集積回路装置Info
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- JPH0563144A JPH0563144A JP24657391A JP24657391A JPH0563144A JP H0563144 A JPH0563144 A JP H0563144A JP 24657391 A JP24657391 A JP 24657391A JP 24657391 A JP24657391 A JP 24657391A JP H0563144 A JPH0563144 A JP H0563144A
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Abstract
(57)【要約】
【目的】 高抵抗多結晶シリコン膜の抵抗率を場所的に
一様にする。 【構成】 フィールド酸化膜６上に多結晶シリコン膜の
高抵抗領域８とその両端のコンタクト用低抵抗領域１０
とからなる薄膜抵抗素子が形成されている。抵抗素子上
には層間絶縁膜１８が形成され、両端の低抵抗領域１０
上には層間絶縁膜１８にコンタクトホール２０が開けら
れ、コンタクトホール２０を介して低抵抗領域１０と接
続されるメタル配線２２が形成されている。高抵抗領域
８を覆うようにメタル配線２２と同時に形成されたメタ
ル膜２４が形成されており、メタル膜２４は高抵抗領域
８から低抵抗領域１０に及んで形成されており、高抵抗
領域８の全てを覆っている。
一様にする。 【構成】 フィールド酸化膜６上に多結晶シリコン膜の
高抵抗領域８とその両端のコンタクト用低抵抗領域１０
とからなる薄膜抵抗素子が形成されている。抵抗素子上
には層間絶縁膜１８が形成され、両端の低抵抗領域１０
上には層間絶縁膜１８にコンタクトホール２０が開けら
れ、コンタクトホール２０を介して低抵抗領域１０と接
続されるメタル配線２２が形成されている。高抵抗領域
８を覆うようにメタル配線２２と同時に形成されたメタ
ル膜２４が形成されており、メタル膜２４は高抵抗領域
８から低抵抗領域１０に及んで形成されており、高抵抗
領域８の全てを覆っている。
Description
【０００１】
【産業上の利用分野】本発明は多結晶シリコンの薄膜抵
抗素子をもつ半導体集積回路装置に関するものである。
抗素子をもつ半導体集積回路装置に関するものである。
【０００２】
【従来の技術】半導体集積回路装置で薄膜抵抗として高
抵抗多結晶シリコン膜（層抵抗が１〜１００ＫΩ）が用
いられている。この高抵抗多結晶シリコン膜は、ＣＶＤ
（化学的蒸着法）により、多結晶シリコン膜を酸化膜上
に堆積し、不純物をイオン注入や堆積により所定濃度に
導入して作成される（例えば特開昭４９−７３０７５号
公報参照）。この高抵抗多結晶シリコン膜は、半導体集
積回路装置においては面積の小さい抵抗素子を形成する
ことができ、また拡散抵抗に比べて基板電位の影響が少
ない抵抗素子が得られる点で優れている。
抵抗多結晶シリコン膜（層抵抗が１〜１００ＫΩ）が用
いられている。この高抵抗多結晶シリコン膜は、ＣＶＤ
（化学的蒸着法）により、多結晶シリコン膜を酸化膜上
に堆積し、不純物をイオン注入や堆積により所定濃度に
導入して作成される（例えば特開昭４９−７３０７５号
公報参照）。この高抵抗多結晶シリコン膜は、半導体集
積回路装置においては面積の小さい抵抗素子を形成する
ことができ、また拡散抵抗に比べて基板電位の影響が少
ない抵抗素子が得られる点で優れている。
【０００３】
【発明が解決しようとする課題】高抵抗多結晶シリコン
膜による薄膜抵抗素子では、その上にＰＳＧ膜などの層
間絶縁膜を挾んでメタル配線が配置されることがある。
しかし、メタル配線直下の高抵抗多結晶シリコン膜の抵
抗率がメタル膜で覆われていない高抵抗多結晶シリコン
膜の抵抗率と異なる現象が起こる場合がある。その結
果、そのような抵抗素子を分割抵抗に用いている場合に
は分割抵抗比が設計値と異なってくる。多結晶シリコン
膜の高抵抗素子の抵抗値が変化するのは、メタル膜のな
い領域ではメタル膜のドライエッチングや、アッシャー
のラジカルイオン、又はメタル膜のアロイ処理における
水素効果により高抵抗多結晶シリコン膜のトラップ密度
が小さくなり、抵抗率が下がるが、メタル膜のある領域
ではメタル膜のシールド効果により高抵抗多結晶シリコ
ン膜の抵抗率が下がらないためである。
膜による薄膜抵抗素子では、その上にＰＳＧ膜などの層
間絶縁膜を挾んでメタル配線が配置されることがある。
しかし、メタル配線直下の高抵抗多結晶シリコン膜の抵
抗率がメタル膜で覆われていない高抵抗多結晶シリコン
膜の抵抗率と異なる現象が起こる場合がある。その結
果、そのような抵抗素子を分割抵抗に用いている場合に
は分割抵抗比が設計値と異なってくる。多結晶シリコン
膜の高抵抗素子の抵抗値が変化するのは、メタル膜のな
い領域ではメタル膜のドライエッチングや、アッシャー
のラジカルイオン、又はメタル膜のアロイ処理における
水素効果により高抵抗多結晶シリコン膜のトラップ密度
が小さくなり、抵抗率が下がるが、メタル膜のある領域
ではメタル膜のシールド効果により高抵抗多結晶シリコ
ン膜の抵抗率が下がらないためである。
【０００４】このように、高抵抗多結晶シリコン膜上の
メタル膜パターンがメタル配線という形で不均一に存在
するため、高抵抗多結晶シリコン膜の抵抗率が一様にな
らない問題が生じる。本発明は高抵抗多結晶シリコン膜
の抵抗率を場所的に一様にすることにより、設計値通り
の分割抵抗比などを得ることのできる薄膜抵抗素子をも
つ半導体集積回路装置を提供することを目的とするもの
である。
メタル膜パターンがメタル配線という形で不均一に存在
するため、高抵抗多結晶シリコン膜の抵抗率が一様にな
らない問題が生じる。本発明は高抵抗多結晶シリコン膜
の抵抗率を場所的に一様にすることにより、設計値通り
の分割抵抗比などを得ることのできる薄膜抵抗素子をも
つ半導体集積回路装置を提供することを目的とするもの
である。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置に含まれる薄膜抵抗素子は、多結晶シリコン膜に不
純物が導入されて抵抗率が調整され、パターン化されて
高抵抗領域が形成されており、その高抵抗領域上が層間
絶縁膜を介してメタル膜で覆われている。好ましい態様
では、高抵抗領域上を覆うメタル膜は高抵抗領域につな
がるコンタクト用低抵抗領域にまで及び、高抵抗領域を
全て覆っている。また、他の好ましい態様では、薄膜抵
抗素子とメタル膜の間に設けられた層間絶縁膜は、不純
物が導入されていないシリコン酸化膜と、その上に形成
されて不純物が導入されたシリコン酸化膜とからなる二
層構造となっている。
装置に含まれる薄膜抵抗素子は、多結晶シリコン膜に不
純物が導入されて抵抗率が調整され、パターン化されて
高抵抗領域が形成されており、その高抵抗領域上が層間
絶縁膜を介してメタル膜で覆われている。好ましい態様
では、高抵抗領域上を覆うメタル膜は高抵抗領域につな
がるコンタクト用低抵抗領域にまで及び、高抵抗領域を
全て覆っている。また、他の好ましい態様では、薄膜抵
抗素子とメタル膜の間に設けられた層間絶縁膜は、不純
物が導入されていないシリコン酸化膜と、その上に形成
されて不純物が導入されたシリコン酸化膜とからなる二
層構造となっている。
【０００６】
【実施例】図１は一実施例を表わし、（Ａ）は要部断面
図（Ｂ）はその薄膜抵抗素子部分の要部拡大平面図であ
る。配線が多層に形成されることがあるが、多層配線や
パッシベーション膜の図示は省略されている。Ｎ形シリ
コン基板にフィールドドープ層４とフィールド酸化膜６
により分離されて活性領域が形成され、活性領域には一
例としてＰ型ＭＯＳトランジスタが形成され、フィール
ド酸化膜上には薄膜抵抗素子が形成されている。薄膜抵
抗素子が基板へ影響を与えないように、フィールド酸化
膜６は１００００Å程度の厚さに形成され、特に、実施
例のようなＭＯＳ型集積回路においては寄生トランジス
タが動作しないようにフィールド酸化膜６の下のシリコ
ン基板表面にフィールドドープ層４が形成されているの
が好ましい。
図（Ｂ）はその薄膜抵抗素子部分の要部拡大平面図であ
る。配線が多層に形成されることがあるが、多層配線や
パッシベーション膜の図示は省略されている。Ｎ形シリ
コン基板にフィールドドープ層４とフィールド酸化膜６
により分離されて活性領域が形成され、活性領域には一
例としてＰ型ＭＯＳトランジスタが形成され、フィール
ド酸化膜上には薄膜抵抗素子が形成されている。薄膜抵
抗素子が基板へ影響を与えないように、フィールド酸化
膜６は１００００Å程度の厚さに形成され、特に、実施
例のようなＭＯＳ型集積回路においては寄生トランジス
タが動作しないようにフィールド酸化膜６の下のシリコ
ン基板表面にフィールドドープ層４が形成されているの
が好ましい。
【０００７】薄膜抵抗素子部分では、フィールド酸化膜
６上に多結晶シリコン膜の高抵抗領域８とその両端のコ
ンタクト用低抵抗領域１０とからなる薄膜抵抗素子が形
成されている。高抵抗領域８及び低抵抗領域１０は厚さ
が３５００〜４０００Åの多結晶シリコン膜からなり、
高抵抗領域８には２．５×１０14／ｃｍ2程度の不純
物、例えばリンが導入されて、層抵抗が約１０ｋΩに調
整されている。低抵抗領域１０は多結晶シリコン膜に例
えばリンが堆積されて拡散し、層抵抗が２０〜５０Ωに
調整されている。薄膜抵抗素子上には層間絶縁膜１８が
形成され、両端の低抵抗領域１０上には層間絶縁膜１８
にコンタクトホール２０が開けられ、コンタクトホール
２０を介して低抵抗領域１０と接続されるメタル配線２
２が形成されている。薄膜抵抗素子の高抵抗領域８を覆
うようにメタル配線２２と同時に形成されたメタル膜２
４が形成されており、メタル膜２４は高抵抗領域８から
低抵抗領域１０に及んで形成されており、高抵抗領域８
の全てを覆っている。メタル膜２４は例えばＧＮＤへ接
続される。
６上に多結晶シリコン膜の高抵抗領域８とその両端のコ
ンタクト用低抵抗領域１０とからなる薄膜抵抗素子が形
成されている。高抵抗領域８及び低抵抗領域１０は厚さ
が３５００〜４０００Åの多結晶シリコン膜からなり、
高抵抗領域８には２．５×１０14／ｃｍ2程度の不純
物、例えばリンが導入されて、層抵抗が約１０ｋΩに調
整されている。低抵抗領域１０は多結晶シリコン膜に例
えばリンが堆積されて拡散し、層抵抗が２０〜５０Ωに
調整されている。薄膜抵抗素子上には層間絶縁膜１８が
形成され、両端の低抵抗領域１０上には層間絶縁膜１８
にコンタクトホール２０が開けられ、コンタクトホール
２０を介して低抵抗領域１０と接続されるメタル配線２
２が形成されている。薄膜抵抗素子の高抵抗領域８を覆
うようにメタル配線２２と同時に形成されたメタル膜２
４が形成されており、メタル膜２４は高抵抗領域８から
低抵抗領域１０に及んで形成されており、高抵抗領域８
の全てを覆っている。メタル膜２４は例えばＧＮＤへ接
続される。
【０００８】ＭＯＳトランジスタ部分では、基板２にＰ
型不純物が拡散してソース・ドレイン１２が形成されて
おり、チャネル領域上にはゲート酸化膜１４を介して多
結晶シリコンゲート電極１６が形成されている。ゲート
電極１６は抵抗素子の低抵抗領域１０と同時に形成され
たものであり、層抵抗が２０〜５０Ωに調整されてい
る。層間絶縁膜１８のコンタクトホールを介してソース
・ドレイン１２やゲート電極１６にはメタル配線２２が
接続されている。
型不純物が拡散してソース・ドレイン１２が形成されて
おり、チャネル領域上にはゲート酸化膜１４を介して多
結晶シリコンゲート電極１６が形成されている。ゲート
電極１６は抵抗素子の低抵抗領域１０と同時に形成され
たものであり、層抵抗が２０〜５０Ωに調整されてい
る。層間絶縁膜１８のコンタクトホールを介してソース
・ドレイン１２やゲート電極１６にはメタル配線２２が
接続されている。
【０００９】層間絶縁膜１８は、抵抗素子の高抵抗領域
８へ不純物が拡散して抵抗率が変化するのを防ぐため
に、高抵抗領域８と接する下層絶縁膜が不純物を含まな
いシリコン酸化膜のＮＳＧ膜、上層絶縁膜がリンを含ん
だシリコン酸化膜のＰＳＧ膜とからなる２層構造になっ
ている。
８へ不純物が拡散して抵抗率が変化するのを防ぐため
に、高抵抗領域８と接する下層絶縁膜が不純物を含まな
いシリコン酸化膜のＮＳＧ膜、上層絶縁膜がリンを含ん
だシリコン酸化膜のＰＳＧ膜とからなる２層構造になっ
ている。
【００１０】図２にこの実施例を製造する方法を説明す
る。 （Ａ）シリコン酸化膜２にフィールドドープ層４を形成
し、選択酸化法によりフィールド酸化膜６を例えば約１
００００Åの厚さに形成する。ゲート酸化膜１４を形成
した後、全面に多結晶シリコン膜を３５００〜４０００
Åの厚さに堆積する。その多結晶シリコン膜が所定の高
抵抗の抵抗率をもつように、多結晶シリコン膜の全面に
不純物として例えばリンを約２．５×１０14／ｃｍ2注
入する。８は不純物導入により所定の高抵抗率に調整さ
れた多結晶シリコン膜である。
る。 （Ａ）シリコン酸化膜２にフィールドドープ層４を形成
し、選択酸化法によりフィールド酸化膜６を例えば約１
００００Åの厚さに形成する。ゲート酸化膜１４を形成
した後、全面に多結晶シリコン膜を３５００〜４０００
Åの厚さに堆積する。その多結晶シリコン膜が所定の高
抵抗の抵抗率をもつように、多結晶シリコン膜の全面に
不純物として例えばリンを約２．５×１０14／ｃｍ2注
入する。８は不純物導入により所定の高抵抗率に調整さ
れた多結晶シリコン膜である。
【００１１】（Ｂ）抵抗率が調整された多結晶シリコン
膜８上にキャップ酸化膜としてＣＶＤシリコン酸化膜又
は熱酸化膜を２０００〜５０００Åの厚さに形成し、写
真製版とエッチングによりパターン化を施して高抵抗領
域にそのキャップ酸化膜２６を残す。薄膜抵抗素子のオ
ーミックコンタクトをとる領域やＭＯＳトランジスタの
ゲート電極となる部分の抵抗率をシート抵抗で２０〜５
０Ωの低抵抗となるように例えばリンを堆積して拡散さ
せる。
膜８上にキャップ酸化膜としてＣＶＤシリコン酸化膜又
は熱酸化膜を２０００〜５０００Åの厚さに形成し、写
真製版とエッチングによりパターン化を施して高抵抗領
域にそのキャップ酸化膜２６を残す。薄膜抵抗素子のオ
ーミックコンタクトをとる領域やＭＯＳトランジスタの
ゲート電極となる部分の抵抗率をシート抵抗で２０〜５
０Ωの低抵抗となるように例えばリンを堆積して拡散さ
せる。
【００１２】（Ｃ）キャップ酸化膜２６を除去した後、
写真製版とエッチングにより多結晶シリコン膜をパター
ン化し、ＭＯＳトランジスタ部分においてはセルフアラ
インによるソース・ドレイン１２を形成する。層間絶縁
膜として下層がＮＳＧ膜、上層がＰＳＧ膜となるように
ＣＶＤ法によりシリコン酸化膜を堆積する。その後、写
真製版とエッチングにより、電極をとり出すためのコン
タクトホールを形成する。電極形成のために、アルミニ
ウム膜、又はアルミニウムに僅かのシリコン、若しくは
僅かのシリコンと銅を含んだアルミニウム合金膜のメタ
ル膜をスパッタリング法や蒸着法により堆積する。そし
て、写真製版とエッチングによりメタル膜にパターン化
を施す。この際、図１に示されるように、配線以外に薄
膜抵抗素子の高抵抗領域８の全てを覆うようにメタル膜
を残す。最後にパッシベーション膜としてシリコン酸化
膜やプラズマ窒化シリコン膜を形成する。
写真製版とエッチングにより多結晶シリコン膜をパター
ン化し、ＭＯＳトランジスタ部分においてはセルフアラ
インによるソース・ドレイン１２を形成する。層間絶縁
膜として下層がＮＳＧ膜、上層がＰＳＧ膜となるように
ＣＶＤ法によりシリコン酸化膜を堆積する。その後、写
真製版とエッチングにより、電極をとり出すためのコン
タクトホールを形成する。電極形成のために、アルミニ
ウム膜、又はアルミニウムに僅かのシリコン、若しくは
僅かのシリコンと銅を含んだアルミニウム合金膜のメタ
ル膜をスパッタリング法や蒸着法により堆積する。そし
て、写真製版とエッチングによりメタル膜にパターン化
を施す。この際、図１に示されるように、配線以外に薄
膜抵抗素子の高抵抗領域８の全てを覆うようにメタル膜
を残す。最後にパッシベーション膜としてシリコン酸化
膜やプラズマ窒化シリコン膜を形成する。
【００１３】
【発明の効果】本発明では薄膜抵抗素子の高抵抗領域を
層間絶縁膜を介してメタル膜で覆ったので、高抵抗領域
がメタル膜のドライエッチングやアッシャー、さらにそ
の後のメタル合金化のための水素効果などからシールド
され、高抵抗領域の抵抗率が安定化する。その結果、高
抵抗多結晶シリコン膜の抵抗率誤差を１％以下に抑える
ことができる。従来は高抵抗領域の抵抗率誤差が５〜２
０％生じていたのと比べると、本発明では例えば分割抵
抗比が設計値に合わないなどの問題がなくなる。メタル
膜がオーミックコンタクトをとるための低抵抗領域にま
で及ぶことにより、高抵抗領域の全てを覆うようにすれ
ば、高抵抗領域の抵抗率変化の影響を更に抑えることが
できる。高抵抗多結晶シリコン膜上に形成される層間絶
縁膜の下層絶縁膜を不純物を含まないノンドープ酸化膜
とすることにより、熱処理時に層間絶縁膜の不純物が高
抵抗多結晶シリコン膜に拡散するのを防いで高抵抗領域
の抵抗率変化をさらに有効に防止することができる。
層間絶縁膜を介してメタル膜で覆ったので、高抵抗領域
がメタル膜のドライエッチングやアッシャー、さらにそ
の後のメタル合金化のための水素効果などからシールド
され、高抵抗領域の抵抗率が安定化する。その結果、高
抵抗多結晶シリコン膜の抵抗率誤差を１％以下に抑える
ことができる。従来は高抵抗領域の抵抗率誤差が５〜２
０％生じていたのと比べると、本発明では例えば分割抵
抗比が設計値に合わないなどの問題がなくなる。メタル
膜がオーミックコンタクトをとるための低抵抗領域にま
で及ぶことにより、高抵抗領域の全てを覆うようにすれ
ば、高抵抗領域の抵抗率変化の影響を更に抑えることが
できる。高抵抗多結晶シリコン膜上に形成される層間絶
縁膜の下層絶縁膜を不純物を含まないノンドープ酸化膜
とすることにより、熱処理時に層間絶縁膜の不純物が高
抵抗多結晶シリコン膜に拡散するのを防いで高抵抗領域
の抵抗率変化をさらに有効に防止することができる。
【図１】一実施例を示す図であり、（Ａ）は要部断面
図、（Ｂ）はその薄膜抵抗素子部分の要部拡大平面図で
ある。
図、（Ｂ）はその薄膜抵抗素子部分の要部拡大平面図で
ある。
【図２】同実施例の製造方法を示す工程断面図である。
６ フィールド酸化膜 ８ 多結晶シリコン抵抗素子の高抵抗領域 １０ コンタクト用低抵抗領域 １８ 層間絶縁膜 ２４ 高抵抗領域を覆うメタル膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 根来 宝昭 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (3)
- 【請求項１】 多結晶シリコン膜に不純物が導入されて
抵抗率が調整され、パターン化されて高抵抗領域が形成
された薄膜抵抗素子をもつ半導体集積回路装置におい
て、前記薄膜抵抗素子の高抵抗領域上が層間絶縁膜を介
してメタル膜で覆われていることを特徴とする半導体集
積回路装置。 - 【請求項２】 高抵抗領域上を覆う前記メタル膜は高抵
抗領域につながるコンタクト用低抵抗領域にまで及び、
高抵抗領域を全て覆っている請求項１に記載の半導体集
積回路装置。 - 【請求項３】 薄膜抵抗素子とメタル膜の間に設けられ
た層間絶縁膜は、不純物が導入されていないシリコン酸
化膜と、その上に形成されて不純物が導入されたシリコ
ン酸化膜とからなる二層構造となっている請求項１に記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24657391A JPH0563144A (ja) | 1991-08-30 | 1991-08-30 | 薄膜抵抗素子をもつ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24657391A JPH0563144A (ja) | 1991-08-30 | 1991-08-30 | 薄膜抵抗素子をもつ半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563144A true JPH0563144A (ja) | 1993-03-12 |
Family
ID=17150430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24657391A Pending JPH0563144A (ja) | 1991-08-30 | 1991-08-30 | 薄膜抵抗素子をもつ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563144A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
| JP2007036124A (ja) * | 2005-07-29 | 2007-02-08 | Seiko Instruments Inc | 半導体装置 |
-
1991
- 1991-08-30 JP JP24657391A patent/JPH0563144A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
| JP2007036124A (ja) * | 2005-07-29 | 2007-02-08 | Seiko Instruments Inc | 半導体装置 |
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