JPS63133563A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63133563A JPS63133563A JP28110486A JP28110486A JPS63133563A JP S63133563 A JPS63133563 A JP S63133563A JP 28110486 A JP28110486 A JP 28110486A JP 28110486 A JP28110486 A JP 28110486A JP S63133563 A JPS63133563 A JP S63133563A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にゲートアレイなどの各
素子が規格化されている集積回路装置の抵抗素子に関す
る。
素子が規格化されている集積回路装置の抵抗素子に関す
る。
従来、半導体集積回路装置の構成素子である抵抗は、１
．２種類の面積抵抗率を持つ抵抗体の抵抗パターン幅及
び抵抗パターン長を変える事により、所望の抵抗値を得
ていた。従って素子寸法を自由に選択できないゲートア
レイ方式の集積回路では、回路設計上制限があった。
．２種類の面積抵抗率を持つ抵抗体の抵抗パターン幅及
び抵抗パターン長を変える事により、所望の抵抗値を得
ていた。従って素子寸法を自由に選択できないゲートア
レイ方式の集積回路では、回路設計上制限があった。
一般に、半導体集積回路に用いられる抵抗は、その抵抗
値が次式で与えられる。
値が次式で与えられる。
Ｒ＝ρｓ −１！ ／ ｗ ＋ ｒ ｃ −−（１）
但し、Ｒ：抵抗値、ρＳ：抵抗体の面積抵抗率、ｒｃ：
電極部の接触抵抗、！：抵抗体の長さ、Ｗ：抵抗体の幅
。
但し、Ｒ：抵抗値、ρＳ：抵抗体の面積抵抗率、ｒｃ：
電極部の接触抵抗、！：抵抗体の長さ、Ｗ：抵抗体の幅
。
従来、これら抵抗幅Ｗ、抵抗長！を変えて所望の抵抗値
を得ている。一方、ゲートアレイ方式と呼ばれる、拡散
層を共通パターンとし配線層だけを個別に設計する集積
回路装置では単位セルを構成する抵抗素子の種類が限定
されており、そのため論理ゲートから構成される集積回
路に適しているが、近年、アナログ集積回路装置のゲー
トアレイ方式化の必要性も高まりつつある。
を得ている。一方、ゲートアレイ方式と呼ばれる、拡散
層を共通パターンとし配線層だけを個別に設計する集積
回路装置では単位セルを構成する抵抗素子の種類が限定
されており、そのため論理ゲートから構成される集積回
路に適しているが、近年、アナログ集積回路装置のゲー
トアレイ方式化の必要性も高まりつつある。
しかし、アナログ回路では論理回路と異なり、帯域幅、
利得、歪など考慮すべきパラメータが多いため様々な種
類の抵抗値を持つ抵抗を必要とする場合が多くゲートア
レイ方式は採用しにくい。
利得、歪など考慮すべきパラメータが多いため様々な種
類の抵抗値を持つ抵抗を必要とする場合が多くゲートア
レイ方式は採用しにくい。
また、このような集積回路に多種な抵抗素子を単位セル
内に用意しゲートアレイ化しても素子の電極位置が複雑
になり配線の自由度が失われ、ＣＡＤ等による自動配線
も困難なものとなる。
内に用意しゲートアレイ化しても素子の電極位置が複雑
になり配線の自由度が失われ、ＣＡＤ等による自動配線
も困難なものとなる。
本発明の目的は、このような問題を解決し、同一寸法の
抵抗素子の抵抗値を可変とする事ができ、またゲートア
レイなどに適用する事により、全ての抵抗素子の電極間
隔を等しくでき、配線の自由度を増加することができる
半導体装置を提供することにある。
抵抗素子の抵抗値を可変とする事ができ、またゲートア
レイなどに適用する事により、全ての抵抗素子の電極間
隔を等しくでき、配線の自由度を増加することができる
半導体装置を提供することにある。
本発明の半導体装置の構成は、−導電型不純物がドープ
された単結晶シリコンあるいはポリシリコンよりなる抵
抗層が、この抵抗層の電極コンタクト部分以外に所定範
囲のシリサイド化された抵抗領域を有することを特徴と
する。
された単結晶シリコンあるいはポリシリコンよりなる抵
抗層が、この抵抗層の電極コンタクト部分以外に所定範
囲のシリサイド化された抵抗領域を有することを特徴と
する。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図（ａ＞、（ｂ）は本発明の一実施例の平面図およ
びその縦断面図を示す。本実施例ではポリシリコン抵抗
を用いている。
びその縦断面図を示す。本実施例ではポリシリコン抵抗
を用いている。
半導体基板上に形成された絶縁膜１１上に、−導電型不
純物をドープし、所望の面積抵抗率としたポリシリコン
抵抗体１２を、従来の気相成長技術、イオン注入技術、
フォトエツチング技術にて形成する。その後にコンタク
ト電極部のオーミック接続を得るために、従来技術によ
りメタルシリサイド形成用の金属を被着し、フォトエツ
チング技術によりコンタクト電極部にメタルシリサイド
用金属層を形成する。このメタルシリサイド形成用金属
としては、従来よりＰｔ、Ｐｄ、Ｗ、Ｔｉなどが検討さ
れており一部実用化されている。この際に抵抗体の一部
にもこの金属層の領域を形成する。メタルシリサイド形
成用金属のパターニング後熱処理を施す事により、ポリ
シリコン抵抗体１２上にコンタクトシリサイド層１５．
抵抗体のシリサイド領域１３が形成される。
純物をドープし、所望の面積抵抗率としたポリシリコン
抵抗体１２を、従来の気相成長技術、イオン注入技術、
フォトエツチング技術にて形成する。その後にコンタク
ト電極部のオーミック接続を得るために、従来技術によ
りメタルシリサイド形成用の金属を被着し、フォトエツ
チング技術によりコンタクト電極部にメタルシリサイド
用金属層を形成する。このメタルシリサイド形成用金属
としては、従来よりＰｔ、Ｐｄ、Ｗ、Ｔｉなどが検討さ
れており一部実用化されている。この際に抵抗体の一部
にもこの金属層の領域を形成する。メタルシリサイド形
成用金属のパターニング後熱処理を施す事により、ポリ
シリコン抵抗体１２上にコンタクトシリサイド層１５．
抵抗体のシリサイド領域１３が形成される。
このシリサイド化のための熱処理としては、Ｐｔシリサ
イド層を得る場合、ｐｔ厚が２００〜４００人に対して
５００〜５５０℃Ｎ２雰囲気で１０〜２０分程度行なえ
ば良い。このシリサイド領域の面積抵抗率は２〜５Ω／
口と極めて小さくできるため、抵抗体上のシリサイド領
域１３の面積を適当に選ぶ事により、電極間の抵抗値を
自在に変え所望の値を得る事ができる。
イド層を得る場合、ｐｔ厚が２００〜４００人に対して
５００〜５５０℃Ｎ２雰囲気で１０〜２０分程度行なえ
ば良い。このシリサイド領域の面積抵抗率は２〜５Ω／
口と極めて小さくできるため、抵抗体上のシリサイド領
域１３の面積を適当に選ぶ事により、電極間の抵抗値を
自在に変え所望の値を得る事ができる。
この後、従来技術により５ｉ０２などの絶縁膜の気相成
長を行ない、コンタクト部をフォトエツチングにより開
口し、必要に応じてバリアメタル層１６を形成し、電極
配線１７を形成する事により、実施例の半導体集積回路
装置の抵抗素子が完成する。
長を行ない、コンタクト部をフォトエツチングにより開
口し、必要に応じてバリアメタル層１６を形成し、電極
配線１７を形成する事により、実施例の半導体集積回路
装置の抵抗素子が完成する。
第２図（ａ）、（ｂ）は本発明の第２の実施例を示す平
面図およびその縦断面図を示す。本発明を適用し抵抗体
の一部に面積抵抗率の低いシリサイド領域１３を形成す
る事により、抵抗の電極配線１７の間隔によらず、抵抗
値を所望の値にできるため、図のように、抵抗電極配線
１７間に配線１８を横切らせ、かつ抵抗値を自由に設計
すること１ができる。
面図およびその縦断面図を示す。本発明を適用し抵抗体
の一部に面積抵抗率の低いシリサイド領域１３を形成す
る事により、抵抗の電極配線１７の間隔によらず、抵抗
値を所望の値にできるため、図のように、抵抗電極配線
１７間に配線１８を横切らせ、かつ抵抗値を自由に設計
すること１ができる。
以上説明したように、本発明は、集積回路装置に使用さ
れるポリシリコンあるいは単結晶シリコン抵抗素子の抵
抗体の一部をシリサイド化する事により、抵抗素子の抵
抗値をその面積により可変とする事ができる。これによ
って次のような効果がある。
れるポリシリコンあるいは単結晶シリコン抵抗素子の抵
抗体の一部をシリサイド化する事により、抵抗素子の抵
抗値をその面積により可変とする事ができる。これによ
って次のような効果がある。
１〉抵抗素子の電極間隔を抵抗値を変えずに広げる事が
できるため、抵抗素子の電極間に配線金属（１８）を横
切らせることが可能となり、配線の自由度が増加する。
できるため、抵抗素子の電極間に配線金属（１８）を横
切らせることが可能となり、配線の自由度が増加する。
２）ゲートアレイ方式の集積回路装置に本発明を適用す
る事により、抵抗素子の寸法を統一する事ができ、ＣＡ
Ｄ等を利用した自動配線が簡単に行なえる。
る事により、抵抗素子の寸法を統一する事ができ、ＣＡ
Ｄ等を利用した自動配線が簡単に行なえる。
３）共通パターンのポリシリコン、あるいは単結晶シリ
コンの抵抗体から、多様な抵抗値を持つ抵抗素子を作製
できアナログ回路のゲートアレイ方式化が容易になる。
コンの抵抗体から、多様な抵抗値を持つ抵抗素子を作製
できアナログ回路のゲートアレイ方式化が容易になる。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図およ
びその縦断面図、第２図（ａ）、（ｂ）は本発明の第２
の実施例の平面図およびその縦断面図である。 １１・・・半導体基板上の絶縁膜、１２・・・ポリシリ
コン抵抗体、１３・・・抵抗体シリサイド形成領域、１
４・・・ポリシリコン−配線層間膜、１５・・・抵抗コ
ンタクトシリサイド層、１６・・・シリサイド層、１７
・・・電極配線、１８・・・抵抗体を横切る配線。
びその縦断面図、第２図（ａ）、（ｂ）は本発明の第２
の実施例の平面図およびその縦断面図である。 １１・・・半導体基板上の絶縁膜、１２・・・ポリシリ
コン抵抗体、１３・・・抵抗体シリサイド形成領域、１
４・・・ポリシリコン−配線層間膜、１５・・・抵抗コ
ンタクトシリサイド層、１６・・・シリサイド層、１７
・・・電極配線、１８・・・抵抗体を横切る配線。
Claims (1)
- 一導電型不純物がドープされたポリシリコンあるいは
単結晶シリコンよりなる抵抗層が、この抵抗層の電極コ
ンタクト部分以外に所定範囲のシリサイド化された抵抗
領域を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28110486A JPS63133563A (ja) | 1986-11-25 | 1986-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28110486A JPS63133563A (ja) | 1986-11-25 | 1986-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133563A true JPS63133563A (ja) | 1988-06-06 |
Family
ID=17634403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28110486A Pending JPS63133563A (ja) | 1986-11-25 | 1986-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172211A (en) * | 1990-01-12 | 1992-12-15 | Paradigm Technology, Inc. | High resistance polysilicon load resistor |
| JP2010092929A (ja) * | 2008-10-03 | 2010-04-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1986
- 1986-11-25 JP JP28110486A patent/JPS63133563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172211A (en) * | 1990-01-12 | 1992-12-15 | Paradigm Technology, Inc. | High resistance polysilicon load resistor |
| JP2010092929A (ja) * | 2008-10-03 | 2010-04-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8836010B2 (en) | 2008-10-03 | 2014-09-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
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